本发明涉及时钟芯片领域，具体涉及一种全数字锁相环电路。
背景技术：
1、时钟芯片一般通过锁相环来实现。锁相环大致分为模拟锁相环和数字锁相环两种。由于模拟锁相环全部使用模拟器件实现，需要大量模拟电路经验，设计难度大、受工艺、电压、温度影响较大；数字锁相环由于通过数字器件实现，实现简单，设计难度相比模拟锁相环小，且受到工艺、电压、温度影响小，有更强的抗干扰能力且集成度高。
2、图1是全数字锁相环电路（all-digital phase locked loop，adpll）的传统架构图。计数器用于计算输出时钟与参考时钟之间的倍数信息，时间数字转换器（time todigital converter，tdc）计算参考时钟的上升沿和输出时钟的上升沿之间的差值。前述倍数信息和差值被送入相位计算模块，并计算出参考时钟和输出时钟之间的相位误差信号，再经过环路滤波器模块滤波，送入数控振荡器并控制数控振荡器产生的输出时钟的频率。
3、adpll的输出时钟性能取决于三方面：参考时钟的底噪声、数控振荡器的底噪声和时间数字转换器的量化噪声。若提高adpll性能，则必须降低这三种噪声。
4、当芯片生产完成以后，数控振荡器和时间数字转换器就已经确定，数控振荡器的底噪声和时间数字转换器的量化噪声不可改变。而当选定产生参考时钟的晶体和晶振以后，参考时钟的底噪声也就已经确定，不可再改变。
5、在应用的时候，如果将参考时钟的频率加倍，则参考时钟的底噪会对应降低至原来的，因此当三种噪声都确定后，只能通过将参考时钟频率倍频的方式来提升输出时钟性能。而如果需要增加倍频器，则会占用额外的芯片面积和更大的功耗，相当于使用更大的芯片面积和更高的功耗来换取更好的性能。
6、如何在基本不增加芯片面积和功耗的前提下，提升adpll的输出时钟性能，成为本领域亟待解决的技术难题。
技术实现思路
1、为了缓解或部分缓解上述技术问题，本发明的解决方案如下所述：
2、一种全数字锁相环电路，包括tdc、计数器和相位计算模块，所述全数字锁相环电路还包括：异或倍频器，接收参考时钟并将参考时钟输入延迟单元获得第一时钟，将第一时钟和参考时钟输入异或门以执行异或逻辑运算，输出第二时钟；占空比校正模块，接收第二时钟并通过dtc调整第二时钟中上升沿之间的延迟，输出二倍频时钟至tdc和计数器，其中，所述占空比校正模块包括所述dtc；占空比参数计算模块，接收相位计算模块输出的相位误差信号，输出dtc码值至所述占空比校正模块，所述dtc码值用于dtc调整第二时钟中上升沿之间的延迟。
3、进一步地，所述占空比校正模块，还接收模板序列；所述dtc码值和所述模板序列相乘后，获得的乘积作为dtc的第一输入；所述第二时钟作为dtc的第二输入；所述dtc输出所述二倍频时钟；所述第二时钟中的上升沿被划分为第一分组上升沿和第二分组上升沿，第一分组上升沿中的上升沿和第二分组上升沿中的上升沿依次交替出现；所述模板序列是通过识别第二时钟中的第一分组上升沿和第二分组上升沿而获得的数值序列。
4、进一步地，所述占空比参数计算模块，接收相位计算模块输出的相位误差信号、所述模板序列和第一增益系数；所述模板序列和所述相位误差信号相乘后，将相乘的结果和第一增益系数相乘，获得第一结果；所述第一结果和dtc码值的先前值相加，获得dtc码值。
5、进一步地，所述的全数字锁相环电路还包括环路滤波模块和数控振荡器；相位计算模块输出相位误差信号至环路滤波模块，环路滤波模块输出用于数字控制信号，以调整数控振荡器的输出时钟的频率。
6、进一步地，所述计数器计算数控振荡器的输出时钟与二倍频时钟之间的倍数信息，并将倍数信息传递至相位计算模块。
7、进一步地，所述相位计算模块接收tdc的输出信号和计数器输出的倍数信息，并计算相位误差信号。
8、进一步地，所述的全数字锁相环电路通过时分复用的方式，先锁定第一分组上升沿，然后再调整第二分组上升沿的位置。
9、本发明技术方案，具有如下有益的技术效果之一或多个：
10、（1）在基本不增加芯片面积和功耗的前提下，提升adpll输出时钟的性能。一个实际实施例中，以增加不到1%芯片面积即可实现。
11、（2）输出时钟性能好、低抖动。相比于不使用二倍频时钟的方案，本发明输出时钟相位噪声抖动降低至原来的70%。
12、（3）不受电压、温度和工艺变化影响。
13、（4）不影响锁相环正常工作，不占用额外的校正时间和校正流程。
14、此外，本发明还具有的其它有益效果将在具体实施例中提及。
1.一种全数字锁相环电路，包括tdc、计数器和相位计算模块，其特征在于，所述全数字锁相环电路还包括：
2.根据权利要求1所述的全数字锁相环电路，其特征在于：
3.根据权利要求2所述的全数字锁相环电路，其特征在于：
4.根据权利要求3所述的全数字锁相环电路，其特征在于：
5.根据权利要求4所述的全数字锁相环电路，其特征在于：
6.根据权利要求5所述的全数字锁相环电路，其特征在于：
7.根据权利要求6所述的全数字锁相环电路，其特征在于：
