基于分段的DTC校正方法和ADPLL与流程
本发明涉及时钟芯片领域，具体涉及一种基于分段的dtc校正方法和adpll。
背景技术：
1、在全数字锁相环电路（all digital phase locked loop，adpll）和小数分频器电路中，数字时间转换器（digital to time converter，dtc）常用于对时钟信号进行延迟，以获得所需的相位。然而，数字时间转换器的性能容易受到工艺、电压和温度的影响，导致其延迟值出现非线性。如果这种非线性不加以校正，时钟信号的延迟可能会出现预期之外的提前或滞后，进而在相噪谱上产生凸起或尖刺，显著降低时钟的性能。
2、数字时间转换器的非线性校正对于保持时钟信号的高精度和稳定性至关重要。在锁相环和小数分频器等应用中，时钟信号的任何偏差都可能对整个系统的性能产生负面影响。
3、现有技术中，针对数字时间转换器的校正方法大多存在校正范围有限、精度不高以及对系统运行影响较大的问题。
4、为了应对这一问题，本发明提出了一种新的数字电路实现方法，通过将数字时间转换器分段校正，有效地校正dtc的非线性，提高输出时钟的性能。传统的校正技术难以全面纠正数字时间转换器的非线性，且常伴随较大的量化误差，而本发明则通过更精细的分段校正方法显著提高了准确性。
5、本发明提出的分段校正方法，通过数字电路的实现，有效克服了这些不足。具体来说，本发明在后台运行，不会中断或影响系统的正常工作，并能根据实际情况自适应调整校正策略。这种灵活性使得数字时间转换器能够在各种工艺、电压和温度条件下保持稳定的延迟特性，从而显著提高时钟信号的相位精度和整体性能。
6、因此，本发明提出的分段校正方法不仅有效解决了非线性问题，还提供了一种高效、准确且不影响系统正常工作的解决方案。
技术实现思路
1、为了缓解或部分缓解上述技术问题，本发明的解决方案如下所述：
2、一种基于分段的dtc校正方法，应用于adpll之中，所述dtc包括m×n个延迟单元，将dtc中的延迟单元划分为m个分段，每个分段中有n个延迟单元；其中，m和n均为正整数，n是分段值，分段号i是不超过m的任一正整数；对于第i分段的延迟单元，设置第i校正电路，第i校正电路接收dtc码值、待延迟相位和相位误差信号，并获得第i分段参数：第i分段dtc的步长值斜率k1[i]、第i分段的平均步长值k2[i]和第1分段至第i-1分段中延迟单元的总延迟相对于adpll输出时钟的相位k3[i]；其中，k3[1]等于0，相位误差信号是adpll中鉴相器输出的表示相位误差的信号；通过dtc校准电路接收待延迟相位和第j分段参数，获得dtc码值；其中，j是被选中的分段号，是不超过m的一个正整数；以及，在dtc中应用所述dtc码值。
3、进一步地，通过如下方法选中分段号j：若待延迟相位小于k3[ j+1]，且待延迟相位大于或等于k3[ j]，则j是被选中的分段号，并将第j分段参数作为dtc校准电路的输入之一；其中，k3[ j+1]是第1分段至第j分段中延迟单元的总延迟相对于adpll输出时钟的相位，k3[ j]是第1分段至第j-1分段中延迟单元的总延迟相对于adpll输出时钟的相位。
4、进一步地，在所述第i校正电路中的第一子电路中，通过如下步骤获得k1[i]：将k3[i]乘以-1并与待延迟相位相加，获得第一结果；在取余模块中，dtc码值对分段值取余后，和第一结果相乘，获得第二结果；第二结果和相位误差信号相乘后，再与第一增益系数相乘，获得第三结果；第三结果和k1[i]的先前值相加，获得k1[i]。
5、进一步地，在所述第i校正电路中的第二子电路中，通过如下步骤获得k2[i]：将k3[i]乘以-1并与待延迟相位相加，获得第四结果；第四结果和相位误差信号相乘后，再乘以第二增益系数，获得第五结果；第五结果和k2[i]的先前值相加，得到k2[i]。
6、进一步地，在所述第i校正电路中的第三子电路中，通过如下步骤获得k3[i]：将相位误差信号和第三增益系数相乘，获得第六结果；第六结果和k3[i]的先前值相加，获得k3[i]。
7、进一步地，所述第j分段参数，包括：第j分段dtc的步长值斜率k1[j]、第j分段的平均步长值k2[j]和第1分段至第j-1分段中延迟单元的总延迟相对于adpll输出时钟的相位k3[j]；所述dtc校准电路通过如下步骤获得dtc码值：将k3[ j]和-1相乘后与待延迟相位相加，获得第七结果；第七结果和k2[ j]相乘后获得第八结果；第八结果经过向下取整模块执行向下取整处理后，在取余模块中对分段值取余数，获得的取余结果和第七结果相乘，获得第九结果；第九结果和k1[j]相乘后与第八结果相加，获得第十结果；分段号j减一后，乘以分段值，然后加上第十结果经向下取整模块执行向下取整后的结果，得到dtc码值。
8、一种adpll，包括dtc，根据如前任一项所述的基于分段的dtc校正方法，对dtc进行校正。
9、本发明技术方案，具有如下有益的技术效果之一或多个：
10、（1）相比现有技术，本发明的方法具有更高的校正精度和更好的系统兼容性，为数字时间转换器在各种应用中的性能提升提供了有力的支持。本发明将显著增强时钟信号的稳定性和准确性，为相关电子电路的性能优化提供了新的技术路径。
11、（2）通过数字电路分段校正方法，成功地提高了数字时间转换器的性能。该方法在后台自适应运行，能够实时跟踪并校正由于温度、电压等因素引起的变化，确保输出时钟信号的高精度和稳定性。
12、此外，本发明还具有的其它有益效果将在具体实施例中提及。
技术特征：
1.一种基于分段的dtc校正方法，应用于adpll之中，所述dtc包括m×n个延迟单元，其特征在于：
2.根据权利要求1所述的基于分段的dtc校正方法，其特征在于：
3.根据权利要求1所述的基于分段的dtc校正方法，其特征在于：
4.根据权利要求3所述的基于分段的dtc校正方法，其特征在于：
5.根据权利要求4所述的基于分段的dtc校正方法，其特征在于：
6.根据权利要求5所述的基于分段的dtc校正方法，其特征在于：
7.一种adpll，包括dtc，其特征在于：
技术总结
本发明公开了一种基于分段的DTC校正方法和ADPLL。为校正DTC的非线性，本发明将DTC中的延迟单元划分为M个分段，每个分段中有N个延迟单元，对于第i分段的延迟单元，设置第i校正电路，第i校正电路接收DTC码值、待延迟相位和相位误差信号，并获得第i分段参数；通过DTC校准电路接收待延迟相位和第j分段参数，获得DTC码值；在DTC中应用所述DTC码值，其中M、N、i和j均是正整数。本发明可以在后台高精度地校正DTC步长值，且能适应环境变化。
技术研发人员：请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名
受保护的技术使用者：成都电科星拓科技有限公司
技术研发日：
技术公布日：2024/9/23