ADPLL中数字时间转换器的步长校正方法与流程

本发明涉及时钟芯片领域，具体涉及一种adpll中数字时间转换器的步长校正方法。

背景技术：

1、在一些全数字锁相环电路（all digital phase locked loop，adpll）中，可能会采用数字时间转换器（digital to time converter，dtc）对时钟信号进行延迟，以得到所需相位的时钟信号。

2、dtc通常在数字系统、通信系统、控制系统等应用中使用。它们可以用于产生精确的时间延迟、时序控制信号、脉冲生成等任务。在数字系统中，dtc可以用于时钟同步、数据采样、时序逻辑控制等方面。

3、dtc的设计可以基于计数器、时钟发生器、延迟线等元件或模块。其中，计数器通常用于计算特定事件的周期或持续时间，而时钟发生器则可以产生特定频率的时钟信号，延迟线则可以实现精确的时间延迟。

4、这些数字时间转换器的性能取决于其精度、分辨率、稳定性等因素。在高精度和高稳定性的应用中，通常需要使用特殊设计的dtc电路或器件，以确保其输出的时间间隔满足要求。

5、由于数字时间转换器受工艺、电压和温度的影响很大，因此数字时间转换器的单元延迟值，也即步长并不是一个固定值，而可能在一定范围内浮动，如果不校正该步长，则会对时钟信号的延迟产生预期外的提前或延迟，在相噪谱上产生凸起或尖刺，降低时钟性能。

6、现有的前台校正技术不能根据电压、温度变化进行实时校正，而后台校正技术的准确度不高，不能防止因外部环境，比如电压、温度等，剧烈变化而带来的抖动。

7、如何可以在后台高精度地校正dtc的步长，成为本领域技术的难题。

技术实现思路

1、为了缓解或部分缓解上述技术问题，本发明的解决方案如下所述：

2、一种adpll中数字时间转换器的步长校正方法，包括如下步骤：接收待延迟相位信息；根据所述待延迟相位信息、adpll中的鉴相器输出的相位误差和增益系数集合，获得校正系数；将所述待延迟相位信息和校正系数相乘，并对相乘的结果执行向下取整，获得dtc码值；此外，当adpll的输出时钟的抖动不低于预设的门限值，则应用第一设置下的增益系数集合；当adpll的输出时钟的抖动低于预设的门限值，则应用第二设置下的增益系数集合；并且，所述增益系数集合包括第一增益系数和第二增益系数；第一设置下的增益系数集合中的第一增益系数和第二增益系数分别大于第二设置下的增益系数集合中的第一增益系数和第二增益系数。

3、进一步地，所述获得校正系数，包括如下步骤：对待延迟相位信息乘以-1，然后加上0.5，获得第一结果；将第一结果和相位误差相乘获得第二结果，第二结果和第一增益系数相乘后获得第三结果；将第三结果和第四结果的先前值相加，获得第四结果；将第四结果和相乘后，获得第五结果，其中是第二增益系数。

4、进一步地，所述获得校正系数，还包括如下步骤：通过将第六结果的先前值和相乘后获得第七结果；将第七结果和第六结果的先前值相加，获得第八结果；将第五结果和第八结果相加后，获得第六结果；对第六结果执行取倒数处理后，获得所述校正系数。

5、进一步地，所述第四结果的先前值是经过单位延迟后的第四结果；所述第六结果的先前值是经过单位延迟后的第六结果；所述单位延迟为经过一个时钟周期的延迟。

6、进一步地，在应用第一设置下的增益系数集合或第二设置下的增益系数集合之前，先判断adpll的锁相环路是否初步锁定。

7、进一步地，当adpll的锁相环路已初步锁定后，则再判断adpll的输出时钟的抖动是否低于预设的门限值。

8、本发明技术方案，具有如下有益的技术效果之一或多个：

9、（1）可以在后台自适应计算dtc的校正系数，不影响正常工作。

10、（2）准确度高。一个具体实例中，dtc的步长误差低于1%。

11、（3）可以跟踪实时变化，没有额外校正流程，不占用多余时间。

12、（4）相噪谱上的毛刺少且幅度低。

13、（5）能够防止外界环境剧烈变化引起的抖动。当电压和温度变化时，dtc的步长也会跟随真实步长变化；当电压和温度剧烈变化或者有突然引入的噪声时，dtc的步长不会产生陡变，相噪谱能够保持稳定。

14、此外，本发明还具有的其它有益效果将在具体实施例中提及。

技术特征：

1.一种adpll中数字时间转换器的步长校正方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的adpll中数字时间转换器的步长校正方法，其特征在于：

3.根据权利要求2所述的adpll中数字时间转换器的步长校正方法，其特征在于：

4.根据权利要求3所述的adpll中数字时间转换器的步长校正方法，其特征在于：

5.根据权利要求4所述的adpll中数字时间转换器的步长校正方法，其特征在于：

6.根据权利要求5所述的adpll中数字时间转换器的步长校正方法，其特征在于：

技术总结
本发明公开了一种ADPLL中数字时间转换器的步长校正方法。为高精度地校正DTC的步长，本发明ADPLL中数字时间转换器的步长校正方法，包括：接收待延迟相位信息；根据所述待延迟相位信息、ADPLL中的鉴相器输出的相位误差和增益系数集合，获得校正系数；将所述待延迟相位信息和校正系数相乘，并对相乘的结果执行向下取整，获得DTC码值；当ADPLL的输出时钟的抖动不低于预设的门限值，则应用第一设置下的增益系数集合；当ADPLL的输出时钟的抖动低于预设的门限值，则应用第二设置下的增益系数集合。本发明可以高精度地校正DTC的步长，且能够防止外界环境剧烈变化引起的抖动。

技术研发人员：请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名
受保护的技术使用者：成都电科星拓科技有限公司
技术研发日：
技术公布日：2024/9/23