校正ADPLL中DTC步长的方法与流程

本发明涉及时钟芯片领域，具体涉及一种校正adpll中dtc步长的方法。

背景技术：

1、数字时间转换器（digital to time converter，dtc）是将数字信号转换为时间延迟的设备，用于精确控制时间延迟。

2、在高速数据中心、高速服务器中，需要高性能、低抖动的锁相环输出时钟。全数字锁相环（all digital phase locked loop，adpll）是一种常用的高性能时钟芯片，通常包括数控振荡器（digital controlled oscillator，dco）。在全数字锁相环中，会采用dtc来针对参考时钟延迟特定相位，以方便时间数字转换器（time to digital converter，tdc）测量相位。

3、但dtc受到工艺、电压、温度的影响，导致dtc步长并不固定，而是会有一定范围的浮动。

4、现有技术一般使用最小均方自适应滤波器。但是由于最小均方自适应滤波器需要输入均值为0，但部分小数倍频的输入均值不为0，会导致该方法不准确，收敛到一个不合适的值甚至收敛到0，导致方法失败，因此部分小数倍频用例无法使用该算法。

5、本发明通过引入抖动机制，可将输入信号的平均值调整至零或近似零，从而确保在所有小数点情况下均可有效应用。这一方法不仅有助于提高系统的收敛速度和精度，而且不会对数字锁相环路的正常工作产生任何干扰。此外，它还能实时监测并适应由于温度、电压等因素引起的时间数字转换器步长的变化，有效滤除外部环境因素导致的时钟上升沿抖动，确保输出时钟的性能稳定。

技术实现思路

1、为了缓解或部分缓解上述技术问题，本发明的解决方案如下所述：

2、一种校正adpll中dtc步长的方法，包括如下步骤：dtc接收频率控制字的小数部分、参考时钟、dtc系数校正模块输出的dtc转换系数和抖动生成模块输出的抖动值，所述dtc输出目标延迟相位至dtc系数校正模块，并且所述dtc输出延迟后的参考时钟和相位补偿值至tdc；所述tdc接收延迟后的参考时钟、dco输出时钟、tdc转换系数和相位补偿值，并输出相位误差的小数部分；此外，所述adpll包括所述dtc、所述tdc和dco，所述dco生成所述dco输出时钟；所述dtc系数校正模块接收相位误差和目标延迟相位，并通过如下步骤获得dtc转换系数：目标延迟相位和相位误差相乘后再与第一增益系数相乘，然后与第二结果的先前值相加后获得第二结果；第二结果与第二增益系数相乘后再与第三结果相加，获得dtc转换系数；dtc转换系数的先前值与第二增益系数相乘，然后再加上dtc转换系数的先前值，获得所述第三结果。

3、进一步地，所述频率控制字的小数部分来自adpll中的积分器。

4、进一步地，所述相位误差是adpll中环路滤波器的输入信息。

5、进一步地，所述dtc包括dtc核心电路，且在dtc中执行如下步骤：频率控制字的小数部分乘以负一后再加上1，得到目标延迟相位；抖动生成模块输出的抖动值乘以抖动增益幅度后，再乘以负一后，得到相位补偿值；抖动生成模块输出的抖动值乘以抖动增益幅度后，加上频率控制字的小数部分后，得到第一结果；dtc转换系数经过取倒数后，与第一结果相乘，并经过取整后，获得dtc码值；dtc码值与参考时钟作为dtc核心电路的输入，dtc核心电路输出延迟后的参考时钟；其中，所述dtc核心电路是执行数字至时间转换的电路。

6、进一步地，所述抖动值是等概率的且期望为0的随机整数。

7、进一步地，所述tdc包括tdc核心电路，且在tdc中执行如下步骤：tdc核心电路接收延迟后的参考时钟和dco输出时钟，生成tdc码值；tdc码值和tdc转换系数相乘后，再加上相位补偿值，获得相位误差的小数部分；其中，所述tdc核心电路是执行时间至数字转换的电路。

8、进一步地，所述抖动值的取值范围是：±1、±2、±3、±4、±5、±6和±7。

9、进一步地，所述抖动增益幅度的范围在0至0.1之间。

10、本发明技术方案，具有如下有益的技术效果之一或多个：

11、（1）准确性高，相噪谱上的毛刺少且幅度低，展频模式下不会产生额外抖动。

12、（2）当电压和温度变化时，可以跟随真实的tdc步长变化。而电压和温度剧烈变化时，不会产生陡变，相噪谱保持稳定。

13、（3）使用场景广泛，所有小数倍频场景均可使用。

14、（4）相比于不加抖动的方案，本发明添加了抖动之后，adpll的收敛速度更快。

15、此外，本发明还具有的其它有益效果将在具体实施例中提及。

技术特征：

1.一种校正adpll中dtc步长的方法，其特征在于，包括如下步骤：

2.根据权利要求1所述的校正adpll中dtc步长的方法，其特征在于：

3.根据权利要求2所述的校正adpll中dtc步长的方法，其特征在于：

4.根据权利要求3所述的校正adpll中dtc步长的方法，其特征在于：

5.根据权利要求4所述的校正adpll中dtc步长的方法，其特征在于：

6.根据权利要求5所述的校正adpll中dtc步长的方法，其特征在于：

7.根据权利要求6所述的校正adpll中dtc步长的方法，其特征在于：

8.根据权利要求7所述的校正adpll中dtc步长的方法，其特征在于：

技术总结
本发明公开了一种校正ADPLL中DTC步长的方法。为避免DTC步长不准确缺陷，本发明校正ADPLL中DTC步长的方法包括如下步骤：所述DTC接收频率控制字的小数部分、参考时钟、DTC系数校正模块输出的DTC转换系数和抖动生成模块输出的抖动值，所述DTC输出目标延迟相位至DTC系数校正模块，并且所述DTC输出延迟后的参考时钟和相位补偿值至TDC；所述TDC接收延迟后的参考时钟、DCO输出时钟、TDC转换系数和相位补偿值，并输出相位误差的小数部分。本发明准确性高，相噪谱上的毛刺少且幅度低，展频模式下不会产生额外抖动。

技术研发人员：请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名
受保护的技术使用者：成都电科星拓科技有限公司
技术研发日：
技术公布日：2024/9/23