本发明涉及时钟芯片领域,具体涉及一种校正adpll中dco步长的方法。
背景技术:
1、时钟芯片是模拟混合信号芯片市场中一个细分领域的产品。时钟芯片作为高性能通信系统的核心组件,其性能和稳定性直接关系到通信系统的关键指标。
2、在高速数据通信中,为了降低误码率,系统需要保持较低的系统抖动和时钟抖动。5g网络对前传和回传解决方案提出了更高的容量和更低延迟的需求,因此,大量高性能时钟芯片(如时钟发生器、时钟缓冲器、时钟去抖芯片、网络同步器和振荡器等)不可或缺,它们负责提供稳定的时钟发生和分配功能。此外,随着通信感知一体化和时空同步技术成为未来6g通信网络的重要发展方向和核心技术,时钟芯片的分辨率、准确度、稳定性以及时间同步技术也面临着日益严格的要求。
3、全数字锁相环(all digital phase locked loop,adpll)是一种常用的高性能时钟芯片架构,它通常采用数控振荡器(digital controlled oscillator,dco)来产生输出时钟频率。与模拟锁相环相比,adpll具有更灵活的可扩展性、更好的跨工艺设计可移植性和更小的芯片面积等优势。然而,数控振荡器的单元频率变化值(即步长)受到工艺、电压和温度等因素的影响,可能在一个范围内波动。如果不对步长进行校正,计算出的带宽将产生量化误差,这可能导致时钟抖动增加,从而降低时钟性能。在使用展频模式时,量化误差还可能影响环路的相位裕度,进而导致环路失锁或跟踪不上。
4、现有技术一般使用固定的dco步长系数,不进行校正处理。本发明提出了一种校正adpll中dco步长的方法,旨在自动校正数控振荡器的步长,确保输出时钟具有高性能和低抖动特性。
技术实现思路
1、为了缓解或部分缓解上述技术问题,本发明的解决方案如下所述:
2、一种校正adpll中dco步长的方法,包括:获取第一调整参数步骤和输出频率控制字步骤;其中,所述获取第一调整参数步骤,包括如下子步骤:设置dco的码值为第一码值a,并记录dco输出时钟周期个数为n1;设置dco的码值为第二码值a+m,并记录dco输出时钟周期个数为n2,m为dco步长数;获得dco的步长值kdco,其中kdco等于(n2-n1)/(m*fref*nref),其中nref是参考计数长度,fref是参考时钟频率;获得第一调整参数k,其中k=kdco/kdco_set,kdco_set是预设的一个默认的用于计算比例路径参数kp和积分路径参数ki的dco的步长值;所述输出频率控制字步骤,包括如下子步骤:将第一调整参数k和比例路径参数kp相乘后的结果,与adpll中的相位误差相乘,获得第一结果;将第一调整参数k和积分路径参数ki相乘后的结果,与adpll中的相位误差相乘,获得第二结果;将第二结果和第二结果的先前值相加,获得第三结果;将第三结果和第一结果相加,获得频率控制字。
3、进一步地,所述频率控制字被应用于dco中。
4、进一步地,输出频率控制字步骤,发生于adpll中的环路滤波器和adpll中的dco之间。
5、进一步地,在adpll锁定前,执行所述第一调整参数步骤和所述输出频率控制字步骤。
6、进一步地,所述获取第一调整参数步骤,还包括如下子步骤:判断是否开启校正功能,若没开启校正功能,则使用默认的第一调整参数k。
7、此外,本发明还具有的其它有益效果将在具体实施例中提及。
8、附图说明本发明技术方案,具有如下有益的技术效果之一或多个:
9、(1)通过前台计算出dco的步长值,准确度较高(可以低至5%以内),通过准确测量dco的步长值校正adpll带宽,保证锁相环性能。
10、(2)方案不需要复杂的实施方式,且不需要后台开启。
11、(3)校正结果准确,相噪谱上的毛刺少且幅度低,展频模式下不会产生额外抖动。
12、(4)可以通过时分复用方式实现,不占用额外资源。
1.一种校正adpll中dco步长的方法,其特征在于,包括:
2.根据权利要求1所述的校正adpll中dco步长的方法,其特征在于:
3.根据权利要求2所述的校正adpll中dco步长的方法,其特征在于:
4.根据权利要求3所述的校正adpll中dco步长的方法,其特征在于:
5.根据权利要求4所述的校正adpll中dco步长的方法,其特征在于:
