全加器电路的制作方法

本公开涉及全加器电路，并且特别地涉及与基于静态互补金属氧化物半导体(cmos)的全加器电路的实现方式相关联的更高性能的数字集成电路。

背景技术：

1、在片上系统(soc)的最近发展中，全加器可以是soc的计算繁重的块。soc的消耗功率的各种单元是逻辑实现方式、全加器、触发器、ram、时钟树和集成时钟门控(icg)单元。全加器可以覆盖soc的总面积的大部分，并且在典型数字设计中消耗总功率的三分之一。

2、基于互补金属氧化物半导体(cmos)的镜像全加器是cmos技术中全加器的广泛利用的经济实现方式之一。然而，常规基于cmos的镜像全加器可以在和生成路径中包括pmos晶体管和nmos晶体管的3mos堆叠。作为示例，附图中的图1图示了常规基于cmos的镜像全加器电路100。在图1中，由虚线104突出显示的电路的一部分指示和生成路径中的pmos晶体管和nmos晶体管的3mos堆叠。同样，如图1所示，met1由至少2个mos堆叠驱动并且驱动4个mos栅极。因此，这可能降低大多数和输出弧和进位输出弧中的延迟。此外，在如图1所示的常规基于cmos的镜像全加器中，进位传播电路106和进位生成电路108被组合以在单级中形成进位输出生成部分co。此外，如图1所示，a输入引脚和b输入引脚中的每一者连接到8个mos晶体管(例如，晶体管102-a至102-h各自具有连接到其的输入引脚a)，并且ci输入引脚连接到6个mos晶体管。一般而言，在输入引脚a/b连接到8个mos晶体管并且输入引脚ci连接到6个mos晶体管的这种全加器中，性能因子将减小。

3、因此，在创建这种常规全加器电路中使用了28个晶体管，这对于ai/ml应用所采用的任何现代soc而言都是相当高的。一般而言，在输入引脚a/b连接到8个mos晶体管并且输入引脚ci连接到6个mos晶体管的这种全加器中，性能因子将减小。因此，减小全加器电路的面积可能是有利的，这可能有助于块级别下的面积节省，这可能是所希望的。此外，减少用于实现全加器电路的晶体管的数量可能是有利的，这可以带来块级别下的功率节省。

技术实现思路

1、本
技术实现要素：
被提供来以简化格式引入在发明构思的具体实施方式中进一步描述的发明构思的选集。本发明内容不旨在识别关键或必要的发明构思，它也不旨在用于确定发明构思的范围。

2、根据一个或更多个示例实施例，公开了一种全加器(fa)电路。所述fa电路包括：和生成电路，所述和生成电路被配置为生成和输出(s)；以及进位输出生成电路，所述进位输出生成电路被配置为生成进位输出(co)。所述和生成电路和所述进位输出生成电路中的每一者被配置为接收第一操作数输入(a)、第二操作数输入(b)和进位输入(ci)，其中，所述和生成电路包括第一xnor门和第二xnor门，其中，所述第二xnor门被配置为接收所述第一xnor门的输出，以产生所述和输出(s)，xnor即异或非。所述进位输出生成电路包括第一oai门、第二oai门和nand门，oai即或与反相，nand即与非。所述第一oai门被配置为接收所述nand门的输出，以生成所述第一操作数输入(a)和所述第二操作数输入(b)的xnor输出或nor输出中的一者，nor即或非。所述第二oai门被配置为接收所述nand门的输出、所述进位输入的相反数、以及所述xnor输出或所述nor输出中的所生成的一者，以产生所述进位输出(co)。

3、根据一个或更多个其他示例实施例，公开了一种全加器(fa)电路。所述fa电路包括：和生成电路，所述和生成电路被配置为生成和输出；以及进位输出生成电路，所述进位输出生成电路被配置为生成进位输出。所述和生成电路和所述进位输出生成电路中的每一者被配置为接收第一操作数输入、第二操作数输入和进位输入。所述和生成电路包括第一xor门和第二xor门，其中，所述第二xor门被配置为接收所述第一xor门的输出，以产生所述和输出，xor即异或。所述进位输出生成电路包括第一aoi门、第二aoi门和nor门，aoi即与或反相，nor即或非。所述进位输出生成电路被配置为使得进行以下中的一项：所述第一aoi门被配置为接收所述nor门的输出，以生成所述第一操作数输入和所述第二操作数输入的xor输出或nand输出中的一者，nand即与非，以及所述第二aoi门被配置为接收所述nor门的输出、所述进位输入的相反数、以及所述xor输出或所述nand输出中的所生成的一者，以产生所述进位输出。

4、为了进一步澄清本发明构思的优点和特征，将通过参考被图示在附图中的本发明构思的具体示例实施例来提供本发明构思的更特定描述。应理解，这些附图仅描绘了发明构思的示例实施例，并且因此不应被认为是对其范围的限制。将结合附图以附加的特性和细节来描述和解释本发明构思。

技术特征：

1.一种全加器电路，所述全加器电路包括：

2.根据权利要求1所述的全加器电路，所述全加器电路包括：

3.根据权利要求1所述的全加器电路，所述全加器电路包括最多25个mos晶体管。

4.根据权利要求1所述的全加器电路，其中，当所述第一oai门被配置为生成所述xnor输出时，所述第一oai门包括6个mos晶体管。

5.根据权利要求4所述的全加器电路，其中，所述6个mos晶体管包括：被配置为接收所述第一操作数输入的2个mos晶体管，以及被配置为接收所述第二操作数输入的另外2个mos晶体管。

6.根据权利要求1所述的全加器电路，其中，当所述第一oai门被配置为：生成所述nor输出时，所述第一oai门包括7个mos晶体管。

7.根据权利要求6所述的全加器电路，其中，所述7个mos晶体管包括：被配置为接收所述第一操作数输入的2个mos晶体管，以及被配置为接收所述第二操作数输入的另外3个mos晶体管。

8.根据权利要求1所述的全加器电路，其中，所述第二oai门包括6个mos晶体管。

9.根据权利要求8所述的全加器电路，其中，所述第二oai门的所述6个mos晶体管包括：被配置为接收所述nand门的输出的2个mos晶体管、被配置为接收所述进位输入的相反数的另外2个mos晶体管、以及被配置为接收所述xnor输出或所述nor输出中的所生成的一者的其余2个mos晶体管。

10.一种全加器电路，所述全加器电路包括：

11.根据权利要求10所述的全加器电路，所述全加器电路包括：被配置为接收所述第一操作数输入的最多4个mos晶体管，以及被配置为接收所述第二操作数输入的最多5个mos晶体管。

12.根据权利要求10所述的全加器电路，所述全加器电路包括最多25个mos晶体管。

13.根据权利要求10所述的全加器电路，其中，当所述第一aoi门被配置为生成所述xor输出时，所述第一aoi门包括6个mos晶体管。

14.根据权利要求13所述的全加器电路，其中，所述6个mos晶体管包括：被配置为接收所述第一操作数输入的2个mos晶体管，以及被配置为接收所述第二操作数输入的另外2个mos晶体管。

15.根据权利要求10所述的全加器电路，其中，当所述第一aoi门被配置为生成所述nand输出时，所述第一aoi门包括6个mos晶体管。

16.根据权利要求15所述的全加器电路，其中，所述6个mos晶体管包括：被配置为接收所述第一操作数输入的2个mos晶体管，以及被配置为接收所述第二操作数输入的另外3个mos晶体管。

17.根据权利要求10所述的全加器电路，其中，所述第二aoi门包括6个mos晶体管。

18.根据权利要求17所述的全加器电路，其中，所述第二aoi门的所述6个mos晶体管包括：被配置为接收所述nor门的输出的2个mos晶体管、被配置为接收所述进位输入的相反数的另外2个mos晶体管、以及被配置为接收所述xor输出或所述nand输出中的所生成的一者的其余2个mos晶体管。

技术总结
提供了全加器电路。所述全加器电路包括：和生成电路，所述和生成电路被配置为生成和输出；以及进位输出生成电路，所述进位输出生成电路被配置为生成进位输出。所述和生成电路包括第一XNOR门和第二XNOR门，XNOR即异或非。所述进位输出生成电路包括第一OAI门、第二OAI门和NAND门，OAI即或与反相，NAND即与非。所述第一OAI门被配置为接收所述NAND门的输出，以生成第一操作数输入和第二操作数输入的XNOR输出或NOR输出中的一者，NOR即或非。所述第二OAI门被配置为接收所述NAND门的输出、进位输入的相反数、以及所述XNOR输出或所述NOR输出中的所生成的一者，以产生所述进位输出。

技术研发人员：索拉布·尚卡尔·宗德,德博乔蒂·班纳吉,阿布舍克·戈什,拉格哈文德拉·希罗德卡,拉克什·迪姆里,亚沙斯维尼·H G
受保护的技术使用者：三星电子株式会社
技术研发日：
技术公布日：2024/9/23