具有背面触点选择性的集成电路结构的制作方法

本公开的实施例涉及高级集成电路结构制造领域，尤其涉及具有背面触点选择性的集成电路结构。

背景技术：

1、过去几十年来，集成电路中特征的缩放是日益增长的半导体工业背后的驱动力。到越来越小的特征的缩放实现了功能单元在半导体芯片的有限面积上增大的密度。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储或逻辑器件，从而导致制造出具有增大容量的产品。然而，对于越来越大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。

2、常规和当前已知的制造工艺中的可变性可能限制将它们进一步扩展到10纳米节点或亚10纳米节点范围中的可能性。因此，未来技术节点所需的功能部件的制造可能需要在当前制造工艺中或代替当前制造工艺引入新的方法或新技术的集成。

3、在集成电路器件的制造中，随着器件尺寸不断缩小，诸如三栅晶体管的多栅晶体管已经变得更加普遍。三栅晶体管通常在体硅衬底或绝缘体上硅衬底上制造。在一些情况下，优选体硅衬底，因为它们的成本较低，并且与现有的高产量的体硅衬底基础结构兼容。

4、然而，缩放多栅晶体管并非没有后果。随着微电子电路系统的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量增加，对用于制造这些构建块的半导体工艺的约束已变得是压倒性的。

技术实现思路

技术特征：

1.一种集成电路结构，包括：

2.根据权利要求1所述的集成电路结构，其中，所述导电栅极触点垂直位于所述外延源极或漏极结构下方但不与所述外延源极或漏极结构接触。

3.根据权利要求1或2所述的集成电路结构，还包括：

4.根据权利要求1或2所述的集成电路结构，其中，所述导电栅极触点位于第二硬掩模材料中的开口中，所述第二硬掩模材料位于所述栅极堆叠体的底部上。

5.根据权利要求4所述的集成电路结构，其中，所述第二硬掩模材料的最底部表面与所述硬掩模材料的最底部表面处于相同水平面上。

6.根据权利要求1或2所述的集成电路结构，其中，所述硬掩模材料包括硅和碳。

7.根据权利要求1或2所述的集成电路结构，其中，所述硬掩模材料包括硅和氮。

8.一种集成电路结构，包括：

9.根据权利要求8所述的集成电路结构，其中，所述导电源极或漏极触点垂直位于所述栅极堆叠体下方但不与所述栅极堆叠体接触。

10.根据权利要求8或9所述的集成电路结构，其中，所述导电源极或漏极触点位于第二硬掩模材料中的开口中，所述第二硬掩模材料垂直位于所述外延源极或漏极结构的底部下方。

11.根据权利要求10所述的集成电路结构，其中，所述第二硬掩模材料的最底部表面与所述硬掩模材料的最底部表面处于相同水平面上。

12.根据权利要求8或9所述的集成电路结构，其中，所述硬掩模材料包括硅和碳。

13.根据权利要求8或9所述的集成电路结构，其中，所述硬掩模材料包括硅和氮。

14.一种集成电路结构，包括：

15.根据权利要求14所述的集成电路结构，其中，所述导电栅极触点垂直位于所述外延源极或漏极结构下方但不与所述外延源极或漏极结构接触。

16.根据权利要求14或15所述的集成电路结构，还包括：

17.根据权利要求14或15所述的集成电路结构，其中，所述导电栅极触点位于第二硬掩模材料中的开口中，所述第二硬掩模材料位于所述栅极堆叠体的底部上。

18.根据权利要求17所述的集成电路结构，其中，所述第二硬掩模材料的最底部表面与所述硬掩模材料的最底部表面处于相同水平面上。

19.根据权利要求14或15所述的集成电路结构，其中，所述硬掩模材料包括硅和碳。

20.根据权利要求14或15所述的集成电路结构，其中，所述硬掩模材料包括硅和氮。

技术总结
描述了具有背面触点选择性的集成电路结构。在示例中，一种集成电路结构包括多条水平堆叠的纳米线。栅极堆叠体位于所述多条水平堆叠的纳米线上方。外延源极或漏极结构位于所述多条水平堆叠的纳米线的端部。硬掩模材料位于所述外延源极或漏极结构的底部下方。导电栅极触点垂直位于所述栅极堆叠体的底部下方并且与所述栅极堆叠体的底部接触，所述导电栅极触点在所述硬掩模材料的一部分下方延伸并且与所述硬掩模材料的一部分接触。

技术研发人员：E·曼内巴赫,S·米尔斯,J·迪西尔瓦,M·J·科布林斯基
受保护的技术使用者：英特尔公司
技术研发日：
技术公布日：2024/9/23