用于相位插值器应用的紧凑和高速的八进制时钟相位发生器的制作方法

xiaoxiao28天前  30


本公开总体上涉及时钟相位发生器,并且更具体地涉及八进制时钟相位发生器。


背景技术:

1、时钟发生器被广泛用于各种应用中,以产生用于电路中同步操作的时钟信号。基于高损耗信道的串行器/解串器(serdes)需要积极的数字均衡,这要求基于模数(adc)的接收器。中速adc需要时间交错技术来放松跟踪和保持(t&h)以及比较器带宽要求。对于adc应用,八进制或第16相位生成是更加期望的。数字时钟和数据恢复(cdr)需要相位插值器来生成精细的相位分辨率,这依赖于具有90°或45°相位分离的时钟相位的可用性。

2、传统上,两相高速时钟从时钟乘法单元(例如锁相环(pll))输出。之后,具有90°相移的四个时钟相位可以通过正交时钟相位发生器使用分频器生成。然而,此类实现方式需要2×输入时钟频率,因此增加了整个系统的复杂性和成本,尤其是当需要具有八进制相位的高速时钟时。

3、因此,需要具有用于高速时钟的紧凑八进制相位生成的解决方案。


技术实现思路



技术特征:

1.一种多相位时钟发生器,包括:

2.根据权利要求1所述的多相位时钟发生器,其中:

3.根据权利要求2所述的多相位时钟发生器,其中每个八进制相位单元进一步包括耦合到所述第一分支nmos晶体管和所述第二分支nmos晶体管的下拉电路,所述下拉电路被配置为当每个八进制相位单元完成相位插值时输出下拉信号以关断所述第一分支nmos晶体管和所述第二分支nmos晶体管。

4.根据权利要求3所述的多相位时钟发生器,其中所述下拉电路包括:

5.根据权利要求4所述的多相位时钟发生器,其中所述下拉电路包括反相器或非门,所述反相器或非门被配置为将所述下拉信号输出到所述第一分支nmos晶体管和所述第二分支nmos晶体管的所述栅极端子。

6.根据权利要求4所述的多相位时钟发生器,其中:

7.根据权利要求1所述的多相位时钟发生器,其中每个八进制相位单元进一步包括电流偏置电路,所述电流偏置电路包括耦合到第一偏置源和多个nmos晶体管的多个pmos晶体管,所述多个pmos晶体管耦合在第一偏置源与所述第一逻辑门分支和所述第二逻辑门分支之间,所述多个nmos晶体管耦合在第二偏置源与所述第一逻辑门分支和所述第二逻辑门分支之间。

8.一种相位发生器,包括:

9.根据权利要求8所述的相位发生器,其中:

10.根据权利要求9所述的相位发生器,进一步包括:

11.根据权利要求10所述的相位发生器,其中所述下拉电路包括:

12.根据权利要求10所述的相位发生器,其中:

13.根据权利要求9所述的相位发生器,进一步包括:

14.根据权利要求13所述的相位发生器,其中所述多个pmos晶体管的源极端子相连接,并且所述多个nmos晶体管的源极端子相连接。

15.一种用于时钟相位生成的方法,所述方法包括:

16.根据权利要求15所述的方法,其中:

17.根据权利要求16所述的方法,进一步包括:

18.根据权利要求17所述的方法,其中所述下拉电路包括:

19.根据权利要求18所述的方法,其中:

20.根据权利要求15所述的方法,其中所述第一输入时钟信号和所述第二输入时钟信号是相应的四进制相位信号,并且所述输出信号是八进制相位信号。


技术总结
本文描述了用于高速时钟的紧凑八进制相位生成的多相位时钟发生器实施方案。多相位时钟发生器可以包括输出具有四进制相位的中间时钟信号的同相和正交(IQ)时钟发生器和生成输出时钟信号的八进制相位发生器,所述输出时钟信号包括一个或多个八进制相位并且具有与到所述多相位时钟发生器的输入两相时钟信号相同的时钟频率。所述多相位时钟发生器可以包括下拉电路和电流偏置电路,其可以用于提高所述八进制相位发生器的相位插值线性度。相移误差比较的直方图显示了多相位时钟发生器实施方案相对于常规相位插值的显著改善。

技术研发人员:R·纳古拉帕利,N·M·K·拉奥
受保护的技术使用者:美国亚德诺半导体公司
技术研发日:
技术公布日:2024/9/23

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