半导体装置及其形成方法与流程

本公开是关于半导体装置及其形成方法，特别是关于包括对准标记(alignmentmark)的半导体装置及其形成方法。

背景技术：

1、半导体产业借由不断降低最小特征尺寸持续提升各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多元件整合至给定区域中。单一晶粒通常单独封装。封装不仅为半导体装置提供保护以免于环境污染，并为封装在其中的半导体装置提供连接接口(connection interface)。

2、三维集成电路(3dic)是半导体封装的最新发展，其中多个半导体晶粒相互堆叠，例如，层叠封装(package-on-package，pop)以及系统封装(system-in-package，sip)的封装技术。一些三维集成电路是通过将晶粒放置在半导体晶圆级上的晶粒上而制备的。三维集成电路提供提升的集成密度以及其他优势，例如，更快的速度以及更高的带宽(举例而言，因为堆叠的晶粒之间的互连长度缩短)。然而，存在许多与三维集成电路相关的挑战。

技术实现思路

1、本公开的一些实施例提供一种用于形成半导体装置的方法。方法包括在一顶部晶粒中形成多个第一接合特征，在顶部晶粒中形成包括多个第一图样的一第一对准标记，决定第一对准标记的第一图样的一第一基准点。方法亦包括在一底部晶圆中形成多个第二接合特征，在底部晶圆中形成包括多个第二图样的一第二对准标记，决定第二对准标记的第二图样的一第二基准点。方法更包括借由第一接合特征以及第二接合特征，将顶部晶粒附接至底部晶圆以及利用第一对准标记以及第二对准标记，将顶部晶粒与底部晶圆对准。俯视时，第一图样的至少两者沿着一第一方向排列，第一图样的至少两者沿着不同于第一方向的一第二方向排列，并通过将通过第一基准点以及第二基准点的一虚拟轴线调整为与第一方向大致上平行而使得顶部晶粒与底部晶圆对准。

2、本公开的一些实施例提供一种用于形成半导体装置的方法。方法包括在一顶部晶粒中形成一密封环结构、多个第一接合特征、与密封环结构至少部分重叠且并未与第一接合特征重叠的一第一对准标记以及在一底部晶圆中形成多个第二接合特征以及一第二对准标记。方法亦包括借由第一接合特征以及第二接合特征，将顶部晶粒附接至底部晶圆。方法更包括利用第一对准标记以及第二对准标记，将顶部晶粒与底部晶圆对准。俯视时，第一对准标记包括四个图样，且第一对准标记的图样的每一者的形状大致上相同。

3、本公开的一些实施例提供一种半导体装置。半导体装置包括一顶部晶粒以及一底部晶圆。顶部晶粒包括多个第一接合特征以及包括多个图样的一第一对准标记。底部晶圆包括与第一接合特征接触的多个第二接合特征。俯视时，第一对准标记的图样的相邻两者之间的一距离小于第一对准标记的图样的每一者的一宽度。

技术特征：

1.一种用于形成半导体装置的方法，包括：

2.如权利要求1所述的用于形成半导体装置的方法，更包括：

3.如权利要求2所述的用于形成半导体装置的方法，更包括在该底部晶圆中形成包括多个第四图样的一第四对准标记。

4.如权利要求3所述的用于形成半导体装置的方法，更包括：

5.如权利要求1所述的用于形成半导体装置的方法，其中俯视时，所述多个第一接合特征与该第一对准标记的所述多个第一图样的多个四边形部分铅直地重叠，且所述多个第一接合特征并未与该第一对准标记的所述多个第一图样的多个l形部分铅直地重叠。

6.如权利要求5所述的用于形成半导体装置的方法，其中俯视时，所述多个l形部分的相邻两者相对于位于所述多个l形部分的该相邻两者之间的一虚拟轴线大致上对称，且位于所述多个l形部分的该相邻两者之间的该虚拟轴线与该第一方向大致上垂直。

7.一种用于形成半导体装置的方法，包括：

8.如权利要求7所述的用于形成半导体装置的方法，其中所述图样包括一第一方形、一第二方形、一第三方形、一第四方形，该第一方形与该第二方形沿着一第一方向排列，该第三方形与该第四方形沿着该第一方向排列，且该第一方形或该第二方形与该第三方形或该第四方形沿着一第二方向排列，该第二方向与该第一方向大致上垂直。

9.一种半导体装置，包括：

10.如权利要求9所述的半导体装置，其中所述多个图样的相邻两者之间的该距离介于约1.5微米至约4.5微米之间。

技术总结
提供一种半导体装置及其形成方法，包括在一顶部晶粒中形成多个第一接合特征以及包括多个第一图样的一第一对准标记，并在一底部晶圆中形成多个第二接合特征以及包括多个第二图样的一第二对准标记。方法亦包括决定一第一基准点以及一第二基准点，并利用第一对准标记以及第二对准标记，将顶部晶粒与底部晶圆对准。俯视时，第一图样的至少两者沿着一第一方向排列，第一图样的至少两者沿着不同于第一方向的一第二方向排列。通过将通过第一基准点以及第二基准点的一虚拟轴线调整为与第一方向大致上平行而使得顶部晶粒与底部晶圆对准。

技术研发人员：张耕铭,董志航,余振华,余国宠,左克伟,王守怡,林资程,梁世纬
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：
技术公布日：2024/9/23