芯片内测试电路的制作方法

本发明涉及一种芯片测试领域，尤其是涉及于一种可以减少对输入输出(io)管脚的占用以提高测试效率的芯片内测试电路。

背景技术：

1、在相关技术中，在芯片生产过程中，需进行基于扫描电路的测试动作，以此检测芯片制造过程中引入的缺陷。随着芯片规模越来越大，需要用到的扫描链数量也随之增加，而芯片输入输出端口的数量却几乎不变，这就给扫描链复用输入输出端口进行扫描测试带来了挑战。目前业界常用的解决方法包括，采用压缩解压缩技术，划分更多的扫描分组进行串行测试等。

2、然而，扫描电路的压缩解压缩可以显著减少扫描链对输入输出端口的占用，但压缩率不能无限提高，超过一定阈值后会带来诊断的难度等。且更多的扫描分组可以减少单词扫描测试所使用的输入输出端口数量，但由于各个分组之间是按照串行顺序进行测试，所以测试时间和成本会相应增加。

技术实现思路

1、本发明是针对一种芯片内测试电路可以减少对输入输出(io)管脚的需求。

2、根据本发明的实施例，芯片内测试电路包括串并转换器、并串转换器以及控制器。串并转换器接收为串行格式的测试输入信号，转换测试输入信号为并行格式，并产生多个测试输入数据。并串转换器接收多个测试结果数据，转换并行的多个测试结果数据为串行的测试结果信号。控制器耦接串并转换器以及并串转换器，用以传送多个测试输入数据至至少一被测电路，从至少一被测电路接收多个测试回馈数据以获得多个测试结果数据。

3、根据上述，本发明的芯片内测试电路可提升测试数据传输的压缩比例，以节省测试时间，提高测试效率。

技术特征：

1.一种芯片内测试电路，其特征在于，包括：

2.根据权利要求1所述的测试电路，其特征在于，所述串并转换器耦接至第一焊垫，从所述第一焊垫接收所述测试输入信号。

3.根据权利要求1所述的测试电路，其特征在于，所述并串转换器耦接至第二焊垫，用以提供所述第二焊垫以发送所述测试结果信号。

4.根据权利要求1所述的测试电路，其特征在于，所述串并转换器包括：

5.根据权利要求1所述的测试电路，其特征在于，所述并串转换器包括：

6.根据权利要求5所述的测试电路，其特征在于，所述并串转换器根据数据加载信号以使所述多个测试结果数据分别被存入所述多个触发器。

7.根据权利要求6所述的测试电路，其特征在于，所述并串转换器还包括：

8.根据权利要求1所述的测试电路，其特征在于，所述测试电路还包括：

9.根据权利要求6所述的测试电路，其特征在于，所述并串转换器在自我测试模式下，提供所述多个测试输入数据至所述控制器，由所述控制器以分别产生所述多个测试结果数据。

10.根据权利要求6所述的测试电路，其特征在于，所述测试电路还包括：

技术总结
本发明提供一种芯片内测试电路包括串并转换器、并串转换器以及控制器。串并转换器接收为串行格式的测试输入信号，转换测试输入信号为并行格式，并产生多个测试输入数据。并串转换器接收多个测试结果数据，转换并行的多个测试结果数据为串行的测试结果信号。控制器耦接串并转换器以及并串转换器，用以传送多个测试输入数据至至少一被测电路，从至少一被测电路接收多个测试回馈数据以获得多个测试结果数据。芯片内测试电路用以节省测试时间，提高测试效率。

技术研发人员：请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名
受保护的技术使用者：广州壁仞集成电路有限公司
技术研发日：
技术公布日：2024/9/23