芯片的静态电流测试电路、芯片以及电子设备的制作方法

本发明涉及ic设计和测试领域，尤其涉及一种芯片的静态电流测试电路、一种芯片以及一种电子设备。

背景技术：

1、在集成电路的制造和测试时，通常利用iddq（integrated circuit quiescentcurrent test，静态电流测试）对芯片内部电路故障进行检测，防止电路中存在错误或故障。在正常情况下，芯片内部电路的静态漏电流非常小，然而当电路内部存在故障时，静态漏电流会显著增加，因此通过静态漏电流的测量，可以检测到电路中的潜在问题。

2、一般情况下，iddq测试需要在ic待测芯片外接电源电压，通过测量对应引脚上的电流值和预期的电流值进行比对，即可确定电路中有无故障。然而这种iddq的测试方法仅在外部供电的情况下适用，如果芯片采用内部供电方式，即数字部分电路的供电来自于内部pmu产生的电流，这种芯片没有外部管脚，不能从芯片外面直接供电，对现有的iddq测试方式产生限制。

技术实现思路

1、本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的第一个目的在于提出一种芯片的静态电流测试电路，通过本发明实施例提供的芯片的静态电流测试电路，当芯片采用内部capless ldo供电方式时，利用外部端口在capture期间输入较小的电流进行iddq测试，从而测量芯片的静态电流，解决了无法测量内部capless ldo电流大小的问题，同时，该外部端口该可以和芯片的普通gpio复用，无需额外的电源pad，从而节省了引脚；此外，利用内部的数字信号切换shift模式和capture模式的供电电源，不影响shift期间待测电路的正常供电方式，在保证芯片正常运行的同时对静态电流进行及时测试。

2、本发明的第二个目的在于提出一种芯片。

3、本发明的第三个目的在于提出一种电子设备。

4、为达到上述目的，本发明第一方面实施例提出了一种芯片的静态电流测试电路，包括放大电路、输出电路、分压电阻通路、负载电路以及外部输入电源；放大电路的第一输出端与输出电路的第三输入端之间设置有第一旁路开关，第一旁路开关用于管控待测芯片的内部电源对输出电路的输入控制；输出电路与分压电阻通路之间设置有第二旁路开关以及第三旁路开关，第二旁路开关用于控制分压电阻通路的导通或截止，第三旁路开关用于对第二旁路开关的源极进行接地；外部输入电源的输入端与负载电路的输入端之间设置有第四旁路开关，第四旁路开关用于控制外部输入电源与负载电路的导通供电或截止供电。

5、另外，根据本发明上述实施例的芯片的静态电流测试电路还可以具有如下的附加技术特征：

6、根据本发明的一些实施例，放大电路的第一输入端用于接收基准电压，放大电路的第二输入端用于接收分压电阻通路的反馈电压，放大电路的第一输出端与输出电路的第三输入端连接，输出电路的第四输入端用于接收待测芯片的内部电源的内部输入电压，输出电路的第二输出端与负载电路的输入端连接，外部输入电源的输出端与负载电路的输入端连接。

7、根据本发明的一些实施例，分压电阻通路包括第一负载电阻以及第二负载电阻，反馈电压为第一负载电阻以及第二负载电阻之间的电压。

8、根据本发明的一些实施例，第一旁路开关为第一nmos管，第一nmos管的漏极与放大电路的第一输出端连接，第一nmos管的源极接地；第二旁路开关为第二nmos管，第二nmos管的漏极与输出电路的第二输出端连接，第二nmos管的源极与分压电阻通路的输入端连接；第三旁路开关为第三nmos管，第三nmos管的漏极与第二nmos管的源极连接，第三nmos管的源极接地；第四旁路开关为第四nmos管，第四nmos管的漏极通过atb总线与外部输入电源连接，第四nmos管的源极与负载电路连接。

9、根据本发明的一些实施例，在iddq测试模式的shift阶段，当第一nmos管的栅极接收低电平控制信号，第二nmos管的栅极接收高电平控制信号，第三nmos管的栅极接收低电平控制信号，第四nmos管的栅极接收低电平控制信号时，第一旁路开关截止，第二旁路开关导通，第三旁路开关截止，第四旁路开关截止，芯片的静态电流测试电路通过内部电源对负载电路供电。

10、根据本发明的一些实施例，在iddq测试模式的capture阶段，当第一nmos管的栅极接收高电平控制信号，第二nmos管的栅极接收低电平控制信号，第三nmos管的栅极接收高电平控制信号，第四nmos管的栅极接收高电平控制信号时，第一旁路开关导通，第二旁路开关截止，第三旁路开关导通，第四旁路开关导通，芯片的静态电流测试电路通过外部输入电源对负载电路供电。

11、根据本发明的一些实施例，当芯片的静态电流测试电路通过外部输入电源对负载电路供电时，负载电路产生静态状态下的漏电流；其中，漏电流用于确定待测芯片是否存在异常。

12、根据本发明的一些实施例，当漏电流大于预设电流阈值时，确定待测芯片存在异常。

13、为达到上述目的，本发明第二方面实施例提出的一种芯片，所述芯片应用本发明实施例提供的静态电流测试电路，并具有同样的有益效果。

14、为达到上述目的，本发明第三方面实施例提出了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述电子设备应用上述芯片。

15、本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

技术特征：

1.一种芯片的静态电流测试电路，其特征在于，包括放大电路（1）、输出电路（2）、分压电阻通路（3）、负载电路（4）以及外部输入电源（5）；

2.根据权利要求1所述的芯片的静态电流测试电路，其特征在于，所述放大电路（1）的第一输入端（11）用于接收基准电压，所述放大电路（1）的第二输入端（12）用于接收所述分压电阻通路（3）的反馈电压，所述放大电路（1）的所述第一输出端（13）与所述输出电路（2）的所述第三输入端（21）连接，所述输出电路（2）的第四输入端（22）用于接收待测芯片的内部电源的内部输入电压，所述输出电路（2）的第二输出端（23）与所述负载电路的输入端（41）连接，所述外部输入电源的输出端（52）与所述负载电路的输入端（41）连接。

3.根据权利要求2所述的芯片的静态电流测试电路，其特征在于，所述分压电阻通路（3）包括第一负载电阻以及第二负载电阻，所述反馈电压为所述第一负载电阻以及所述第二负载电阻之间的电压。

4.根据权利要求1所述的芯片的静态电流测试电路，其特征在于，所述第一旁路开关为第一nmos管，所述第一nmos管的漏极与所述放大电路（1）的所述第一输出端（13）连接，所述第一nmos管的源极接地；所述第二旁路开关为第二nmos管，所述第二nmos管的漏极与所述输出电路（2）的第二输出端（23）连接，所述第二nmos管的源极与所述分压电阻通路（3）的输入端连接；所述第三旁路开关为第三nmos管，所述第三nmos管的漏极与所述第二nmos管的源极连接，所述第三nmos管的源极接地；所述第四旁路开关为第四nmos管，所述第四nmos管的漏极通过atb总线与所述外部输入电源（5）连接，所述第四nmos管的源极与所述负载电路（4）连接。

5.根据权利要求4所述的芯片的静态电流测试电路，其特征在于，包括：

6.根据权利要求4所述的芯片的静态电流测试电路，其特征在于，包括：

7.根据权利要求6所述的芯片的静态电流测试电路，其特征在于，包括：

8.根据权利要求7所述的芯片的静态电流测试电路，其特征在于，包括：

9.一种芯片，其特征在于，包括如权利要求1至8中任意一项所述的芯片的静态电流测试电路。

10.一种电子设备，其特征在于，包括权利要求9所述的一种芯片。

技术总结
本发明涉及IC设计和测试领域，提供一种芯片的静态电流测试电路、芯片以及电子设备，所述电路包括放大电路、输出电路、分压电阻通路、负载电路以及外部输入电源；放大电路的第一输出端与输出电路的第三输入端之间设置有第一旁路开关，第一旁路开关用于控制待测芯片的内部电源对输出电路的供电；输出电路与分压电阻通路之间设置有第二旁路开关以及第三旁路开关，第二旁路开关用于控制分压电阻通路的导通或截止，第三旁路开关用于对第二旁路开关的源极进行接地；外部输入电源的输入端与负载电路的输入端之间设置有第四旁路开关，第四旁路开关用于控制外部输入电源与负载电路的导通或截止。

技术研发人员：郭琦丽,陈旭,孙涛,章伟
受保护的技术使用者：苏州萨沙迈半导体有限公司
技术研发日：
技术公布日：2024/9/23