时钟周期检测方法、装置、电子设备及存储介质与流程

本发明涉及集成电路，具体而言，涉及一种时钟周期检测方法、装置、电子设备及存储介质。

背景技术：

1、在高速大规模专用集成电路(application specific integrated circuit ，asic)设计中，通常采用锁相环（phase-locked loop，pll）对输入时钟进行重新锁频，以改善输入时钟的信号质量。在含有锁相环的芯片中，通常将锁相环输出的时钟作为后续数据处理的输入时钟。数据处理完成后，芯片输出目标数据以及对应的目标时钟。若要求芯片输出的目标数据和目标时钟相对于输入数据有一段绝对延时，则需要在已知输入时钟周期的前提下，通过电路设计实现对输入数据和输入时钟的绝对延时。

2、为了获得输入时钟的周期，现有技术通常是在芯片内部增加一个寄存器和配置接口。外部主机通过配置接口配置芯片内部的寄存器，以向芯片发送当前输入时钟的周期或者频率。然而，该方法由于在芯片内部增加了一个寄存器，导致芯片的面积增大。并且，主机通过配置接口配置寄存器时，会消耗一定的时间，可能导致不满足主机对芯片启动时间的要求。此外，通过主机直接将输入时钟的周期信息发送至芯片，需要额外增加主机的启动流程，可能导致与其他主机芯片的不兼容，使芯片通用性降低。

3、基于此，亟需一种时钟周期检测方法，以确保在主机的上电流程已经固化且不可修改的前提下，检测芯片输入时钟的周期，以满足对芯片有绝对延时要求的情况。

技术实现思路

1、本发明的目的在于提供一种时钟周期检测方法、装置、电子设备及存储介质，以确保在主机的上电流程已经固化且不可修改的前提下，获得输入时钟的周期。

2、为实现上述目的，本发明采用的技术方案如下：

3、第一方面，本发明提供了一种时钟周期检测方法，应用于时钟周期检测电路中的控制器，所述时钟周期检测电路还包括：延时链、相位插值器和鉴频鉴相器；所述控制器分别与所述相位插值器、鉴频鉴相器和延时链连接，所述延时链还与所述鉴频鉴相器、锁相环连接，所述相位插值器还与所述鉴频鉴相器、锁相环连接；其中，所述锁相环用于输出与输入时钟同频率的多路相位时钟；

4、所述时钟周期检测方法包括以下步骤：

5、输出第一控制码和第一延时码，以使所述相位插值器根据所述第一控制码输出第一相位时钟，并使所述延时链根据所述第一延时码输出第一延时时钟；其中，所述延时链的输入时钟复用所述多路相位时钟里的0°相位时钟；

6、若未接收到第一沿对沿对齐信号，则对所述第一控制码进行累加调节码操作，直至接收到第二沿对沿对齐信号，并输出第二控制码；其中，所述相位插值器根据所述第二控制码输出第二相位时钟；所述第一沿对沿对齐信号表示所述第一相位时钟的上升沿与所述第一延时时钟的上升沿对齐，或所述第一相位时钟的下降沿与所述第一延时时钟的上升沿对齐；所述第二沿对沿对齐信号表示所述第二相位时钟的上升沿与所述第一延时时钟的上升沿对齐，或所述第二相位时钟的下降沿与所述第一延时时钟的上升沿对齐；

7、对所述第二控制码和所述第一延时码进行调节，或仅对所述第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码；

8、基于所述第二延时码确定所述输入时钟的周期。

9、可选地，所述调节码为预设精确度阈值所对应的编码；其中，所述预设精确度阈值由所述多路相位时钟的相数和控制码的位宽确定。

10、可选地，仅对所述第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码的步骤包括：

11、对所述第一延时码进行累加所述调节码操作，直至接收到第四沿对沿对齐信号，并输出第三延时码；其中，所述延时链根据所述第三延时码输出第三延时时钟，所述第四沿对沿对齐信号表示所述第二相位时钟的上升沿与所述第三延时时钟的上升沿对齐，或所述第二相位时钟的下降沿与所述第三延时时钟的上升沿对齐；

12、对所述第三延时码进行累加所述调节码操作，直至接收到所述第三沿对沿对齐信号，并输出所述第二延时码；其中，所述延时链根据所述第二延时码输出第二延时时钟，所述第三沿对沿对齐信号表示所述第二相位时钟的上升沿与所述第二延时时钟的上升沿对齐，或所述第二相位时钟的下降沿与所述第二延时时钟的上升沿对齐。

13、可选地，所述第二延时码包括第二粗调延时码和第二细调延时码，基于所述第二延时码确定所述输入时钟的周期的步骤包括：

14、输入时钟的周期=第二粗调延时码*x+第二细调延时码*y；

15、其中，x为所述延时链中单个粗调单元的延时时间，y为所述延时链中单个细调单元的延时时间。

16、可选地，对所述第二控制码和所述第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码的步骤还包括；

17、确定第三控制码=第二控制码+调节码，以使所述相位插值器根据所述第三控制码输出第三相位时钟；

18、对所述第一延时码进行累加所述调节码操作，直至接收到所述第三沿对沿对齐信号，并输出所述第二延时码；其中，所述延时链根据所述第二延时码输出第二延时时钟，所述第三沿对沿对齐信号表示所述第三相位时钟的上升沿与所述第二延时时钟的上升沿对齐，或所述第三相位时钟的下降沿与所述第二延时时钟的上升沿对齐。

19、可选地，所述第二延时码包括第二粗调延时码和第二细调延时码，基于所述第二延时码确定所述输入时钟的周期的步骤包括：

20、输入时钟的周期=（第二粗调延时码*x+第二细调延时码*y）*（360°/预设精确度阈值）；

21、其中，x为所述延时链中单个粗调单元的延时时间，y为所述延时链中单个细调单元的延时时间。

22、可选地，所述时钟周期检测方法还包括：

23、若接收到所述第一沿对沿对齐信号，则输出第二控制码；其中，第二控制码为表征0°相位的编码。

24、第二方面，本发明还提供了一种时钟周期检测装置，用于执行如上述第一方面任一项所述的时钟周期检测方法，所述时钟周期检测装置包括：

25、发送模块，用于输出第一控制码和第一延时码，以使所述相位插值器根据所述第一控制码输出第一相位时钟，并使所述延时链根据所述第一延时码输出第一延时时钟；其中，所述延时链的输入时钟复用所述多路相位时钟里的0°相位时钟；

26、第一调节模块，用于在未接收到第一沿对沿对齐信号时，对所述第一控制码进行累加调节码操作，直至接收到第二沿对沿对齐信号，并输出第二控制码；其中，所述相位插值器根据所述第二控制码输出第二相位时钟；所述第一沿对沿对齐信号表示所述第一相位时钟的上升沿与所述第一延时时钟的上升沿对齐，或所述第一相位时钟的下降沿与所述第一延时时钟的上升沿对齐；所述第二沿对沿对齐信号表示所述第二相位时钟的上升沿与所述第一延时时钟的上升沿对齐，或所述第二相位时钟的下降沿与所述第一延时时钟的上升沿对齐；

27、第二调节模块，用于对所述第二控制码和所述第一延时码进行调节，或仅对所述第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码；

28、确定模块，用于基于所述第二延时码确定所述输入时钟的周期。

29、第三方面，本发明还提供了一种电子设备，包括处理器和存储器，所述存储器存储有能够被所述处理器执行的程序，所述处理器可执行所述程序以实现如上述第一方面任一项所述的时钟周期检测方法。

30、第四方面，本发明还提供了一种存储介质，所述存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如上述第一方面任一项所述的时钟周期检测方法。

31、本发明相对于现有技术具有以下有益效果：

32、本发明提供了一种时钟周期检测方法，应用于时钟周期检测电路中的控制器。控制器输出第一控制码和第一延时码，以使相位插值器根据第一控制码输出第一相位时钟，并使延时链根据第一延时码输出第一延时时钟；其中，延时链的输入时钟复用多路相位时钟里的0°相位时钟。若控制器未接收到第一沿对沿对齐信号，则对第一控制码进行累加调节码操作，直至接收到第二沿对沿对齐信号，并输出第二控制码。控制器对第二控制码和第一延时码进行调节，或仅对第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码；基于第二延时码确定输入时钟的周期。

33、本发明提供的时钟周期检测方法可以满足对芯片有绝对延时要求的情况。通过时钟周期检测电路获得输入时钟的周期，无需增加主机的启动流程，使芯片兼容性增强。由于时钟周期检测电路中的相位插值器和延时链可以独立控制，增大了可用时钟频率的范围，提高了时钟调节的灵活度。此外，由于时钟周期检测电路复用芯片内部锁相环输出的多路相位时钟，并且当输入时钟周期检测完毕后，芯片后续的绝对延时可以复用时钟周期检测电路里的相位插值器和鉴频鉴相器，极大地降低了芯片的面积开销。

技术特征：

1.一种时钟周期检测方法，其特征在于，应用于时钟周期检测电路中的控制器，所述时钟周期检测电路还包括：延时链、相位插值器和鉴频鉴相器；所述控制器分别与所述相位插值器、鉴频鉴相器和延时链连接，所述延时链还与所述鉴频鉴相器、锁相环连接，所述相位插值器还与所述鉴频鉴相器、锁相环连接；其中，所述锁相环用于输出与输入时钟同频率的多路相位时钟；

2.根据权利要求1所述的时钟周期检测方法，其特征在于，所述调节码为预设精确度阈值所对应的编码；其中，所述预设精确度阈值由所述多路相位时钟的相数和控制码的位宽确定。

3.根据权利要求2所述的时钟周期检测方法，其特征在于，仅对所述第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码的步骤包括：

4.根据权利要求3所述的时钟周期检测方法，其特征在于，所述第二延时码包括第二粗调延时码和第二细调延时码，基于所述第二延时码确定所述输入时钟的周期的步骤包括：

5.根据权利要求2所述的时钟周期检测方法，其特征在于，对所述第二控制码和所述第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码的步骤还包括；

6.根据权利要求5所述的时钟周期检测方法，其特征在于，所述第二延时码包括第二粗调延时码和第二细调延时码，基于所述第二延时码确定所述输入时钟的周期的步骤包括：

7.根据权利要求1所述的时钟周期检测方法，其特征在于，所述时钟周期检测方法还包括：

8.一种时钟周期检测装置，其特征在于，用于执行如权利要求1至7任一项所述的时钟周期检测方法，所述时钟周期检测装置包括：

9.一种电子设备，其特征在于，包括处理器和存储器，所述存储器存储有能够被所述处理器执行的程序，所述处理器可执行所述程序以实现如权利要求1至7中任一项所述的时钟周期检测方法。

10.一种存储介质，其特征在于，所述存储介质上存储计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7中任一项所述的时钟周期检测方法。

技术总结
本发明提供了一种时钟周期检测方法、装置、电子设备及存储介质，涉及集成电路技术领域。该方法应用于时钟周期检测电路中的控制器。控制器输出第一控制码和第一延时码，以使相位插值器根据第一控制码输出第一相位时钟，并使延时链根据第一延时码输出第一延时时钟。若未接收到第一沿对沿对齐信号，则对第一控制码进行累加调节码操作，直至接收到第二沿对沿对齐信号，并输出第二控制码。对第二控制码和第一延时码进行调节，或仅对第一延时码进行调节，直至接收到第三沿对沿对齐信号，并输出第二延时码。基于第二延时码确定输入时钟的周期。本发明通过时钟周期检测电路获得输入时钟的周期，无需增加主机的启动流程，使芯片兼容性增强。

技术研发人员：请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名,请求不公布姓名
受保护的技术使用者：成都电科星拓科技有限公司
技术研发日：
技术公布日：2024/9/23