电路转换方法、锁存电路和C元件电路与流程
本公开内容涉及将对异步逻辑电路实施的电路转换方法，以及使用在这样的电路转换方法中的锁存电路和c元件电路。
背景技术：
1、逻辑电路包括同步逻辑电路和异步逻辑电路。举例来说，ptl 1公开了将对异步逻辑电路实施的电路转换方法。
2、引用列表
3、专利文献
4、ptl 1：日本待审专利申请公开号h11-007427
技术实现思路
1、在异步逻辑电路中希望能够抑制毛刺，并且预期会进一步抑制毛刺。
2、希望提供使得有可能抑制毛刺的电路转换方法、锁存电路和c元件电路。
3、根据本公开内容的实施例的电路转换方法包括：在异步逻辑电路中设定处理目标路径；用于确定在处理目标路径中的多个逻辑单元当中的每一个逻辑单元中是否发生毛刺的第一处理；用于实施转换处理的第二处理，所述转换处理用于将在第一处理中被确定发生毛刺的一个或多个逻辑单元转换为一个或多个毛刺抑制逻辑单元，所述一个或多个毛刺抑制逻辑单元被配置为抑制毛刺并且实施与所述一个或多个逻辑单元相同的逻辑运算；以及用于在第二处理之后确定在处理目标路径中的后级电路中是否发生毛刺的第三处理。
4、根据本公开内容的锁存电路包括第一反相器、第一到第八晶体管、nor电路、第九到第十二晶体管、第二反相器和第三反相器。第一反相器具有耦合到输入节点的输入端子和输出端子。第一晶体管是p型晶体管，具有耦合到第一反相器的输出端子的栅极、耦合到电源节点的源极和被导向第一节点的漏极。第二晶体管是p型晶体管，具有被输入时钟信号的栅极、耦合到电源节点的源极和被导向第一节点的漏极。第三晶体管是n型晶体管，具有被输入时钟信号的栅极、被导向第一节点的漏极和源极。第四晶体管是n型晶体管，具有耦合到第一反相器的输出端子的栅极、耦合到第三晶体管的源极的漏极和耦合到接地节点的源极。第五晶体管是p型晶体管，具有耦合到第一节点的栅极、耦合到电源节点的源极和被导向第二节点的漏极。第六晶体管是n型晶体管，具有被输入时钟信号的栅极、被导向第二节点的漏极和源极。第七晶体管是n型晶体管，具有耦合到输入节点的栅极、耦合到第六晶体管的源极的漏极和源极。第八晶体管是n型晶体管，具有耦合到第一节点的栅极、耦合到第七晶体管的源极的漏极和耦合到接地节点的源极。nor电路具有被输入复位信号的第一输入端子、耦合到第二节点的第二输入端子和耦合到第三节点的输出端子。第九晶体管是在耦合电源节点与第二节点的路径中设置的p型晶体管，并且具有耦合到第三节点的栅极、源极和漏极。第十晶体管是在耦合电源节点与第二节点的路径中设置的p型晶体管，并且具有被输入时钟信号的栅极、源极和漏极。第十一晶体管是在耦合第二节点与接地节点的路径中设置的n型晶体管，并且具有耦合到第一节点的栅极、漏极和源极。第十二晶体管是在耦合第二节点与接地节点的路径中设置的n型晶体管，并且具有耦合到第三节点的栅极、漏极和源极。第二反相器具有耦合到第三节点的输入端子和输出端子。第三反相器具有被导向第二反相器的输出端子的输入端子和耦合到输出节点的输出端子。
5、根据本公开内容的实施例的c元件电路包括第十九到第二十六晶体管、nor电路、第四反相器、第五反相器和一个或多个晶体管。第十九晶体管是p型晶体管，具有耦合到第一输入节点的栅极、耦合到电源节点的源极和漏极。第二十晶体管是p型晶体管，具有耦合到第二输入节点的栅极、耦合到第十九晶体管的漏极的源极和被导向第四节点的漏极。第二十一晶体管是n型晶体管，具有耦合到第二输入节点的栅极、耦合到第四节点的漏极和源极。第二十二晶体管是n型晶体管，具有耦合到第一输入节点的栅极、耦合到第二十一晶体管的源极的漏极和耦合到接地节点的源极。第二十三晶体管是p型晶体管，具有耦合到第二输入节点的栅极、耦合到电源节点的源极和漏极。第二十四晶体管是p型晶体管，具有栅极、耦合到第二十三晶体管的漏极的源极和被导向第四节点的漏极。第二十五晶体管是n型晶体管，具有栅极、被导向第四节点的漏极和源极。第二十六晶体管是n型晶体管，具有耦合到第二输入节点的栅极、耦合到第二十五晶体管的源极的漏极和耦合到接地节点的源极。nor电路具有被输入复位信号的第一输入端子、耦合到第四节点的第二输入端子和耦合到第五节点的输出端子。第四反相器具有耦合到第五节点的输入端子和输出端子。第五反相器具有被导向第四反相器的输出端子的输入端子和耦合到输出节点的输出端子。所述一个或多个晶体管被设置在第六路径、第七路径、第八路径、第九路径和第十路径当中的一个或多个路径中。第六路径耦合第二十晶体管的漏极与第四节点。第七路径耦合第四节点与第二十一晶体管的漏极。第八路径耦合第二十四晶体管的漏极与第四节点。第九路径耦合第四节点与第二十五晶体管的漏极。第十路径耦合第四反相器的输出端子与第五反相器的输入端子。
6、在根据本公开内容的实施例的电路转换方法中，在异步逻辑电路中设定处理目标路径。实施第一处理以确定在处理目标路径中的多个逻辑单元当中的每一个逻辑单元中是否发生毛刺。实施第二处理以实施转换处理。所述转换处理用于将在该第一处理中被确定发生毛刺的一个或多个逻辑单元转换为一个或多个毛刺抑制逻辑单元，所述一个或多个毛刺抑制逻辑单元被配置为抑制毛刺并且实施与所述一个或多个逻辑单元相同的逻辑运算。随后，在该第二处理之后，实施第三处理以确定在处理目标路径中的后级电路中是否发生毛刺。
技术特征：
1.一种电路转换方法，包括：
2.根据权利要求1所述的电路转换方法，其中，第一处理包括：通过将要被输入的多个信号的过渡定时之间的差与作为处理目标的逻辑单元的延迟量进行比较，确定在所述多个逻辑单元当中的被输入多个信号的一个或多个逻辑单元中的每一个逻辑单元中是否发生毛刺。
3.根据权利要求1所述的电路转换方法，其中，第二处理包括：对在第一处理中被确定发生毛刺的所有一个或多个逻辑单元实施转换处理。
4.根据权利要求1所述的电路转换方法，其中，
5.根据权利要求1所述的电路转换方法，其中第三处理包括：
6.根据权利要求1所述的电路转换方法，还包括：
7.根据权利要求6所述的电路转换方法，还包括：
8.根据权利要求1所述的电路转换方法，其中
9.根据权利要求1所述的电路转换方法，其中
10.一种锁存电路，包括：
11.根据权利要求10所述的锁存电路，还包括在第一路径、第二路径、第三路径、第四路径和第五路径当中的一个或多个路径中设置的一个或多个晶体管，第一路径将第一晶体管的漏极和第二晶体管的漏极耦合到第一节点，第二路径耦合第一节点与第三晶体管的漏极，第三路径耦合第五晶体管的漏极与第二节点，第四路径耦合第二节点与第六晶体管的漏极，第五路径耦合第二反相器的输出端子与第三反相器的输入端子。
12.根据权利要求11所述的锁存电路，其中，所述一个或多个晶体管包括在第一路径中设置的p型的第十三晶体管，所述第十三晶体管具有耦合到接地节点的栅极，耦合到第一晶体管的漏极和第二晶体管的漏极的源极，以及耦合到第一节点的漏极。
13.根据权利要求11所述的锁存电路，其中，所述一个或多个晶体管包括在第二路径中设置的n型的第十四晶体管，所述第十四晶体管具有耦合到电源节点的栅极、耦合到第一节点的漏极和耦合到第三晶体管的漏极的源极。
14.根据权利要求11所述的锁存电路，其中，所述一个或多个晶体管包括在第三路径中设置的p型的第十五晶体管，所述第十五晶体管具有耦合到接地节点的栅极、耦合到第五晶体管的漏极的源极和耦合到第二节点的漏极。
15.根据权利要求11所述的锁存电路，其中，所述一个或多个晶体管包括在第四路径中设置的n型的第十六晶体管，所述第十六晶体管具有耦合到电源节点的栅极、耦合到第二节点的漏极和耦合到第六晶体管的漏极的源极。
16.根据权利要求11所述的锁存电路，其中所述一个或多个晶体管包括：
17.一种c元件电路，包括：
18.根据权利要求17所述的c元件电路，还包括：
19.根据权利要求17所述的c元件电路，还包括：
20.根据权利要求17所述的c元件电路，还包括：
技术总结
根据本公开内容的一个实施例的电路转换方法包括：在异步逻辑电路中设定处理目标路径；用于确定在处理目标路径中的多个逻辑单元当中的每一个逻辑单元中是否将发生毛刺的第一处理；用于实施转换处理的第二处理，所述转换处理将在第一处理中被确定将发生毛刺的至少一个逻辑单元转换为至少一个毛刺抑制逻辑单元，所述至少一个毛刺抑制逻辑单元实施与所述至少一个逻辑单元完全相同的逻辑运算并且能够抑制毛刺；以及用于在第二处理之后确定在处理目标路径的下游电路中是否将发生毛刺的第三处理。
技术研发人员：蒲裕二,谷本匡亮
受保护的技术使用者：索尼半导体解决方案公司
技术研发日：
技术公布日：2024/9/23