一种没有上电顺序约束的高耐压IO电路的制作方法

本发明涉及集成电路开发设计，尤其涉及一种没有上电顺序约束的高耐压io电路。

背景技术：

1、io电路是芯片和外界通讯的关键电路。近些年，集成电路制造工艺取得了飞速发展，随着主流工艺的特征尺寸越来越小，传统io(输入/输出)端口在栅极氧化层(gateoxide)过压危害的影响下容易损坏，使得高耐压io(high-voltage tolerance i/o)成为io的主流。高耐压io(high-voltage tolerance i/o)是一种新型的i/o接口技术，其主要特点就是能够输出较高的电压范围(例如，使用1.8v cmos技术输出最高3.3v电压的范围)，因此它广泛应用于基于cmos工艺的集成电路设计中。

2、在高耐压io电路中，例如，3.3v高耐压io采用标准1.8v的cmos技术(high-voltagetolerance i/o in a standard 1.8v cmos technology using 1.8v mos transistors)，为了保证该电路能够承受更高的工作电压，该高耐压io电路中为io域提供io辅助电压信号的io辅助电压产生电路在设计时引入了辅助电压vddaux和vddl。在此信号io辅助电压产生电路中是由vddaux供电，所以需要vddaux先上电以此保证输出合理的vddaux_io值保证io正常工作。但实际中，上电顺序可能是不能完全保证的，故而在vddaux_io产生电路中会产生漏电现象。

3、如要克服上述现象，需要事先在设计文档中对上电顺序提出约束，但如此会增加设计和控制成本，使得芯片的竞争力有所减弱。

技术实现思路

1、为了解决上述的问题，本技术的实施例中提供了一种没有上电顺序约束的高耐压io电路，该高耐压io电路保证所有上电顺序都是接受的没有大电流的产生，有效避免了因上电顺序不同而产生漏电通路的现象，提升了芯片的竞争力。

2、为此，本技术的实施例中采用如下技术方案：

3、本技术提供一种没有上电顺序约束的高耐压io电路，包括io辅助电压产生电路，所述io辅助电压产生电路在第一电源电压和第二电源电压上电后输出io辅助电压信号，所述io辅助电压产生电路包括：由第一电源电压经第零pmos管(m0)、第二nmos管(m2)到接地电压形成的第一通路；由第二电源电压经第一pmos管(m1)、第二nmos管(m2)到接地电压形成的第二通路；第零pmos管(m0)和第一pmos管(m1)漏极相连输出io辅助电压信号；第一mos保护电路，设置在第二电源电压和第一pmos管(m1)之间，用以接收第一电源电压的电平信号，并响应于第一电源电压未上电时的低电平信号，截断第二通路；以及第二mos保护电路，设置于所述第一pmos管(m1)的衬底与第一电源电压和第二电源电压之间，所述第二mos保护电路接收第一电源电压和第二电源电压的电平信号，并响应于第一电源电压未上电时的低电平信号或第一电源电压和第二电源电压皆上电时的高电平信号，截断第一pmos管(m1)的衬底寄生二极管的电流通道，以截断第二电源电压至第一电源电压的漏电通道。

4、作为一个可以实现的实施方式，所述第一mos保护电路包括第三nmos管(m3)，第三nmos管(m3)的源极与第二电源电压相连，第三nmos管(m3)的漏极与第一pmos管(m1)的源极相连，第三nmos管(m3)的栅极连接第一电源电压，以使第一电源电压处于未上电的低电平时，截止第三nmos管(m3)。

5、作为一个可以实现的实施方式，所述第二mos保护电路包括：

6、由第一电源电压经第五pmos管(m5)至第一pmos管(m1)衬底的第一反向偏置通路；

7、栅压控制电路，输入端连接第二电源电压，输出端连接在第五pmos管(m5)的栅极，用以接收第一电源电压信号控制第一反向偏置通路的通断，所述栅压控制电路响应于第一电源电压信号的未上电时的低电平信号关断第五pmos管(m5)，并在接收到第一电源电压信号上电的高电平信号时导通第五pmos管(m5)，使得第一pmos管(m1)衬底电位为第一电源电压电位，以关断第一pmos管(m1)的衬底寄生二极管电流通路；以及

8、由第二电源电压经第六pmos管(m6)至第一pmos管(m1)衬底的第二反向偏置通路，所述第六pmos管(m6)的栅极连接第一电源电压，并在第六pmos管(m6)的栅极接收到第一电源电压信号未上电的低电平信号时，导通第二反向偏置电路，使得第一pmos管(m1)衬底电位为第二电源电压，以关断第一pmos管(m1)的衬底寄生二极管的电流通路。

9、作为一个可以实现的实施方式，所述栅压控制电路包括第四nmos管(m4)和第七pmos管(m7)；其中，

10、所述第一电压电源连接第四nmos管(m4)和第七pmos管(m7)的栅极；第二电源电压连接第七pmos管(m7)的源极；接地电压连接第四nmos管(m4)的源极；第四nmos管(m4)的漏极和第七pmos管(m7)漏极相连后作为栅压控制信号接入第五pmos管(m5)的栅极；第七pmos管(m7)的衬底连接第一pmos管(m1)的衬底。

11、作为一个可以实现的实施方式，所述io控制电路在接收第一电源电压和第二电源电压后产生用以控制接口电路的io辅助电压产生电路，所述io辅助电压产生电路根据第三电源电压的电压值向接口电路输出io辅助电压信号，包括：

12、所述第三电源电压值为3.3v的过电压模式，所述io辅助电压信号为第一电源电压；

13、所述第三电源电压值为2.5v的过电压模式，所述io辅助电压信号为第二电源电压；

14、所述第三电源电压值为1.8v或1.5v或1.2v的非过电压模式，所述io辅助电压信号为接地电压。

15、作为一个可以实现的实施方式，所述io辅助电压产生电路还包括：过压控制模块，用以控制第零pmos管(m0)和第一pmos管(m1)的通断；所述过压控制模块的输入端输入第二过压控制信号，所述过压控制模块的第一输出端和第二输出端分别与第零pmos管(m0)和第一pmos管(m1)的输出端相连，所述过压控制模块的电源端连接第一电源电压；所述第二nmos管(m2)的栅极连接所述第二过压控制信号；其中，

16、响应于所述第三电源电压值为3.3v的过电压模式，所述第二过压控制信号为逻辑低电平，第二nmos管(m2)关断，第一输出端为逻辑低电平，第零pmos管(m0)导通，第二输出端为逻辑高电平，第一pmos管(m1)关断，所述第一电源电压作为所述io辅助电压信号输出至接口电路；

17、响应于所述第三电源电压值为2.5v的过电压模式，所述第二过压控制信号为逻辑低电平，第二nmos管(m2)关断，第一输出端为逻辑高电平，第零pmos管(m0)关断，第二输出端为逻辑低电平，第一pmos管(m1)导通，所述第二电源电压作为所述io辅助电压信号输出至接口电路；

18、响应于所述第三电源电压值为1.8v或1.5v或1.2v的非过电压模式，所述第二过压控制信号为逻辑高电平，第二nmos管(m2)导通，第一输出端为逻辑高电平，第零pmos管(m0)关断，第二输出端为逻辑高电平，第一pmos管(m1)关断，所述接地电压作为所述io辅助电压信号输出至接口电路。

19、作为一个可以实现的实施方式，所述高耐压io电路还包括逻辑输出控制电路，所述逻辑输出控制电路包括电平转换器(c)，所述电平转换器(c)的输入端接收第一过压控制信号，所述电平转换器(c)的输出端输出第二过压控制信号，所述电平转换器(c)的电源端连接第一电源电压。

20、作为一个可以实现的实施方式，所述高耐压io电路还包括上电复位电路，所述上电复位电路的电源端连接第二电源电压，所述上电复位电路与电平转换器(c)相互连接，用以在第一电源电压未上电时，通过上电复位控制电路将第二过压控制信号复位为逻辑低电平。

21、作为一个可以实现的实施方式，所述io辅助电压产生电路还包括电容(c1)，所述电容(c1)的一端连接第零pmos管(m0)和第一pmos管(m1)漏极，另一端连接接地电压。

22、作为一个可以实现的实施方式，所述接口电路包括io发送电路和io接收电路；其中，

23、所述io发送电路包括p沟道驱动路径电路和n沟道驱动路径电路；所述p沟道驱动路径电路包括依次相连的电平转换器(p)、预驱动(p)电路和驱动(p)电路；所述电平转换器(p)、预驱动(p)电路和驱动(p)电路的电源端连接第三电源电压，所述电平转换器(p)的控制端、预驱动(p)电路的接地端和驱动(p)电路的控制端连接io辅助电压信号；所述n沟道驱动路径电路包括依次相连的电平转换器(n)、预驱动(n)电路和驱动(n)电路；所述第一电源电压连接电平转换器(n)、预驱动(n)电路和驱动(n)电路的电源端；接地电压连接电平转换器(n)、预驱动(n)电路和驱动(n)电路的接地端；且所述驱动(n)电路和驱动(p)电路相互连接；

24、所述io接收电路的接收端连接pad端口，内部控制端口连接芯片内部(core)，所述io接收电路与pad端口之间还设置有esd保护电路，用以减少静电释放对io接收电路的影响。

25、从上述方案可以看出，本技术通过在io控制电路中增加第一mos保护电路和第二mos保护电路，使得高耐压io电路在第一电源电压没有首先上电而第二电源电压上电的情况下，也不存在第二电源电压至第一电源电压的漏电通路，以保证高耐压io电路在不同上电顺序下依旧能够正常工作。

技术特征：

1.一种没有上电顺序约束的高耐压io电路，其特征在于，包括io辅助电压产生电路，所述io辅助电压产生电路在第一电源电压和第二电源电压上电后输出io辅助电压信号，所述io辅助电压产生电路包括：

2.根据权利要求1所述的高耐压io电路，其特征在于，所述第一mos保护电路包括第三nmos管(m3)，第三nmos管(m3)的源极与第二电源电压相连，第三nmos管(m3)的漏极与第一pmos管(m1)的源极相连，第三nmos管(m3)的栅极连接第一电源电压，以使第一电源电压处于未上电的低电平时，截止第三nmos管(m3)。

3.根据权利要求1所述的高耐压io电路，其特征在于，所述io辅助电压产生电路还包括：

4.根据权利要求3所述的高耐压io电路，其特征在于，所述第二mos保护电路包括：

5.根据权利要求4所述的高耐压io电路，其特征在于，所述栅压控制电路(vgc)包括第四nmos管(m4)和第七pmos管(m7)；其中，

6.根据权利要求1-5任一项所述的高耐压io电路，其特征在于，所述io控制电路在接收第一电源电压和第二电源电压后产生用以控制接口电路的io辅助电压产生电路，所述io辅助电压产生电路根据第三电源电压的电压值向接口电路输出io辅助电压信号，包括：

7.根据权利要求6所述的高耐压io电路，其特征在于，所述io辅助电压产生电路还包括：过压控制模块，用以控制第零pmos管(m0)和第一pmos管(m1)的通断；所述过压控制模块的输入端输入第二过压控制信号，所述过压控制模块的第一输出端和第二输出端分别与第零pmos管(m0)和第一pmos管(m1)的输出端相连，所述过压控制模块的电源端连接第一电源电压；所述第二nmos管(m2)的栅极连接所述第二过压控制信号；其中，

8.根据权利要求7所述的高耐压io电路，其特征在于，所述高耐压io电路还包括逻辑输出控制电路，所述逻辑输出控制电路包括电平转换器(c)，所述电平转换器(c)的输入端接收第一过压控制信号，所述电平转换器(c)的输出端输出第二过压控制信号，所述电平转换器(c)的电源端连接第一电源电压。

9.根据权利要求8所述的高耐压io电路，其特征在于，所述高耐压io电路还包括上电复位电路，所述上电复位电路的电源端连接第二电源电压，所述上电复位电路与电平转换器(c)相互连接，用以在第一电源电压未上电时，通过上电复位控制电路将第二过压控制信号复位为逻辑低电平。

10.根据权利要求1所述的高耐压io电路，其特征在于，所述高耐压io电路还包括接口电路，所述接口电路包括io发送电路和io接收电路；其中，

技术总结
本申请提供了一种没有上电顺序约束的高耐压IO电路，包括由第一电源电压经第零PMOS管(M0)、第二NMOS管(M2)到接地电压形成的第一通路；由第二电源电压经第一PMOS管(M1)、第二NMOS管(M2)到接地电压形成的第二通路；第零PMOS管(M0)和第一PMOS管(M1)漏极相连输出IO辅助电压信号；第一MOS保护电路响应于第一电源电压未上电时的低电平信号，截断第二通路；以及第二MOS保护电路响应于第一电源电压未上电时的低电平信号或第一电源电压和第二电源电压皆上电时的高电平信号，截断第一PMOS管(M1)的衬底寄生二极管的电流通道，以截断第二电源电压至第一电源电压的漏电通道。该高耐压IO电路有效避免了因上电顺序不同而产生漏电通路的现象。

技术研发人员：傅珅
受保护的技术使用者：京微齐力（北京）科技股份有限公司
技术研发日：
技术公布日：2024/9/23