非挥发性存储器阵列及其驱动电路、擦除方法、芯片与流程
本发明涉及电路，具体地涉及一种非挥发性存储器阵列及其驱动电路、擦除方法、芯片。
背景技术：
1、nvm(non-volatile memory，非挥发性存储器)又称非易失性存储器，是指存储器所存储的信息在电源关掉之后依然能长时间存在，不易丢失。flash是最常见的非挥发性存储器，flash存储器的数据存储是通过浮栅电荷存储技术对mos管阈值特性的改变来实现的。
2、大容量的flash芯片由于成本竞争压力、封装尺寸的限制，都需要尽可能地压缩芯片面积，而对于大容量flash芯片而言，芯片中的flash阵列和外围的译码电路占主要面积，比如512m nor flash(或非型闪存)中的flash阵列及译码电路占芯片面积90％左右。但是在现有的工艺尺寸保持不变的情况下，只能通过线路和版图设计优化进一步压缩芯片面积，主要是阵列区域面积。因此，如何进一步减少flash阵列的面积，提升flash芯片的竞争力，是业界仍需研究的一项课题。
技术实现思路
1、本发明实施例提供一种非挥发性存储器阵列及其驱动电路、擦除方法、芯片，以缩小存储器阵列面积，并保证对存储单元擦写的可靠性和性能。
2、一方面，本发明实施例提供一种非挥发存储器阵列，所述存储器阵列包括：多组存储单元阵列，每组存储单元阵列包括多个存储单元，同一组内的所述多个存储单元连接同一字线、并连接不同位线，所有存储单元连接同一源线；至少两组存储单元阵列共用同一深n阱和同一p阱。
3、可选地，不同组的存储单元阵列中的存储单元数量相同或不同。
4、可选地，所述存储单元为flash单元。
5、可选地，不同组间采用开关管隔离。
6、另一方面，本发明实施例还提供一种用于上面所述的非挥发存储器阵列的驱动电路，所述驱动电路包括：共用阱驱动模块、以及与所述存储器阵列中各组存储单元阵列对应的字线译码模块和高压通路模块；
7、所述共用阱驱动模块，用于传输衬底电压vsb；
8、所述字线译码模块，用于在进行擦除操作时，通过字线选中各组存储单元阵列中待擦除的存储单元；
9、所述高压通路模块，用于传输字线电压。
10、可选地，在进行擦除操作时，所述共用阱驱动模块对所述存储器阵列中共用同一阱的各组存储单元阵列的衬底和阱传输正高压vpp。
11、可选地，所述高压通路模块包括：四路输入电压和两路输出电压；
12、所述四路输入电压分别为：正高压vpp、负高压vnh、低压veu、高压veb；
13、所述两路输出电压分别为：字线正高压vp和字线负高压vn。
14、可选地，在进行擦除操作时，所述高压通路模块向需要擦除的组中选中的待擦除存储单元的字线传输负高压vnh，向需要擦除的组中未选中的存储单元的字线传输低压veu；向不需要擦除的组中所有存储单元的字线传输高压veb。
15、可选地，所述高压veb的电压值小于或等于正高压vpp的电压值。
16、可选地，所述低压veu的电压值小于或等于所述高压veb的电压值。
17、可选地，所述驱动电路还包括：电压产生模块，用于产生所述字线电压。
18、可选地，所述电压产生模块包括：
19、正压生成模块，用于利用第一升压泵产生所述正高压vpp和所述高压veb；
20、负压生成模块，用于利用第二升压泵产生所述负高压vnh。
21、可选地，所述正压生成模块包括：比较器、第一升压泵、分压单元；
22、所述第一升压泵，用于生成所述正高压vpp；
23、所述分压单元，用于对所述正高压vpp进行分压，得到所述高压veb及比较电压；
24、所述比较器，用于根据参考电压及所述比较电压生成升压泵控制信号。
25、可选地，所述驱动电路还包括：
26、高压通路开关模块，分别与所述电压产生模块和所述高压通路模块连接，用于在非擦除操作时，将所述高压通路模块的正高压vpp通路连接至外部供电电源；在启动擦除操作时，将所述高压通路模块的正高压vpp通路连接至所述正压生成模块的输出端。
27、可选地，所述高压通路开关模块由内部逻辑实现的状态机或主控制器控制。
28、可选地，所述驱动电路还包括：延时模块，用于根据所述升压泵控制信号生成延时信号；
29、所述状态机根据所述延时信号控制所述第一升压泵启动后延时设定时间启动所述第二升压泵。
30、可选地，所述延时模块包括：反相器和dq触发器；所述反相器的输入端连接所述比较器的输出端，所述反相器的输出端连接所述dq触发器的时钟端，所述dq触发器的d输入端接高电平，所述反相器的q端输出所述延时信号。
31、另一方面，本发明实施例还提供一种用于上面所述的非挥发存储器阵列的擦除方法，所述方法包括：
32、打开正高压通路、高压通路和负高压通路、以及低压通路；
33、通过字线选中各组存储单元阵列中待擦除的存储单元，并通过所述低压通路向所述待擦除的组中未选中的存储单元的字线传输低压veu；
34、建立正高压vpp和高压veb，并通过所述正高压通路向所述非挥发存储器阵列衬底传输正高压vpp，通过所述高压通路向不需要擦除的组中所有存储单元的字线传输高压veb；
35、建立负高压vnh，并通过所述负高压通路向所述待擦除的存储单元的字线传输负高压vnh，启动擦除操作。
36、可选地，建立所述正高压vpp后延迟一定时间建立所述负高压vnh。
37、可选地，所述方法还包括：
38、根据负载评估和用于建立所述正高压vpp的电压泵的驱动能力，确定延迟时间；或者
39、根据所述正高压vpp信号自适应地确定延迟时间。
40、可选地，由内部电压产生模块提供所述低压veu。
41、另一方面，本发明实施例还提供一种芯片，包括前面所述的非挥发性存储器阵列、以及前面所述的驱动电路。
42、本发明实施例提供的非挥发存储器阵列及其擦除方法，将不同组的存储单元阵列的深n阱和p阱均合并，从而可以将合并的不同组之间的版图间距消除，更有效地缩小存储器阵列面积，并保证对存储单元擦写的可靠性和性能。
43、相应地，针对上述本发明提供的多组深n阱和p阱合并结构的存储器阵列，在驱动电路中只需通过一个共用阱驱动模块对衬底和阱传输衬底电压，相对于现有技术中不同组深n阱采用独立p阱结构，每组存储单元阵列需要单独的阱驱动模块的情况，大大节省了阱驱动模块的数量，从而进一步减小了存储器阵列面积。
44、相应地，在对上述本发明提供的多组深n阱和p阱合并结构的存储器阵列进行擦除操作时，共用深n阱和p阱的多组存储阵列单元中任意一组或多组中的任意一条或多条字线上的存储单元需要擦除时，共用阱驱动模块都要向衬底传输正高压vpp，从而可以保证擦除过程中各组存储单元阵列的p阱和深n阱存在的寄生阱二极管反偏不导通，保证了擦除操作的有效进行。
45、进一步地，在高压通路模块中增加高压veb和低压veu，在进行擦除操作时，向待擦除的组中选中的待擦除存储单元的字线传输负高压vnh，向待擦除的组中未选中的存储单元的字线传输低压veu；向不需要擦除的组中所有存储单元的字线传输高压veb，其中veu≤veb≤vpp，从而可以消除阱应力效应(well-stress)。
46、进一步地，在进行擦除操作时，通过设置合适的延迟时间，保证正高压建立到位，并避免等待过长时间影响整体擦除时间。
47、进一步地，通过自适应地确定延迟时间的方式，可以使得擦除操作自动以最优的性能适应不同容量、电压、温度等外部因素的变化。
技术特征：
1.一种非挥发存储器阵列，其特征在于，所述存储器阵列包括：多组存储单元阵列，每组存储单元阵列包括多个存储单元，同一组内的所述多个存储单元连接同一字线、并连接不同位线，所有存储单元连接同一源线；至少两组存储单元阵列共用同一深n阱和同一p阱。
2.根据权利要求1所述的非挥发存储器阵列，其特征在于，不同组的存储单元阵列中的存储单元数量相同或不同。
3.根据权利要求1所述的非挥发存储器阵列，其特征在于，所述存储单元为flash单元。
4.根据权利要求1至3任一项所述的非挥发存储器阵列，其特征在于，不同组间采用开关管隔离。
5.一种用于权利要求1至4任一项所述的非挥发存储器阵列的驱动电路，其特征在于，所述驱动电路包括：共用阱驱动模块、以及与所述存储器阵列中各组存储单元阵列对应的字线译码模块和高压通路模块；
6.根据权利要求5所述的非挥发存储器阵列的驱动电路，其特征在于，在进行擦除操作时，所述共用阱驱动模块对所述存储器阵列中共用同一阱的各组存储单元阵列的衬底和阱传输正高压(vpp)。
7.根据权利要求5所述的非挥发存储器阵列的驱动电路，其特征在于，所述高压通路模块包括：四路输入电压和两路输出电压；
8.根据权利要求7所述的非挥发存储器阵列的驱动电路，其特征在于，在进行擦除操作时，所述高压通路模块向需要擦除的组中选中的待擦除存储单元的字线传输负高压(vnh)，向需要擦除的组中未选中的存储单元的字线传输低压(veu)；向不需要擦除的组中所有存储单元的字线传输高压(veb)。
9.根据权利要求7所述的非挥发存储器阵列的驱动电路，其特征在于，所述高压(veb)的电压值小于或等于正高压(vpp)的电压值。
10.根据权利要求9所述的非挥发存储器阵列的驱动电路，其特征在于，所述低压(veu)的电压值小于或等于所述高压(veb)的电压值。
11.根据权利要求7至10任一项所述的非挥发存储器阵列的驱动电路，其特征在于，所述驱动电路还包括：
12.根据权利要求11所述的非挥发存储器阵列的驱动电路，其特征在于，所述电压产生模块包括：
13.根据权利要求12所述的非挥发存储器阵列的驱动电路，其特征在于，所述正压生成模块包括：比较器、第一升压泵、分压单元；
14.根据权利要求13所述的非挥发存储器阵列的驱动电路，其特征在于，所述驱动电路还包括：
15.根据权利要求14所述的非挥发存储器阵列的驱动电路，其特征在于，所述高压通路开关模块由内部逻辑实现的状态机或主控制器控制。
16.根据权利要求15所述的非挥发存储器阵列的驱动电路，其特征在于，所述驱动电路还包括：
17.根据权利要求16所述的非挥发存储器阵列的驱动电路，其特征在于，所述延时模块包括：反相器和dq触发器；所述反相器的输入端连接所述比较器的输出端，所述反相器的输出端连接所述dq触发器的时钟端，所述dq触发器的d输入端接高电平，所述反相器的q端输出所述延时信号。
18.一种用于权利要求1至4任一项所述的非挥发存储器阵列的擦除方法，其特征在于，所述方法包括：
19.根据权利要求18所述的方法，其特征在于，建立所述正高压(vpp)后延迟一定时间建立所述负高压(vnh)。
20.根据权利要求19所述的方法，其特征在于，所述方法还包括：
21.根据权利要求18所述的方法，其特征在于，由内部电压产生模块提供所述低压veu。
22.一种芯片，其特征在于，包括如权利要求1至4任一项所述的非挥发性存储器阵列、以及如权利要求5至17任一项所述的驱动电路。
技术总结
本发明公开一种非挥发存储器阵列及其驱动电路、擦除方法，该存储器阵列包括：多组存储单元阵列，每组存储单元阵列包括多个存储单元，同一组内的所述多个存储单元连接同一字线、并连接不同位线，所有存储单元连接同一源线；至少两组存储单元阵列共用同一深N阱和同一P阱。本发明方案可以缩小存储器阵列面积，并保证对存储单元擦写的可靠性和性能。
技术研发人员：廖少武,董艺,祝崇智,杨攀,郝香池,唐楠,柏殷实
受保护的技术使用者：上海复旦微电子集团股份有限公司
技术研发日：
技术公布日：2024/9/23