具有时序调整功能的堆迭式存储器的制作方法
本发明涉及一种堆迭式存储器的时序调整装置及其方法。
背景技术：
1、包括逻辑芯片和存储器芯片的堆迭半导体装置可通过晶圆上晶圆(wow)技术制造而得。有一种架构是通过单一逻辑芯片和存储器芯片(包括m×n个存储器块元，m和n为整数)而形成堆迭式半导体装置。单一逻辑芯片的大小等于存储器芯片的大小(mxn个存储器块元(tile))。多个块元像磁砖一样排列在晶圆上以制造出存储器芯片。
2、在这样的结构中，当逻辑芯片控制着大量的存储器块原(所有存储器块元具有相同的特性)时，设计和构建整个产品变得困难。
3、图1a绘示了用来描述在存储器装置的输入侧的偏斜(skew)问题的发生的例示性架构。在图1a，堆迭式dram器件包括16个dram块元1的dram芯片和包括一个逻辑存储器控制器2的逻辑芯片，其中逻辑芯片以面对面接合的方式堆迭在存储器芯片上。逻辑芯片的大小等于存储芯片的大小。逻辑存储器控制器2控制所有dram块元1。逻辑存储器控制器2通过命令线、地址线和数据线向每个dram块1的触发器3、3'提供命令cmd、地址和要写入的数据。此外，逻辑存储器控制器2还通过时钟信号线向每个dram块元1的触发器3、3'提供时钟信号clk。
4、如图所示，由于只有一个逻辑存储器控制器2，命令cmd、地址add、数据din和时钟信号clk的信号路径从逻辑存储器控制器2到每个dram块元1都是不同的。一般而言，要求每个dram块元1的特性相同，使得每个dram块元1的命令/地址和数据的设定时间和保持时间相同。然而，对于具有一个逻辑存储器控制器2的架构，其设计难度很大。相同地，如图1b所示，每个dram块元1的输出也都有相同的问题。对于具有一个逻辑存储器控制器2的架构，很难使相对于时钟信号clk的数据输出具有相同的输出延迟时间和偏移时间。
5、在这种情况下，需要设计信号线的布线树结构，使从逻辑存储器控制器2到每个dram块元1形成有相同布线长度。然而，这使得设计变得复杂。另外，可能会增加逻辑存储器控制器2的数量，但这会使逻辑芯片的尺寸变大。
6、结果，当逻辑芯片控制大量dram块元时，这种存储器结构的设计变得复杂并且难以构建整个产品。
技术实现思路
1、有鉴于此，本发明提出一种具有时序调整功能的堆迭式存储器。根据本发明一实施方式，提供一种具有时序调整功能的堆迭式存储器，其包括逻辑芯片、存储器芯片以及多个时序调整装置。存储器芯片以面对面的方式耦接到所述逻辑芯片，并且包括多个存储器块元。多个时序调整装置分别设置在各所述存储器块元中。所述多个时序调整装置中的每一个还包括第一时序调整装置和第二时序调整装置。第一时序调整装置被配置为相对于时钟信号的边沿调整命令和地址的设定时间和保持时间。第二时序调整装置被配置为相对于所述时钟信号的所述边沿，调整输入数据的设定时间和保持时间。
2、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述第一时序调整装置是配置在所述多个存储器块元的每一个的存储器控制电路中，并且所述第二时序调整装置是设置在所述多个存储器块元中的每一个的数据输入/输出电路中的数据输入部。
3、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述第一时序调整装置和所述第二时序调整装置分别还包括：选择器和触发器。选择器具有输出以及用于接收所述命令、所述地址或所述输入数据的多个输入路径，并架构为响应于选择信号选择所述多个输入路径的其中一个。所述多个输入路径被架构为分别提供不同的位移量以调整所述命令和所述地址的所述设定时间和所述保持时间，以及调整所述输入数据的所述设定时间和所述保持时间。触发器具有第一输入，被架构为接收所述选择器的所述输出；第二输入，被架构为接收所述时钟信号；以及输出，被架构为输出相对于所述时钟信号的所述边沿而被位移的所述命令、所述地址或所述输入数据到所述多个存储器块元中的每一个的存储器阵列。
4、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述选择信号是通过来自所述存储器块元的每一个的模式寄存器的命令而设定，或者由一次性可编程元件或激光熔丝设定。
5、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述触发器为d型触发器。
6、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述第一时序调整装置和所述第二时序调整装置分别还包括：选择器及触发器。选择器具有架构为接收所述时钟信号的多个输入路径和输出，并架构为响应于选择信号选择所述多个输入路径的其中之一，其中所述多个输入路径被架构为对所述时钟信号的所述边沿分别提供不同的位移量。触发器具有第一输入，其被架构为接收所述命令、所述地址或所述输入数据；第二输入，被架构为为接收所述选择器的所述输出；及输出，被架构为输出所述命令、所述的输出地址或所述输入数据到所述多个存储器块元中的每一个的存储器阵列。
7、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述选择信号是通过来自所述存储器块元中的每一个的模式寄存器的命令设定，或者由一次性可编程元件或激光熔丝设定。
8、根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述触发器为d型触发器。根据本发明实施例，在上述具有时序调整功能的所述堆迭式存储器中，所述存储器芯片为dram芯片。
9、根据本发明另一实施例，提供一种具有时序调整功能的堆迭式存储器，其包括：逻辑芯片、存储器芯片及多个时序调整装置。存储器芯片以面对面的方式耦接到所述逻辑芯片，并且包括多个存储器块元。多个时序调整装置，分别设置在所述多个存储器块元中的每一个，并且所述多个时序调整装置中的每一个被架构为调整数据选通信号相对于时钟信号的边沿的输出延迟时间，以及调整输出数据相对于调整后的所述数据选通信号的偏斜时间。
10、根据本发明另一实施例，在具有时序调整功能的所述堆迭式存储器中，所述时序调整装置是被设置在所述多个存储器块元的数据输入输出电路中的数据输出部。
11、根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，各所述多个时序调整装置还包括：触发器和选择器。触发器具有第一输入，被架构为接收存储在各所述多个存储器块元的存储器阵列中的内部输出数据；第二输入，被架构为接收所述时钟信号；及输出，被架构为输出所述内部输出数据。选择器具有输出以及用于接收所述内部输出数据的多个输入路径，并且被架构为响应于选择信号来选择所述多个输入路径的其中一个，其中所述多个输入路径被架构为分别提供不同的位移位量，以调整所述输出延迟时间和所述输出数据的所述偏移时间。
12、根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，所述选择信号是通过来自各所述存储器块元的模式寄存器的命令设定，或者由一次性可编程元件或激光熔丝设定。
13、根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，所述触发器为d型触发器。根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，所述存储器芯片为dram芯片。
14、根据本发明另一实施例，提供一种具有时序调整功能的堆迭式存储器，其包括：逻辑芯片和存储器芯片。逻辑芯片具有多条信号线和时钟信号线，连接到所述逻辑芯片的逻辑存储器控制器。存储器芯片以面对面的方式耦接到所述逻辑芯片，并且包括多个存储器块元，其中所述多个存储器块元中的每一个具有有重新分布线(rdl)绕线和时钟信号。所述多个存储器块元中的每一个的所述rdl绕线连接到所述逻辑芯片的所述多个信号线，并且所述多个存储器块元中的每一个的所述时钟信号连接到所述逻辑芯片的所述时钟信号线。所述多条rdl绕线的绕线长度不同，以针对时钟信号的边沿调整命令、地址和输入数据的设定时间和保持时间。
15、根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，当所述存储器块元位于所述逻辑存储器控制器的远侧时，所述rdl绕线的所述绕线长度较短，当所述存储器块元位于所述逻辑存储控制器的近侧，所述rdl绕线的所述绕线长度较长。
16、根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，当所述dram块元与所述逻辑存储器控制器的距离相等时，所述dram块元的所述rdl绕线的所述绕线长度相同。
17、根据本发明实施例，在具有时序调整功能的所述堆迭式存储器中，所述存储器芯片为dram芯片。
技术特征：
1.一种具有时序调整功能的堆迭式存储器，包括：
2.如权利要求1所述的具有时序调整功能的所述堆迭式存储器，其中所述第一时序调整装置是配置在所述多个存储器块元的每一个的存储器控制电路中，
3.如权利要求1所述的具有时序调整功能的所述堆迭式存储器，其中所述第一时序调整装置和所述第二时序调整装置分别还包括：
4.如权利要求3所述的具有时序调整功能的所述堆迭式存储器，其中所述选择信号是通过来自所述存储器块元的每一个的模式寄存器的命令而设定，或者由一次性可编程元件或激光熔丝设定。
5.如权利要求3所述的具有时序调整功能的所述堆迭式存储器，其中所述触发器为d型触发器。
6.如权利要求1所述的具有时序调整功能的所述堆迭式存储器，其中所述第一时序调整装置和所述第二时序调整装置分别还包括：
7.如权利要求6所述的具有时序调整功能的所述堆迭存储器，其中所述选择信号是通过来自所述存储器块元中的每一个的模式寄存器的命令设定，或者由一次性可编程元件或激光熔丝设定。
8.如权利要求5所述的具有时序调整功能的所述堆迭式存储器，其中所述触发器为d型触发器。
9.如权利要求1所述的具有时序调整功能的所述堆迭式存储器，其中所述存储器芯片为dram芯片。
10.一种具有时序调整功能的堆迭式存储器，包括：
11.如权利要求10所述的具有时序调整功能的所述堆迭存储器，其中所述时序调整装置是被设置在所述多个存储器块元的数据输入输出电路中的数据输出部。
12.如权利要求11所述的具有时序调整功能的所述堆迭式存储器，其中各所述多个时序调整装置还包括：
13.如权利要求12所述的具有时序调整功能的所述堆迭式存储器，其中所述选择信号是通过来自各所述存储器块元的模式寄存器的命令设定，或者由一次性可编程元件或激光熔丝设定。
14.如权利要求12所述的具有时序调整功能的所述堆栈存储器，其中所述触发器为d型触发器。
15.如权利要求10所述的具有时序调整功能的所述堆迭式存储器，其中所述存储器芯片为dram芯片。
16.一种具有时序调整功能的堆迭式存储器，包括：
17.如权利要求16所述的具有时序调整功能的所述堆迭式存储器，其中当所述存储器块元位于所述逻辑存储器控制器的远侧时，所述rdl绕线的所述绕线长度较短，当所述存储器块元位于所述逻辑存储控制器的近侧，所述rdl绕线的所述绕线长度较长。
18.如权利要求16所述的具有时序调整功能的所述堆迭式存储器，其中当所述dram块元与所述逻辑存储器控制器的距离相等时，所述dram块元的所述rdl绕线的所述绕线长度相同。
19.如权利要求16所述的具有时序调整功能的所述堆迭式存储器，其中所述存储器芯片为dram芯片。
技术总结
一种具有时序调整功能的堆迭式存储器，包括：逻辑芯片、存储器芯片与多个时序调整装置。存储器芯片以面对面的方式耦接到逻辑芯片，并且包括多个存储器块元。多个时序调整装置分别设置在各所述存储器块元中。多个时序调整装置中的每一个还包括：第一时序调整装置，其被配置为相对于时钟信号的边沿调整命令和地址的设定时间和保持时间；及第二时序调整装置，其被配置为相对于所述时钟信号的所述边沿，调整输入数据的设定时间和保持时间。
技术研发人员：冈本武郎
受保护的技术使用者：力晶积成电子制造股份有限公司
技术研发日：
技术公布日：2024/9/23