一种DDR5CKDUDIMM内存模组的制作方法
本技术涉及内存设备，具体涉及一种ddr5 ckd udimm内存模组。
背景技术：
1、ddr5是第五代ddr sdram的简称，ddr sdram(double data ratesynchronousdynamic randomaccessmemory)，表示双倍速率同步动态随机存取存储器，同步对象是系统时钟频率。因此，ddr5 sdram即为第五代双倍速率同步动态随机存取存储器。
2、目前，时钟驱动功能集成于寄存时钟驱动器(register clock driver)芯片上，并在服务器rdimm或lrdimm模组上面使用，而未部署到pc端。随着ddr5传输速率持续提升，时钟信号频率越来越高，时钟信号的完整性问题变得日益突出。例如当ddr5数据速率达到6400mt/s及以上时，pc端内存如台式机及笔记本电脑的udimm、sodimm模组，须采用一颗专用的时钟驱动芯片来对内存模组上的时钟信号进行缓冲再驱动，如此才能满足高速时钟信号的完整性和可靠性要求。
3、ddr5内存在读取数据时会参考内存差分时钟，因此差分时钟的信号质量会直接影响数据信号dq/dqs的正确读取。在基频时的差分时钟信号质量还不存在明显衰减，而当超频时，内存信号的差分时钟会立即出现明显的衰减，导致信号质量急速下降，从而导致ddr5udimm内存模组超频失败或超频不稳定。并且差分时钟在走线时的信号衰减问题还会导致内存模组在超频性能下进行数据采样时出现乱码、眼图失真等问题。
技术实现思路
1、本实用新型实施例提供了一种ddr5 ckd udimm内存模组，旨在解决内存的差分时钟信号完整性衰减问题，提高内存模组的使用可靠性。
2、本实用新型实施例提供了一种ddr5 ckd udimm内存模组，包括：
3、ddr5颗粒组，连接于内存金手指上，用于存储输入ddr5颗粒数据；
4、ckd时钟芯片，一端与所述ddr5颗粒组中的每一ddr5颗粒连接，另一端与内存金手指连接，用于输出时钟信号；
5、odt终端匹配电路，一端与所述ddr5颗粒组连接，另一端与内存金手指连接；
6、串接匹配电路，一端与所述ddr5颗粒组连接，另一端与内存金手指连接；
7、存储单元，与内存金手指连接，用于存储所述ddr5颗粒组的spd信息；
8、供电单元，与内存金手指连接，用于为ddr5 ckd udimm内存模组供电。
9、进一步的，所述ddr5颗粒组设置有两组，两组ddr5颗粒组分别设置于ckd时钟芯片的两侧；
10、所述ddr5颗粒组中的每一ddr5颗粒对外引出的引脚包括：时钟信号线clk、命令地址信号线addr、控制信号线ctl以及数据信号线dq/dqs。
11、进一步的，所述ckd时钟芯片设置有ca地址、cs控制信号和dq/dqs数据信号，所述cs控制信号与所述命令地址信号线addr按照fly-by拓扑结构连接，所述dq/dqs数据信号与所述数据信号线dq/dqs按照点到点拓扑结构连接；
12、所述时钟信号线clk与所述ckd时钟芯片在从内存金手指处连接，并向所述ckd时钟芯片输入dck时钟信号，所述ckd时钟芯片对于dck时钟信做信号处理后输出qck时钟信号。
13、进一步的，所述ckd时钟芯片包括单pll时钟驱动模式、pll旁路时钟驱动模式以及双pll时钟驱动模式。
14、进一步的，所述ckd时钟芯片的初始化变量rw00[1:0]通过基本输入输出系统配置；
15、当rw00[1:0]为00时，pll旁路时钟驱动模式启用；
16、当rw00[1:0]为01时，单pll时钟驱动模式启用；
17、当rw00[1:0]为10时，双pll时钟驱动模式启用。
18、进一步的，所述pll旁路时钟驱动模式的驱动区间为990mhz～3000mhz；
19、所述pll旁路时钟驱动模式启用时，输入的dck时钟信号为dck[1:0]_[b:a]_t和dck[1:0]_[b:a]_c，输出的qck时钟信号为qck[1:0]_[b:a]_t/c时钟对。
20、进一步的，所述单pll时钟驱动模式启用时，输入的dck时钟信号为dck0_a_t/c，输出的qck时钟信号为qck[1:0]_[b:a]_t/c时钟对。
21、进一步的，所述双pll时钟驱动模式启用时，输入的dck时钟信号为dck0_a_t/c和dck0_b_t/c，输出的qck时钟信号为qck[1:0]_[a]_t/c和qck[1:0]_[b]_t/c时钟对。
22、进一步的，还包括串行检测集线器；
23、所述ckd时钟芯片采用i2c通信通道，所述串行检测集线器通过i2c_l下行接口与所述ckd时钟芯片连接，所述串行检测集线器通过i2c_h上行接口连接至内存金手指，并与主板host端相连。
24、进一步的，所述存储单元为eeprom芯片，所述供电单元为pmic电源电路；
25、所述pmic电源电路分别与所述ddr5颗粒组、eeprom芯片电连接。
26、本实用新型实施例提供了一种ddr5 ckd udimm内存模组，该ddr5ckd udimm内存模组创造性地引入ddr5 clock driver时钟驱动芯片ckd，ckd主要功能是缓冲来自台式机和笔记本电脑等终端设备的中央处理器的高速内存时钟信号，并将之输出驱动到udimm、sodimm模组上的多个dram内存颗粒，如此能够弥补传统udimm内存模组在超频下时钟信号衰减问题导致的dq数据读取错误，提高udimm内存模组在超频情况下的时钟性能以及确保时钟信号的完整性，从而提供更快更稳定的内存速率。
技术特征：
1.一种ddr5 ckd udimm内存模组，其特征在于，包括：
2.根据权利要求1所述的ddr5 ckd udimm内存模组，其特征在于，所述ddr5颗粒组设置有两组，两组ddr5颗粒组分别设置于ckd时钟芯片的两侧；
3.根据权利要求2所述的ddr5 ckd udimm内存模组，其特征在于，所述ckd时钟芯片设置有ca地址、cs控制信号和dq/dqs数据信号，所述cs控制信号与所述命令地址信号线addr按照fly-by拓扑结构连接，所述dq/dqs数据信号与所述数据信号线dq/dqs按照点到点拓扑结构连接；
4.根据权利要求3所述的ddr5 ckd udimm内存模组，其特征在于，所述ckd时钟芯片包括单pll时钟驱动模式、pll旁路时钟驱动模式以及双pll时钟驱动模式。
5.根据权利要求4所述的ddr5 ckd udimm内存模组，其特征在于，所述ckd时钟芯片的初始化变量rw00[1:0]通过基本输入输出系统配置；
6.根据权利要求4所述的ddr5 ckd udimm内存模组，其特征在于，所述pll旁路时钟驱动模式的驱动区间为990mhz～3000mhz；
7.根据权利要求4所述的ddr5 ckd udimm内存模组，其特征在于，所述单pll时钟驱动模式启用时，输入的dck时钟信号为dck0_a_t/c，输出的qck时钟信号为qck[1:0]_[b:a]_t/c时钟对。
8.根据权利要求4所述的ddr5 ckd udimm内存模组，其特征在于，所述双pll时钟驱动模式启用时，输入的dck时钟信号为dck0_a_t/c和dck0_b_t/c，输出的qck时钟信号为qck[1:0]_[a]_t/c和qck[1:0]_[b]_t/c时钟对。
9.根据权利要求1所述的ddr5 ckd udimm内存模组，其特征在于，还包括串行检测集线器；
10.根据权利要求1所述的ddr5 ckd udimm内存模组，其特征在于，所述存储单元为eeprom芯片，所述供电单元为pmic电源电路；
技术总结
本技术公开了一种DDR5CKD UDIMM内存模组，包括：DDR5颗粒组，连接于内存金手指上，用于存储输入DDR5颗粒数据；CKD时钟芯片，一端与所述DDR5颗粒组中的每一DDR5颗粒连接，另一端与内存金手指连接，用于输出时钟信号；ODT终端匹配电路，一端与所述DDR5颗粒组连接，另一端与内存金手指连接；串接匹配电路，一端与所述DDR5颗粒组连接，另一端与内存金手指连接；存储单元，与内存金手指连接，用于存储所述DDR5颗粒组的SPD信息；供电单元，与内存金手指连接，用于为DDR5CKD UDIMM内存模组供电。本技术通过引入CKD时钟芯片，来对时钟信号进行缓冲，并将之输出驱动到UDIMM、SODIMM模组上的多个DRAM内存颗粒，如此能够克服内存的差分时钟信号完整性衰减问题，提高内存模组的使用可靠性。
技术研发人员：黄秋容,方凯平
受保护的技术使用者：南宁泰克半导体有限公司
技术研发日：20240306
技术公布日：2024/9/23