用于GaN半桥驱动芯片的高抗噪、低延时电平移位电路

本发明属于集成电路中电源管理，涉及一种用于gan半桥驱动芯片的高抗噪、低延时电平移位电路。

背景技术：

1、由于半桥拓扑结构的功率管的开通关断输出点电压工作在浮动状态，因此高压侧驱动电路的电源电压也会随之工作在浮动状态。一般而言，往往利用外部自举电容获得高压侧驱动电路的浮动电源。由于高压侧驱动电路的电源是浮动的，因此当浮动电源电压变化时，将产生很高的dv/dt噪声，由于ldmos漏端的寄生电容较大，ldmos漏端的电位不能紧紧跟随浮动电压的变化，会产生一定的压降，一旦压降达到后级电路的阈值电压，很有可能引起驱动电路误触发甚至烧毁电路。gan器件相比于传统的si基器件，其开关频率在mhz级，开通关断时间极快，浮动电源轨产生的dv/dt噪声更大，因此其所需要的电平移位电路需要更高的抗噪能力，更低的延时。

2、为了消除dv/dt噪声，传统的解决思路是在电平移位电路的后一级接窄脉冲滤波电路，如图1所示。当存在较大的dv/dt噪声时，所需的窄脉冲滤波电路延时就会更大，就会造成驱动芯片存在较大的延时。除此之外，许多学者通过分流的方式，在不提升电路延时的情况下，增大了抗噪能力，但抗噪能力还能进一步提升。

技术实现思路

1、有鉴于此，本发明的目的在于提供一种超高dv/dt噪声抑制的gan电平移位电路，本发明在不影响电路正常信号传输的同时，有效阻断了噪声对输出的影响，提升了电路的稳定性和可靠性

2、为达到上述目的，本发明提供如下技术方案：

3、一种用于gan半桥驱动芯片的高抗噪、低延时电平移位电路，通过额外增加一条浮动电源轨vddh到地的通路，去模拟电平移位电路中浮动电源轨电压突变时，带来的噪声的影响。该方案理论上可以实现非常好的抗噪能力，只增加了六个pmos管(mp9～mp14)，一个nldmos(ld3)，一个反向器(inv5)，结构简单。

4、该电路具体包括第一pmos管mp1～第十四pmos管mp14、第一nmos管mn1～第七nmos管mn7、第一电阻r1、第二电阻r2、第一nldmos管ld1～第三nldmos管ld3，以及第一反相器inv1～第五反相器inv5。

5、第一nldmos管ld1和第二nldmos管ld2的栅极分别接低压窄脉冲信号，其源极接地，漏极分别接第一pmos管mp1、第七pmos管mp7的漏极；第三nldmos管ld3栅极和源极接地，漏极接第十三pmos管mp13的漏极。

6、第一nmos管mn1的栅极、源极接浮动地vsw，漏极接第一nldmos管ld1的漏极；第二nmos管mn2的源极接浮动地vsw，栅极和漏极接短接，且通过第一电阻r1接浮动地vsw；第三nmos管mn3的栅极接第二nmos管mn2的栅极，源极接浮动地vsw，漏极接第十一pmos管mp11的漏极；第四nmos管mn4的栅极接第五nmos管mn5的栅极，源极接浮动地vsw，漏极接第十pmos管mp10的漏极；第五nmos管mn5的栅极、漏极短接，且通过第二电阻r2接浮动地vsw，源极接浮动地vsw；第六nmos管mn6的栅极、源极接浮动地vsw，漏极接第二nldmos管ld2的漏极；第七nmos管mn7的栅极、源极接浮动地vsw，漏极接第三nldmos管ld3的漏极。

7、第一pmos管mp1的栅极、漏极短接，接第一nldmos管ld1的漏极，其源极接浮动电源轨vddh；第二pmos管mp2的栅极接第一pmos管mp1的栅极，源极接浮动电源轨vddh，漏极接第九pmos管mp9的源极；第三pmos管mp3的栅极接第一pmos管mp1的栅极，源极接浮动电源轨vddh，漏极接第十pmos管mp10的源极；第四pmos管mp4的栅极、源极短接，接浮动电源轨vddh，漏极接第一pmos管mp1的栅极；第五pmos管mp5的源极接浮动电源轨vddh，栅极接第二nldmos管ld2的漏极，漏极接第十一pmos管mp11的源极；第六pmos管mp6的源极接浮动电源轨vddh，栅极接第五pmos管mp5的栅极，漏极接第十二pmos管mp12的源极；第七pmos管mp7的栅极、漏极短接，接第五pmos管mp5的栅极，源极接浮动电源轨vddh；第八pmos管mp8的源极、栅极短接，且接浮动电源轨vddh，漏极接第五pmos管mp5的栅极；第九pmos管mp9的漏极与第二nmos管mn2的漏极连接；第十二pmos管mp12的漏极与第五nmos管mn5的漏极连接；第九pmos管mp9、第十pmos管mp10、第十一pmos管mp11、第十二pmos管mp12的栅极接第五反相器inv5的输出端；第十三pmos管mp13的源极接浮动电源轨vddh，栅极和漏极短接，接第三nldmos管ld3的漏极；第十四pmos管pm14的栅极、源极短接，接浮动电源轨vddh，漏极接第三nldmos管ld3的漏极。

8、第一反相器inv1、第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反向器inv5均接在浮动电源轨vddh、浮动地vsw之间；第一反相器inv1的输入接第三nmos管mn3的漏极，输出接第四nmos管mn4的漏极；第二反相器inv2的输入接第一反相器inv1的输出，输出接第一反相器inv1的输入；第三反相器inv3的输入接第一反相器inv1的输入，输出接out+；第四反相器inv4的输入接第一反相器inv1的输出，输出接out-。

9、进一步，当有正dvsw/dt噪声来临时，及时地做出反应并利用第九pmos管mp9、第十pmos管mp10、第十一pmos管mp11和第十二pmos管mp12隔断噪声，保证电路工作的稳定。

10、进一步，当正dvsw/dt来临时，关断第九pmos管mp9、第十pmos管mp10、第十一pmos管mp11和第十二pmos管mp12，使噪声无法传递到输出端，理想情况下消除噪声的能力为无穷大，具体取决于与节点g1、g2、g3连接的器件本身的耐受能力(即第一pmos管mp1、第二pmos管mp2、第三pmos管mp3、第五pmos管pm5、第六pmos管mp6、第七pmos管mp7、第十三pmos管mp13的栅源、源漏击穿电压的大小以及第四pmos管mp4、第八pmos管mp8和第十四pmos管mp14的源漏击穿电压大小)，保证了电路工作的稳定；当负dvsw/dt来临时，会关断第二pmos管mp2、第三pmos管mp3、第五pmos管mp5和第六pmos管mp6，不会影响输出。

11、本发明的有益效果在于：在基本不增加电路延时的情况下，本发明电路能有效的隔断dv/dt噪声对于输出的影响，抗噪能力极强，能有效的应用在gan半桥驱动芯片当中。

12、本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。

技术特征：

1.一种用于gan半桥驱动芯片的高抗噪、低延时电平移位电路，其特征在于，包括第一pmos管mp1～第十四pmos管mp14、第一nmos管mn1～第七nmos管mn7、第一电阻r1、第二电阻r2、第一nldmos管ld1～第三nldmos管ld3，以及第一反相器inv1～第五反相器inv5；

2.根据权利要求1所述的高抗噪、低延时电平移位电路，其特征在于，当有正dvsw/dt噪声来临时，及时地做出反应并利用第九pmos管mp9、第十pmos管mp10、第十一pmos管mp11和第十二pmos管mp12隔断噪声，保证电路工作的稳定。

3.根据权利要求2所述的高抗噪、低延时电平移位电路，其特征在于，当正dvsw/dt来临时，关断第九pmos管mp9、第十pmos管mp10、第十一pmos管mp11和第十二pmos管mp12，使噪声无法传递到输出端，理想情况下消除噪声的能力为无穷大，具体取决于第一pmos管mp1、第二pmos管mp2、第三pmos管mp3、第五pmos管pm5、第六pmos管mp6、第七pmos管mp7、第十三pmos管mp13的栅源、源漏击穿电压的大小以及第四pmos管mp4、第八pmos管mp8和第十四pmos管mp14的源漏击穿电压大小，保证了电路工作的稳定；当负dvsw/dt来临时，会关断第二pmos管mp2、第三pmos管mp3、第五pmos管mp5和第六pmos管mp6，不会影响输出。

技术总结
本发明涉及一种用于GaN半桥驱动芯片的高抗噪、低延时电平移位电路，属于集成电路中电源管理技术领域。该电路通过额外增加一条浮动电源轨VDDH到地的通路，去模拟电平移位电路中浮动电源轨电压突变时，带来的噪声的影响。该方案理论上可以实现非常好的抗噪能力，只增加了六个PMOS管，一个NLDMOS，一个反向器，结构简单。

技术研发人员：黄义,易俊杰,余胜奇,罗兴雨,高升,张红升
受保护的技术使用者：重庆邮电大学
技术研发日：
技术公布日：2024/9/23