半导体器件的终端结构及其半导体器件的制作方法

1.本技术涉及半导体技术领域，特别涉及一种半导体器件的终端结构及其半导体器件。


背景技术：

2.在实际工艺中，离子注入后将不可避免的发生横向扩散，导致掩模窗口边缘出现柱面结或者球面结。在非平行平面结的地方容易发生电场集中效应，使柱面结和球面结处的电场强度提前达到临界击穿场强，导致器件击穿电压降低，可以通过场限环、结终端扩展、混合型终端等解决上述问题，针对半导体器件的终端结构的研究已经相对比较成熟。然而，为了达到理想的终端效率，终端的尺寸往往会增大，这增加了器件的芯片面积，随之增加了成本。


技术实现要素：

3.本技术旨在至少解决现有技术中存在的技术问题之一。为此，本技术提出一种半导体器件的终端结构及其半导体器件，能够缩短终端长度，从而减少终端结构的尺寸，进而减少成本。
4.本技术实施例的技术方案如下：第一方面，本技术实施例提供了一种半导体器件的终端结构，包括：元胞结构，所述元胞结构包括钝化层、氧化层、过渡区、终端注入区、第一外延层和第二外延层，所述氧化层位于所述钝化层的下方，所述第二外延层位于所述氧化层的下方，所述过渡区和所述终端注入区位于所述氧化层和所述第二外延层之间，所述终端注入区位于所述过渡区的一侧，所述第一外延层中设置有第一埋层区，所述第一埋层区与所述过渡区位于相同一侧，所述第二外延层中设置有第二埋层区，所述第二埋层区与所述终端注入区位于相同一侧；底部结构，所述底部结构位于所述第一外延层的下方。
5.根据本技术的一些实施例，所述第一埋层区包括第一结深注入区、第二结深注入区和第三结深注入区，所述第二结深注入区位于所述第一结深注入区和所述第三结深注入区之间。
6.根据本技术的一些实施例，所述第二埋层区包括第四结深注入区、第五结深注入区和第六结深注入区，所述第五结深注入区位于所述第四结深注入区和所述第六结深注入区之间。
7.根据本技术的一些实施例，所述元胞结构包括碳化硅金属氧化物场效应晶体管，所述碳化硅的金属氧化物场效应晶体管还包括有源区，所述有源区位于所述钝化层和所述第二外延层之间，所述有源区位于远离所述终端注入区的一侧。
8.根据本技术的一些实施例，所述氧化层分为第一栅氧化层和第二栅氧化层；所述有源区包括栅极、源极金属、第一介质层、第二介质层、p阱注入区、n+区和p+
区，所述栅极位于所述第一介质层与所述第一栅氧化层之间，所述第一介质层上包围所述栅极，所述第二介质层上包围所述第二栅氧化层，所述第一介质层、所述第二介质层和所述钝化层形成源极开孔区，所述源极金属位于所述源极开孔区，所述p+区位于远离所述终端注入区的一侧，所述n+区与所述p+区连接，所述p阱注入区的第一注入区位于所述n+区与所述p+区的正下方，所述p阱注入区的第二注入区位于所述第一栅氧化层的下方，所述p阱注入区位于所述第二外延层的上方。
9.根据本技术的一些实施例，所述元胞结构包括碳化硅结势垒肖特基二极管，所述结势垒肖特基二极管还包括阳极金属、肖特基接触和p+注入区，所述p+注入区位于所述第二外延层的上方，所述p+注入区位于远离所述终端注入区的一侧，所述肖特基接触嵌接于所述p+注入区中，所述阳极金属包括第一金属本体和第二金属本体，所述第一金属本体位于所述p+注入区的正上方并且向外暴露，所述第二金属本体位于所述钝化层和所述氧化层之间。
10.根据本技术的一些实施例，所述第一外延层和所述第二外延层的厚度均为6微米。
11.根据本技术的一些实施例，所述底部结构包括衬底和背面金属，所述衬底位于所述第一外延层的下方，所述背面金属位于所述衬底的下方。
12.根据本技术的一些实施例，所述衬底的厚度为150微米。
13.第二方面，本技术实施例提供了一种半导体器件，所述半导体器件包括第一方面描述的半导体器件的终端结构。
14.本技术实施例所提供的技术方案具有如下的有益效果：本技术实施例提出一种半导体器件的终端结构及其半导体器件，该半导体器件的终端结构包括：元胞结构和底部结构，元胞结构包括钝化层、氧化层、过渡区、终端注入区、第一外延层和第二外延层，氧化层位于钝化层的下方，第二外延层位于氧化层的下方，过渡区和终端注入区位于氧化层和第二外延层之间，终端注入区位于过渡区的一侧，第一外延层中设置有第一埋层区，第一埋层区与过渡区位于相同一侧，第二外延层中设置有第二埋层区，第二埋层区与终端注入区位于相同一侧，通过在第一外延层和第二外延层的二次外延，以及多个埋层区能够有效降低电场强度和缩短终端长度；底部结构位于第一外延层的下方。与现有技术中尺寸较大的终端结构相比，本技术实施例采用通过在第一外延层和第二外延层的二次外延，以及多个埋层区的设计缩短了终端长度，从而减少了终端结构的尺寸，进而减少成本。
15.本技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
16.本技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：图1是本技术一个实施例提供的半导体器件的终端结构示意图；图2是本技术一个实施例提供的碳化硅金属氧化物半导体场效应晶体管的终端结构示意图；图3是本技术一个实施例提供的碳化硅结势垒肖特基二极管的终端结构示意图。
具体实施方式
17.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
18.需要说明的是，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”、“第五”、“第六”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
19.碳化硅（sic）材料是第三代宽禁带半导体材料的典型代表，由于其具有较高的临界击穿电场强度、较高的载流子饱和漂移速度、较高的热导率等优势而成为制作大功率、高温、高频、抗辐照器件的理想材料。sic电力电子器件在1.2～10kv的高压领域以及大于10kv的超高压领域拥有巨大优势，被广泛应用于电动汽车、机车牵引、高压直流输电、风力发电等新能源领域。但是碳化硅半导体器件的终端结构仍然存在终端尺寸较大的问题。
20.基于此，本技术实施例提供一种半导体器件的终端结构及其半导体器件，该半导体器件的终端结构包括元胞结构和底部结构，元胞结构包括钝化层、氧化层、过渡区、终端注入区、第一外延层和第二外延层，氧化层位于钝化层的下方，第二外延层位于氧化层的下方，过渡区和终端注入区位于氧化层和第二外延层之间，终端注入区位于过渡区的一侧，第一外延层中设置有第一埋层区，第一埋层区与过渡区位于相同一侧，第二外延层中设置有第二埋层区，第二埋层区与终端注入区位于相同一侧，通过在第一外延层和第二外延层的二次外延，以及多个埋层区的设计能够有效降低电场强度和缩短终端长度；底部结构位于第一外延层的下方。本技术实施例采用通过在第一外延层和第二外延层的二次外延，以及多个埋层区的设计能够有效降低电场强度，在优化电场分布的同时，缩短了终端长度，从而减少了终端结构的尺寸，进而减少成本，还缓解了终端对界面态的敏感度。
21.下面结合附图，对本技术实施例作进一步阐述。
22.参见图1，图1示出了本技术实施例提供的半导体器件的终端结构示意图，半导体器件的终端结构包括元胞结构和底部结构，元胞结构包括钝化层101、氧化层102、过渡区110、终端注入区109、第一外延层104和第二外延层103，氧化层102位于钝化层101的下方，钝化层101能够隔离氧化作用，避免终端氧化过快，第二外延层103位于氧化层102的下方，过渡区110和终端注入区109位于氧化层102和第二外延层103之间，终端注入区109位于过渡区110的一侧，第一外延层104中设置有第一埋层区107，第一埋层区107与过渡区110位于相同一侧，第二外延层103中设置有第二埋层区108，第二埋层区108与终端注入区109位于相同一侧，通过在第一外延层104和第二外延层103的二次外延，以及多个埋层区的设计能够有效降低电场强度和缩短终端长度；底部结构位于第一外延层104的下方，结合上述元胞结构，构成了一个完整的终端结构，能够有效降低电场强度，在优化电场分布的同时，不仅缓解了终端对界面态的敏感度，而且缩短了终端长度，从而减少了终端结构的尺寸，进而减少成本。
23.在一实施例中，元胞结构包括碳化硅金属氧化物场效应晶体管（sic metal-oxide-semiconductor field-effect transistor，sic mosfet）、碳化硅结势垒肖特基二极管（sic junction barrier controlled schottky diode，sic jbs）、混合式pin-肖特基
二极管（merged pin schottky diode，mps）等，本技术实施例提供的半导体器件的终端结构可以不同的元胞结构搭配，这里不作赘述。
24.在一实施例中，碳化硅金属氧化物场效应晶体管可以为4h-sic mosfet元胞结构，4h-sic mosfet元胞结构还包括有源区，有源区位于钝化层101和第二外延层103之间，有源区位于远离终端注入区109的一侧。
25.如图2所示，氧化层102分为第一栅氧化层102和第二栅氧化层102；有源区包括栅极201、源极金属203、第一介质层202、第二介质层206、p阱注入区205、n+区204和p+区207，栅极201位于第一介质层202与第一栅氧化层102之间，栅极201可以采用多晶硅淀积的方式形成。第一介质层202上包围栅极201，第二介质层206上包围第二栅氧化层102，第一介质层202和第二介质层206为层间介质层。第一介质层202、第二介质层206和钝化层101形成源极开孔区，源极金属203位于源极开孔区，源极金属203可以采用钛ti或者铝al金属溅射的方法形成。p+区207位于远离终端注入区109的一侧，n+区204与p+区207连接，p阱注入区205的第一注入区位于n+区204与p+区207的正下方，p阱注入区205的第二注入区位于第一栅氧化层102的下方，p阱注入区205位于第二外延层103的上方，p阱注入区205、n+区204和p+区207通过高温离子注入的方式形成。
26.如图3所示，碳化硅结势垒肖特基二极管可以为4h-sic jbs元胞结构，结势垒肖特基二极管还包括阳极金属301、肖特基接触303和p+注入区302，p+注入区302位于第二外延层103的上方，p+注入区302位于远离终端注入区的一侧，p+注入区302采用高温离子注入的方式形成。肖特基接触303嵌接于p+注入区302中，肖特基接触303采用ti金属高温退火的方法形成。阳极金属301包括第一金属本体和第二金属本体，第一金属本体位于p+注入区302的正上方并且向外暴露，第二金属本体位于钝化层101和氧化层102之间，阳极金属301采用金属钛ti。碳化硅结势垒肖特基二极管结构具有较好的反向恢复性，降低反向漏电。
27.在一实施例中，第一埋层区107包括第一结深注入区、第二结深注入区和第三结深注入区，第二结深注入区位于第一结深注入区和第三结深注入区之间。第一结深注入区、第二结深注入区和第三结深注入区为三段不同的结深注入，深度为1.5微米至2.5微米，示例性地，第一结深注入区、第二结深注入区和第三结深注入区的结深依次分别为2.5微米、2微米、1.5微米。以平面结构为例，x方向设置有间隔距离（即从左至右依次设置），y方向上也设置有间隔距离（即从上至下依次设置），示例性地，x方向设置的间隔距离为5微米，y方向上也设置的间隔距离为0.5微米。第一结深注入区、第二结深注入区和第三结深注入区的高能注入的掺杂浓度可以为5e17cm-3
至5e18cm-3
。第一埋层区107由高能铝al离子注入第一外延层104形成，根据多个不同深度的埋层，能够有效降低电场强度，优化电场分布。
28.在一实施例中，第二埋层区108包括第四结深注入区、第五结深注入区和第六结深注入区，第五结深注入区位于第四结深注入区和第六结深注入区之间。第四结深注入区、第五结深注入区和第六结深注入区为三段不同的结深注入，深度为1.5微米至2.5微米，示例性地，第四结深注入区、第五结深注入区和第六结深注入区的结深依次分别为2.5微米、2微米、1.5微米。以平面结构为例，x方向设置有间隔距离（即从左至右依次设置），y方向上也设置有间隔距离（即从上至下依次设置），示例性地，x方向设置的间隔距离为5微米，y方向上也设置的间隔距离为0.5微米。第四结深注入区、第五结深注入区和第六结深注入区的高能注入的掺杂浓度可以为5e17cm-3
至5e18cm-3
。第二埋层区108由高能铝al离子注入第二外延
层103形成，通过多个不同深度的埋层，能够有效降低电场强度，优化电场分布。
29.在一实施例中，第一外延层104和第二外延层103的厚度均为6微米，通过采用二次外延技术，优化电场分布，还可以缩短终端长度，减少终端结构的尺寸。第一外延层104和第二外延层103的外延浓度均为1e16cm-3
。
30.在一实施例中，可以为第一外延层104在第二外延层103的上方，第一埋层区107位于第一外延层104中，第二埋层区108位于第二外延层103中；还可以为第一外延层104在第二外延层103的上方，第一埋层区107位于第二外延层103中，第二埋层区108位于第一外延层104中，上述第一外延层和第二外延层的位置可以互换，在一层外延层的基础上进行外延，实现二次外延和不同深度埋层即可，这里不作赘述。
31.在一实施例中，底部结构包括衬底105和背面金属106，衬底105位于第一外延层104的下方，衬底105的厚度为150微米，衬底105包括n+衬底105，n+衬底105的浓度为1e19cm-3
的n型掺杂。背面金属106位于衬底105的下方，背面金属106包括漏极金属和阴极金属，漏极金属采用采用镍ni金属溅射的方法形成，阴极金属采用金属镍ni。
32.实施例一：当为4h-sic mosfet元胞结构的情况下背面金属106为漏极金属，漏极金属采用镍ni金属溅射的方法形成于n+衬底105的下方；p阱注入区205、p+区207、过渡区110、n+区204、终端注入区109、第一埋层区107和第二埋层区108均采用高温离子注入的方式形成；源极金属203采用钛ti或者铝al金属溅射的方法形成；第一栅氧化层102和第二栅氧化层102采用热氧氧化的方式形成；栅极201采用多晶硅淀积的方式形成；第二外延层103在第一外延层104上进行二次外延。第一埋层区107由高能铝al离子注入第一外延层104形成，第一埋层区107包括三段不同结深的高能注入，从左往右结深依次为2.5微米、2微米、1.5微米，掺杂浓度为5e17cm-3
。三段注入区域的x方向尺寸均为3微米，间隔5微米；y方向尺寸为0.5微米，间隔为0。第二埋层区108由高能铝al离子注入第二外延层103形成，第二埋层区108包括三段不同结深的高能注入，从左往右结深依次为2.5微米、2微米、1.5微米，掺杂浓度为5e17cm-3
。三段注入区域的x方向尺寸均为3微米，间隔5微米；y方向尺寸为0.5微米，间隔为0。第一外延层104和第二外延层103的厚度均为6微米，外延浓度均为1e16cm-3
。
33.在一实施例中，可以采用仿真软件搭建半导体器件的终端结构，以1200v sic mosfet为例作出仿真分析。具体为：漏极金属采用金属ni；n+衬底105为浓度为1e19cm-3
的n型掺杂，n+衬底105的厚度为150微米；p阱注入区205采用蒙特卡洛al离子注入，其峰值浓度为4e18cm-3
，峰值浓度深度为0.5微米；n+区204采用n离子注入形成箱形分布，其浓度为2e19cm-3
；p+区207采用al离子注入形成箱形分布，其浓度为1e19cm-3
；栅氧化层102采用热氧氧化的方式形成，其厚度为0.05微米；栅极201采用多晶硅淀积的方式形成于第一栅氧化层102之上。对sic mosfet的终端结构与常规终端结构进行耐压性能对比，包括终端最大电场强度与反向击穿电压，在反向电压为1600v时，sic mosfet的终端结构的终端最大电场强度低于常规结构，并且将终端注入区109长度缩短10微米后，采用sic mosfet的终端结构的终端最大电场强度仍低于常规结构。在同样终端注入区109宽度的情况下，采用sic mosfet的终端结构反向击穿电压高于采用常规终端的mosfet器件，在缩短终端注入区109宽度的条件下，采用sic mosfet的终端结构反向击穿电压高于采用常规终端，常规终端为终端注入区109宽度保持不变的mosfet器件，因此，通过采用二次外延以及多个埋层区的设计能够
有效降低电场强度，在优化电场分布的同时，不仅缩短了终端长度，从而减少了终端结构的尺寸，进而减少成本。
34.实施例二：当为4h-sic jbs元胞结构的情况下终端注入区109为场限环终端区，阴极金属采用镍ni金属溅射的方法形成于n+衬底105；p+注入区302、过渡区110、场限环终端区、第一埋层区107和第二埋层区108均采用高温离子注入的方式形成；肖特基接触3032采用钛ti金属高温退火的方法形成；第二外延层103在第一外延层104上进行二次外延。第一埋层区107由高能铝al离子注入第一外延层104形成，第一埋层区107包括三段不同结深的高能注入，从左往右结深依次为2.5微米、2微米、1.5微米，掺杂浓度为5e17cm-3
。三段注入区域的x方向尺寸均为3微米，间隔5微米；y方向尺寸为0.5微米，间隔为0，x方向上，第一埋层区107靠近场限环终端区的左侧。第二埋层区108由高能铝al离子注入第二外延层103形成，第二埋层区108包括三段不同结深的高能注入，从左往右结深依次为2.5微米、2微米、1.5微米，掺杂浓度为5e17cm-3
。三段注入区域的x方向尺寸均为3微米，间隔5微米；y方向尺寸为0.5微米，间隔为0，x方向上，第二埋层区108靠近场限环终端区的右侧。第一外延层104和第二外延层103的厚度均为6微米，外延浓度均为1e16cm-3
。
35.在一实施例中，可以采用仿真软件搭建半导体器件的终端结构，以1200v sic jbs为例作出仿真分析。具体为：jbs中的阴极金属采用金属镍ni；n+衬底105为浓度为1e19cm-3
的n型掺杂，n+衬底105的厚度为150微米；p+注入区302采用铝al离子注入形成箱形分布，其浓度为1e19cm-3
；阳极金属301采用金属钛ti；肖特基接触303采用高温退火工艺，肖特基势垒高度为1.2ev。对sic jbs的终端结构与常规终端结构进行耐压性能对比，包括终端最大电场强度与反向击穿电压。在反向电压为1600v时，sic jbs的终端结构最大电场强度低于常规结构。在同样的场限环环数与间距的条件下，采用sic jbs的终端结构反向击穿电压高于采用常规终端的jbs器件。
36.在一实施例中，半导体器件包括半导体器件的终端结构，半导体器件的终端结构包括元胞结构和底部结构，元胞结构包括钝化层101、氧化层102、过渡区110、终端注入区109、第一外延层104和第二外延层103，氧化层102位于钝化层101的下方，第二外延层103位于氧化层102的下方，过渡区110和终端注入区109位于氧化层102和第二外延层103之间，终端注入区109位于过渡区110的一侧，第一外延层104中设置有第一埋层区107，第一埋层区107与过渡区110位于相同一侧，第二外延层103中设置有第二埋层区108，第二埋层区108与终端注入区109位于相同一侧，通过在第一外延层104和第二外延层103的二次外延，以及多个埋层区的设计能够有效降低电场强度和缩短终端长度；底部结构位于第一外延层104的下方。本技术实施例采用通过在第一外延层104和第二外延层103的二次外延，以及多个埋层区的设计能够有效降低电场强度，在优化电场分布的同时，不仅缩短了终端长度，从而减少了终端结构的尺寸，进而减少成本，还缓解了终端对界面态的敏感度。
37.以上是对本技术的较佳实施进行了具体说明，但本技术并不局限于上述实施方式，熟悉本领域的技术人员在不违背本技术精神的。共享条件下还可作出种种等同的变形或替换，这些等同的变形或替换均包括在本技术权利要求所限定的范围内。

技术特征：
1.一种半导体器件的终端结构，其特征在于，包括：元胞结构，所述元胞结构包括钝化层、氧化层、过渡区、终端注入区、第一外延层和第二外延层，所述氧化层位于所述钝化层的下方，所述第二外延层位于所述氧化层的下方，所述过渡区和所述终端注入区位于所述氧化层和所述第二外延层之间，所述终端注入区位于所述过渡区的一侧，所述第一外延层中设置有第一埋层区，所述第一埋层区与所述过渡区位于相同一侧，所述第二外延层中设置有第二埋层区，所述第二埋层区与所述终端注入区位于相同一侧；底部结构，所述底部结构位于所述第一外延层的下方。2.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述第一埋层区包括第一结深注入区、第二结深注入区和第三结深注入区，所述第二结深注入区位于所述第一结深注入区和所述第三结深注入区之间。3.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述第二埋层区包括第四结深注入区、第五结深注入区和第六结深注入区，所述第五结深注入区位于所述第四结深注入区和所述第六结深注入区之间。4.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述元胞结构包括碳化硅金属氧化物场效应晶体管，所述碳化硅的金属氧化物场效应晶体管还包括有源区，所述有源区位于所述钝化层和所述第二外延层之间，所述有源区位于远离所述终端注入区的一侧。5.根据权利要求4所述的半导体器件的终端结构，其特征在于，所述氧化层分为第一栅氧化层和第二栅氧化层；所述有源区包括栅极、源极金属、第一介质层、第二介质层、p阱注入区、n+区和p+区，所述栅极位于所述第一介质层与所述第一栅氧化层之间，所述第一介质层上包围所述栅极，所述第二介质层上包围所述第二栅氧化层，所述第一介质层、所述第二介质层和所述钝化层形成源极开孔区，所述源极金属位于所述源极开孔区，所述p+区位于远离所述终端注入区的一侧，所述n+区与所述p+区连接，所述p阱注入区的第一注入区位于所述n+区与所述p+区的正下方，所述p阱注入区的第二注入区位于所述第一栅氧化层的下方，所述p阱注入区位于所述第二外延层的上方。6.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述元胞结构包括碳化硅结势垒肖特基二极管，所述结势垒肖特基二极管还包括阳极金属、肖特基接触和p+注入区，所述p+注入区位于所述第二外延层的上方，所述p+注入区位于远离所述终端注入区的一侧，所述肖特基接触嵌接于所述p+注入区中，所述阳极金属包括第一金属本体和第二金属本体，所述第一金属本体位于所述p+注入区的正上方并且向外暴露，所述第二金属本体位于所述钝化层和所述氧化层之间。7.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述第一外延层和所述第二外延层的厚度均为6微米。8.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述底部结构包括衬底和背面金属，所述衬底位于所述第一外延层的下方，所述背面金属位于所述衬底的下方。9.根据权利要求8所述的半导体器件的终端结构，其特征在于，所述衬底的厚度为150微米。
10.一种半导体器件，其特征在于，包括如权利要求1至9任一项所述的半导体器件的终端结构。

技术总结
本申请公开了一种半导体器件的终端结构及其半导体器件，涉及半导体技术领域。该终端结构包括元胞结构和底部结构，元胞结构包括钝化层、氧化层、过渡区、终端注入区、第一外延层和第二外延层，氧化层位于钝化层的下方，第二外延层位于氧化层的下方，过渡区和终端注入区位于氧化层和第二外延层之间，终端注入区位于过渡区的一侧，第一外延层中设置有第一埋层区，第一埋层区与过渡区位于相同一侧，第二外延层中设置有第二埋层区，第二埋层区与终端注入区位于相同一侧；底部结构位于第一外延层的下方。本申请实施例能够缩短终端长度，从而减少终端结构的尺寸，进而减少成本。进而减少成本。进而减少成本。


技术研发人员：钟炜 杨承晋 刘涛 兰华兵
受保护的技术使用者：深圳市森国科科技股份有限公司
技术研发日：2022.12.12
技术公布日：2023/1/6