半导体器件和形成半导体器件方法与流程

半导体器件和形成半导体器件方法
1.本技术是分案申请，其母案申请的申请号为202010155641.x、申请日为2020年03月09日、发明名称为“半导体器件和形成半导体器件方法”。
技术领域
2.本发明的实施例涉及半导体器件和形成半导体器件的方法。


背景技术：

3.由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的连续减小，这允许更多的组件集成到给定的区域。随着对电子器件缩小的需求不断增长，对半导体管芯的更小且更具创造性的封装技术的需求也已经出现。这种封装系统的实例是叠层封装(pop)技术。在pop器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上以提供高集成度和组件密度。pop技术一般能够在印刷电路板(pcb)上产生具有增强的功能和较小的覆盖区的半导体器件。


技术实现要素：

4.本发明的实施例提供了一种半导体器件，包括：集成电路管芯；密封剂，至少部分地围绕所述集成电路管芯，所述密封剂包括具有平均直径的填充剂；通孔，延伸穿过所述密封剂，所述通孔的下部具有恒定的宽度，并且所述通孔的上部具有连续减小的宽度，所述上部的厚度大于所述填充剂的平均直径；以及再分布结构，包括：介电层，位于所述通孔、所述密封剂和所述集成电路管芯上；以及金属化图案，具有延伸穿过所述介电层的通孔部分和沿着所述介电层延伸的线部分，所述金属化图案电连接至所述通孔和所述集成电路管芯。
5.本发明的另一实施例提供了一种形成半导体器件的方法，包括：在第一介电层中形成第一开口，所述第一开口暴露第一金属化图案；以及形成通孔，包括：在所述第一开口中以及在所述第一金属化层的由所述第一开口暴露的部分上沉积晶种层；利用第一镀工艺在所述晶种层上镀第一导电材料层，以第一镀电流密度实施所述第一镀工艺；利用第二镀工艺在所述第一导电材料层上镀第二导电材料层，以第二镀电流密度实施所述第二镀工艺，所述第二镀电流密度大于所述第一镀电流密度；以及利用第三镀工艺在所述第二导电材料层上镀第三导电材料层，以所述第三镀电流密度实施所述第三镀工艺，所述第三镀电流密度大于所述第二镀电流密度。
6.本发明的另一实施例提供了一种形成半导体器件的方法，包括：形成从介电层延伸的通孔，所述通孔具有凸形最上表面，所述通孔用多个镀工艺形成，每个连续的一个所述镀工艺以比先前的一个所述镀工艺更高的镀电流密度实施；将所述集成电路管芯放置在与所述通孔相邻的所述介电层上；用密封剂密封所述集成电路管芯和所述通孔，所述密封剂包括具有平均直径的填充剂；平坦化所述密封剂，从而使得所述密封剂、所述集成电路管芯和所述通孔的最上表面齐平，其中，在所述平坦化之后，所述通孔的凸形最上表面的剩余部
分具有第一厚度，所述第一厚度大于所述填充剂的平均直径；以及在所述通孔、所述密封剂和所述集成电路管芯上形成再分布结构，所述再分布结构电连接所述通孔和所述集成电路管芯。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任何地增大或减小。
8.图1示出了根据一些实施例的集成电路管芯的截面图。
9.图2、图3、图4、图5a、图5b、图5c、图5d、图5e、图6、图7、图8a、图8b、图9、图10、图11、图12、图13、图14、图15和图16示出了根据一些实施例的在用于形成封装组件的工艺期间的中间步骤的截面图。
10.图17和图18示出了根据一些实施例的器件堆叠件的形成和实施。
具体实施方式
11.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
12.而且，为便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
13.根据一些实施例，形成具有延伸穿过密封剂的通孔的封装组件。利用逐渐增加镀电流密度的多个镀工艺形成通孔。由于镀电流密度的增加，通孔具有锥形的上部，该上部具有凸形最上表面并且宽度连续减小。该锥形是非线性的。通孔的锥形形状允许避免随后的密封剂和通孔的平坦化工艺期间的缺陷。
14.图1示出了根据一些实施例的集成电路管芯50的截面图。集成电路管芯50将在随后的处理中封装以形成集成电路封装件。集成电路管芯50可以是逻辑管芯(例如，中央处理单元(cpu)、图形处理单元(gpu)、片上系统(soc)、应用处理器(ap)、微控制器等)、存储器管芯(例如，动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯等)、电源管理管芯(例如，电源管理集成电路(pmic)管芯)、射频(rf))管芯、传感器管芯、微机电系统(mems)管芯、信号处理管芯(例如，数字信号处理(dsp)管芯)、前端管芯(例如，模拟前端(afe)管芯)等或它们的组合。
15.集成电路管芯50可以形成在晶圆中，该晶圆可以包括在后续步骤中分割以形成多
个集成电路管芯的不同器件区域。可以根据适用的制造工艺来处理集成电路管芯50以形成集成电路。例如，集成电路管芯50包括半导体衬底52，诸如掺杂或未掺杂的硅，或者绝缘体上半导体(soi)衬底的有源层。半导体衬底52可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp；或它们的组合。也可以使用诸如多层或梯度衬底的其它衬底。半导体衬底52具有有源表面(例如，在图1中面向上的表面)，有时称为前侧；以及无源表面(例如，在图1中面向下的表面)，有时称为背侧。
16.器件54可以形成在半导体衬底52的正面处。器件54可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器等。层间电介质(ild)56位于半导体衬底52的正面上方。ild56围绕并且可以覆盖器件54。ild56可以包括由诸如磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等的材料形成的一个或多个介电层。
17.导电插塞58延伸穿过ild 56以电和物理地连接器件54。例如，当器件54是晶体管时，导电插塞58可以连接晶体管的栅极和源极/漏极区域。导电插塞58可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构60位于ild 56和导电插塞58上方。互连结构60将器件54互连以形成集成电路。互连结构60可以由例如ild 56上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。互连结构60的金属化图案通过导电插塞58电连接至器件54。
18.集成电路管芯50还包括制成至外部连接的焊盘62，诸如铝焊盘。焊盘62位于集成电路管芯50的有源侧上，诸如位于互连结构60内和/或上。一个或多个钝化膜64位于集成电路管芯50上，诸如位于互连结构60和焊盘62的部分上。开口穿过钝化膜64延伸至焊盘62。诸如导电柱(例如，由诸如铜的金属形成)的管芯连接件66延伸穿过钝化膜64中的开口，并且物理和电连接至相应的焊盘62。管芯连接件66可以通过例如镀等形成。管芯连接件66电连接集成电路管芯50的相应集成电路。
19.可选地，可以在焊盘62上设置焊料区域(例如，焊料球或焊料凸块)。焊料球可以用于在集成电路管芯50上实施芯片探针(cp)测试。可以对集成电路管芯50实施cp测试以确定集成电路管芯50是否是已知良好管芯(kgd)。因此，仅封装经过后续处理的为kgd的集成电路管芯50，并且不封装未通过cp测试的集成电路管芯50。在测试之后，可以在随后的处理步骤中去除焊料区域。
20.介电层68可以(或可以不)位于集成电路管芯50的有源侧上，诸如位于钝化膜64和管芯连接件66上。介电层68横向密封管芯连接件66，并且介电层68与集成电路管芯50横向共末端。最初，介电层68可以掩埋管芯连接件66，从而使得介电层68的最上表面位于管芯连接件66的最上表面之上。在焊料区域设置在管芯连接件66上的一些实施例中，介电层68也可以掩埋焊料区域。可选地，可以在形成介电层68之前去除焊料区域。
21.介电层68可以是聚合物，诸如pbo、聚酰亚胺、bcb等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、psg、bsg、bpsg等；等，或它们的组合。介电层68可以例如通过旋涂、层压、化学气相沉积(cvd)等形成。在一些实施例中，在集成电路管芯50的形成期间，管芯连接件66通过介电层68暴露。在一些实施例中，管芯连接件66保持掩埋并且在随后的用于封装集成电路管芯50的工艺期间暴露。暴露管芯连接件66可以去除管芯连接件66上可能存在的任何
焊料区域。
22.在一些实施例中，集成电路管芯50是包括多个半导体衬底52的堆叠器件。例如，集成电路管芯50可以是诸如混合存储立方体(hmc)模块、高带宽存储器(hbm)模块等的包括多个存储器管芯的存储器件。在这样的实施例中，集成电路管芯50包括通过衬底通孔(tsv)互连的多个半导体衬底52。每个半导体衬底52均可以具有(或可以不具有)互连结构60。
23.图2至图16示出了根据一些实施例的在用于形成第一封装组件100的工艺期间的中间步骤的截面图。第一封装组件100具有多个封装区域，并且封装一个或多个集成电路管芯50以在每个封装区域中形成集成电路封装件。示出了第一封装区域100a和第二封装区域100b，但是应当理解，第一封装组件100可以具有任何数量的封装区域。在形成之后，分割每个封装区域中的集成电路封装件。所得的集成电路封装件也可以称为集成扇出(info)封装件。
24.在图2中，提供载体衬底102，并且在载体衬底102上形成释放层104。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而使得可以同时在载体衬底102上形成多个封装件。释放层104可以由基于聚合物的材料形成，其可以与载体衬底102一起从在随后的步骤中形成的上面的结构去除。在一些实施例中，释放层104是诸如光热转换(lthc)释放涂层的基于环氧树脂的热释放材料，该材料在加热时失去其粘合性。在其它实施例中，释放层104可以是紫外(uv)胶，当暴露于uv光时失去其粘合性。释放层104可以以液体形式分配并且被固化，可以是层压在载体衬底102上的层压膜等。释放层104的顶面可以是齐平的并且可以具有高度的共面性。
25.在图3中，可以在释放层104上形成背侧再分布结构106。在所示的实施例中，背侧再分布结构106包括介电层108、金属化图案110(有时称为再分布层或再分布线)和介电层112。背侧再分布结构106是可选的。在一些实施例中，代替背侧再分布结构106，在释放层104上形成没有金属化图案的介电层。
26.介电层108可以形成在释放层104上。介电层108的底面可以与释放层104的顶面接触。在一些实施例中，介电层108由诸如聚苯并恶唑(pbo)、聚酰亚胺、苯并环丁烯(bcb)等的聚合物形成。在其它实施例中，介电层108由氮化物，诸如氮化硅；氧化物，诸如氧化硅、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)等；等形成。可以通过诸如旋涂、cvd、层压等或它们的组合的任何可接受的沉积工艺形成介电层108。
27.可以在介电层108上形成金属化图案110。作为形成金属化图案110的实例，在介电层108上方形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如物理气相沉积(pvd)等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案110。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。之后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，则诸如通过使用可接受的蚀刻工艺(诸如通过湿或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案110。
28.可以在金属化图案110和介电层108上形成介电层112。在一些实施例中，介电层112由聚合物形成，聚合物可以是可以使用光刻掩模图案化的诸如pbo、聚酰亚胺、bcb等的光敏材料。在其它实施例中，介电层112由氮化物，诸如氮化硅；氧化物，诸如氧化硅、psg、bsg、bpsg；等形成。可以通过旋涂、层压、cvd等或它们的组合形成介电层112。之后，图案化介电层112以形成暴露金属化图案110的部分的开口114。可以通过可接受的工艺图案化，诸如当介电层112是光敏材料时通过将介电层112暴露于光或通过例如使用各向异性蚀刻的蚀刻。如果介电层112是光敏材料，则可以再曝光之后显影介电层112。
29.应当理解，背侧再分布结构106可以包括任何数量的介电层和金属化图案。如果要形成更多金属化层和金属化图案，则可以重复以上讨论的步骤和工艺。金属化图案可以包括导线和导电通孔。可以在通过在下面的介电层的开口中形成金属化图案的晶种层和导电材料的金属化图案的形成期间形成导电通孔。因此，导电通孔可以互连并且电连接各个导线。
30.在图4中，通孔116形成在开口114中，并且远离背侧再分布结构106的最顶部介电层(例如，介电层112)延伸。通孔116物理和电连接背侧再分布结构106的导电部件，诸如，金属化图案110。如以下进一步讨论的，通孔116具有逐渐变细的上部宽度以形成凸形(例如，非平坦或半球形)最上表面，这有助于避免随后的平坦化工艺期间的缺陷。通孔116的每个均包括晶种层和多层导电材料。图5a至图5e示出了根据一些实施例的在用于形成通孔116的工艺期间的中间步骤的截面图。具体地，更详细地示出了图4中的区域5。虽然示出了单个通孔116的形成，但是应当理解，同时形成多个通孔116。
31.在图5a中，在背侧再分布结构106上方(例如，在介电层112和金属化图案110的由开口114暴露的部分上)形成晶种层116a。在一些实施例中，晶种层116a是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在特定实施例中，晶种层116a包括钛层和位于钛层上方的铜层。可以使用例如pvd等形成晶种层116a。晶种层116a形成为厚度t1，其可以在约0.5μm至约0.8μm的范围内。然后，在晶种层116a上形成并且图案化光刻胶118。光刻胶118可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶118的图案对应于通孔116。图案化形成穿过光刻胶118的开口120以暴露晶种层116a。
32.在图5b中，实施第一镀工艺122以在光刻胶118的开口120中以及在晶种层116a的暴露部分上形成第一导电材料层116b。第一导电材料层116b可以包括金属，如铜、钛、钨、铝等。第一镀工艺122是利用第一组镀工艺参数实施的电镀工艺。
33.使用足够小的镀电流密度来实施第一镀工艺122，使得相应的第一导电材料层116b共形地镀在开口114中。例如，第一镀工艺122的镀电流密度可以在约5a/dm2至10a/dm2的范围内。增加第一镀工艺122的共形性有助于第一导电材料层116b适当地粘附至晶种层116a，从而减少了剥离的可能性。例如，当镀铜时，低的初始镀电流密度允许更稳定的铜离子沉积速率，这允许更致密的第一导电材料层116b。镀电流密度影响镀速度，并且因此，第一镀工艺122具有低镀速率。第一镀工艺122实施为直至第一导电材料层116b的位于开口114外部的部分达到期望的厚度t2。例如，厚度t2可以在约5μm至约10μm的范围内，这可以通过实施第一镀工艺122约30秒至约90秒的范围内的持续时间来获得。第一导电材料层116b的厚度t2大于晶种层116a的厚度t1。
34.在图5c中，实施第二镀工艺124以在光刻胶118的开口120中并且在第一导电材料
层116b上形成第二导电材料层116c。第二导电材料层116c可以包括金属，如铜、钛、钨、铝等。在一些实施例中，第二导电材料层116c是与第一导电材料层116b相同的导电材料。第二镀工艺124是利用第二组镀工艺参数实施的电镀工艺。
35.使用足够大的镀电流密度实施第二镀工艺124，以使相应的第二导电材料层116c以可接受的速率进行镀。例如，第二镀工艺124的镀电流密度可以在约15a/dm2至约22a/dm2的范围内。增加第二镀工艺124的镀电流密度有助于在短时间内形成第二导电材料层116c，从而降低了第一封装组件100的制造成本。镀电流密度影响镀速度，并且因此，第二镀工艺124具有高的镀速率。值得注意的是，第二镀工艺124的镀电流密度大于第一镀工艺122的镀电流密度。第二镀工艺124实施为直至第二导电材料层116c达到期望的厚度t3。例如，厚度t3可以在约150μm至约200μm的范围内，这可以通过实施第二镀工艺124约1200秒至约2400秒的范围内的持续时间来获得。第二导电材料层116c的厚度t3大于第一导电材料层116b的厚度t2和晶种层116a的厚度t1。
36.在图5d中，实施第三镀工艺126以在光刻胶118的开口120中以及在第二导电材料层116c上形成第三导电材料层116d。第三导电材料层116d可以包括金属，如铜、钛、钨、铝等。在一些实施例中，第三导电材料层116d是与第一导电材料层116b和第二导电材料层116c相同的导电材料。
37.第三镀工艺126是利用第三组镀工艺参数实施的电镀工艺。使用足够大的镀电流密度来实施第三镀工艺126，使得相应的镀第三导电材料层116d具有凸形最上表面。例如，第三镀工艺126的镀电流密度可以在约20a/dm2至约30a/dm2的范围内。增加第三镀工艺126的镀电流密度会降低第三镀工艺126的镀共形性。例如，当镀铜时，高的镀电流密度允许更大的铜离子沉积速率，这允许更多多孔的第三导电材料层116d。因此，第三导电材料层116d具有比第一导电材料层116b更小的密度。镀电流密度影响镀速率，并且因此，第三镀工艺126具有高的镀速率。值得注意的是，第三镀工艺126的镀电流密度大于第二镀工艺124的镀电流密度。第三镀工艺126实施为直至第三导电材料层116d达到期望的厚度t4。例如，厚度t4可以在约30μm至约50μm的范围内，这可以通过实施第三镀工艺126约900秒至约1200秒的范围内的持续时间来获得。第三导电材料层116d的厚度t4小于第二导电材料层116c的厚度t3，大于第一导电材料层116b的厚度t2，并且大于晶种层116a的厚度t1。
38.由于非共形的第三镀工艺126，第三导电材料层116d的侧壁逐渐变细以与第三导电材料层116d的最上表面相交。通孔116的宽度在从第三导电材料层116d的底部至第三导电材料层116d的最上表面的延伸方向上连续且非线性地减小，从而形成凸形最上表面。在一些实施例中，第三导电材料层116d的所有侧壁都是锥形的。在一些实施例中，第三导电材料层116d的侧壁的仅一些部分是锥形的，并且第三导电材料层116d的侧壁的其余部分是直的。如以下所讨论的，形成具有凸形最上表面的第三导电材料层116d有助于避免随后的平坦化工艺期间的缺陷。
39.在一些实施例中，在第三镀工艺126期间，第一封装组件100不齐平。例如，在第三镀工艺126期间，第一封装组件100可以从一侧浸入到镀液中，例如，载体衬底102垂直定向。由于重力，第三导电材料层116d可以不对称地进行镀，例如可以以不同的速率进行镀。具体地，在浸入之后，一些拐角区域116r1面向地面(例如，在重力的方向上)，而相对的拐角区域116r2则远离地面(例如，在远离重力的方向上)。与远离地面的拐角区域116r2相比，可以在
面向地面的拐角区域116r1中镀更多的导电材料。在镀期间，铜离子集中在重力的方向上，例如，集中在面向地面的拐角区域116r1中。当在镀期间形成额外的铜离子时，它们被吸附到拐角区域116r1中的现有铜离子上。因此，面向地面的拐角区域116r1因此可以具有比远离地面的拐角区域116r2更不圆的轮廓。
40.在图5e中，去除光刻胶118和晶种层116a的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺来去除光刻胶118。一旦去除光刻胶118，则例如通过使用可接受的蚀刻工艺(诸如通过湿或干蚀刻)去除晶种层116a的暴露部分。晶种层116a的剩余部分以及导电材料层116b、116c和116d(见图5d)形成通孔116。所得的通孔116具有下部116
l
，下部116
l
具有恒定宽度w1的直侧壁，以及锥形上部116u，上部116u具有连续的和非线性减小的宽度w2。换句话说，上部116u具有非线性锥度。宽度w1可以在约150μm至约240μm的范围内。同样地，宽度w2可以以非线性方式从宽度w1减小到通孔116的顶点处的几乎没有的宽度。锥形的上部116u由一些或全部第三导电材料层116d(见图5d)形成。
41.在图6中，通过粘合剂128将集成电路管芯50粘附到介电层112。在封装区域100a和100b的每个中粘附期望类型和数量的集成电路管芯50。在所示的实施例中，多个集成电路管芯50彼此相邻地粘附，包括第一集成电路管芯50a和第二集成电路管芯50b。第一集成电路管芯50a可以是逻辑器件，诸如中央处理单元(cpu)、图形处理单元(gpu)、片上系统(soc)、微控制器等。第二集成电路管芯50b可以是存储器件，诸如动态随机存取存储器(dram)管芯、静态随机存取存储器(sram)管芯、混合存储立方体(hmc)模块、高带宽存储器(hbm)模块等。在一些实施例中，集成电路管芯50a和50b可以是相同类型的管芯，诸如soc管芯。第一集成电路管芯50a和第二集成电路管芯50b可以在相同技术节点的工艺中形成，或者可以在不同技术节点的工艺中形成。例如，第一集成电路管芯50a可以具有比第二集成电路管芯50b更先进的工艺节点。集成电路管芯50a和50b可以具有不同的尺寸(例如，不同的高度和/或表面积)，或者可以具有相同的尺寸(例如，相同的高度和/或表面积)。可以限制封装区域100a和104b中的通孔116的可用空间，特别是当集成电路管芯50a和50b包括具有大覆盖区的器件(诸如soc)时。当封装区域100a和100b具有可用于通孔116的有限空间时，背侧再分布结构106的使用允许用于改进的互连布置。
42.粘合剂128位于集成电路管芯50a和50b的背侧上，并且将集成电路管芯50a和50b粘附到背侧再分布结构106上，诸如粘附到介电层112上。粘合剂128可以是任何合适的粘合剂、环氧树脂、管芯附接膜(daf)等。可以将粘合剂128施加到集成电路管芯50a和50b的背侧，或者可以施加在载体衬底102的表面上方。例如，可以在分割以分离集成电路管芯50a和50b之前，将粘合剂128施加到集成电路管芯50a和50b的背侧。
43.在图7中，在各个组件上和周围形成密封剂130。在形成之后，密封剂130密封通孔116和集成电路管芯50。图8a至图8b示出了根据一些实施例的在用于形成密封剂130的工艺期间的中间步骤的截面图。具体地，更详细地示出了图7中的区域8。
44.在图8a中，施加密封剂130。密封剂130可以是模塑料、环氧树脂等。密封剂130通过压缩模制、传递模制等施加，并且形成在载体衬底102上方，从而使得通孔116和/或集成电路管芯50被掩埋或覆盖。密封剂130还形成在集成电路管芯50之间的间隙区域(如果存在的话)中。密封剂130可以以液体或半液体形式施加，并且随后固化。
45.密封剂130具有分散在其中的促进剂132和填充剂134。促进剂132包括催化剂以加速密封剂130的固化，诸如有机膦的颗粒。也可以使用其它促进剂，诸如咪唑、胺、脲衍生物或路易斯碱及其有机盐的颗粒。填充剂134包括为密封剂130提供机械强度和热分散的材料，诸如二氧化硅(sio2)颗粒。填充剂134具有直径d1，直径d1可以在约5μm至约25μm的范围内。填充剂134可以不都具有相同的直径，但是可以具有平均直径d1。例如，平均直径d1可以为约8μm。同样地，促进剂132具有直径d2，直径d2可以在约5μm至约30μm的范围内。促进剂132可以不都具有相同的直径，但是可以具有平均直径d2。例如，平均直径d2可以为约10μm。促进剂132的平均直径d2可以大于填充剂134的平均直径d1。
46.在图8b中，对密封剂130实施平坦化工艺以暴露通孔116和管芯连接件66。平坦化工艺还去除通孔116、介电层68和/或管芯连接件66的材料，直至管芯连接件66和通孔116暴露。在平坦化工艺之后，通孔116、管芯连接件66、介电层68和密封剂130的最上表面共面。平坦化工艺可以是例如化学机械抛光(cmp)。
47.在cmp期间，通过向下的力施加抛光垫136来研磨管芯连接件66、介电层68、通孔116、密封剂130、促进剂132和填充剂134。因为密封剂130和通孔116由不同的材料形成，抛光垫136的向下的力可能不均匀地分布在整个研磨表面上。例如，可能发生凹陷，使得密封剂130的表面比通孔116的表面被更进一步地研磨。由于凹陷，密封剂130的靠近通孔116的部分可能比密封剂130的远离通孔116的部分以更大的向下力研磨。这种不均匀的力分布可能会导致靠近通孔116的研磨填充剂134从密封剂130中挖出。例如，当以不均匀的力分布实施cmp时，可以挖出通孔116的约2μm至约25μm的距离内的研磨填充剂134。当挖出填充剂134时，在密封剂130中形成空隙，从而降低第一封装组件100的机械稳定性。通孔116的上部116u的凸形最上表面和锥形宽度减少了cmp工艺期间研磨的导电材料的量，从而减少了凹陷并有助于在cmp期间将再分布力施加到密封剂130的研磨表面，从而使抛光垫136的向下力在cmp期间更均匀地分布在整个研磨表面上。因此，可以减少或避免在密封剂130中形成空隙。在cmp期间，通孔116的上部116u研磨为使得它们减小到厚度t5。剩余厚度t5大于0μm并且小于原始厚度t4。例如，剩余厚度t5可以在约8μm至约10μm的范围内。值得注意的是，剩余厚度t5大于填充剂134的平均直径d1。因此，大部分填充剂134可在cmp期间保持掩埋，从而减小了填充剂134的暴露表面积，这可有助于减少填充剂134的由cmp挖出的量。在cmp期间，通孔116的下部116
l
不被研磨。例如，可以基于用于通孔116的镀工艺参数来选择cmp的研磨深度，从而避免了过度研磨。
48.当通孔116由抛光垫136研磨时，形成残留的导电材料138。因为邻近通孔116的研磨填充剂134保留并且未被挖出，所以残留的导电材料138可以被抛光垫去除，而不是被收集在空隙中。如下面进一步讨论的，因此可以避免通孔116的短路。
49.在图9至图12中，在密封剂130、通孔116和集成电路管芯50上方形成前侧再分布结构140(见图12)。前侧再分布结构140包括介电层142、146、150和154；以及金属化图案144、148和152。金属化图案也可以称为再分布层或再分布线。前侧再分布结构140示出为具有三个金属化图案层的实例。可以在前侧再分布结构140中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。
50.在图9中，在密封剂130、通孔116和管芯连接件66上沉积介电层142。在一些实施例
中，介电层142由可以使用光刻掩模图案化的诸如pbo、聚酰亚胺、bcb等的光敏材料形成。可以通过旋涂、层压、cvd等或它们的组合来形成介电层142。然后，图案化介电层142。图案化形成开口以暴露通孔116和管芯连接件66的部分。图案化可以通过可接受的工艺来形成，诸如当介电层142是光敏材料时通过将介电层142暴露于光或通过例如各向异性蚀刻的蚀刻。如果介电层142是光敏材料，则可以在曝光之后显影介电层142。
51.然后形成金属化图案144。金属化图案144包括位于介电层142的主表面上并且沿着介电层142的主表面延伸的线部分(也称为导线)。金属化图案144还包括延伸穿过介电层142的通孔部分(也称为导电通孔)以物理和电连接通孔116和集成电路管芯50。作为形成金属化图案144的实例，在介电层142上方和延伸穿过介电层142的开口中形成晶种层。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。可以使用例如pvd等形成晶种层。之后，在晶种层上形成并且图案化光刻胶。光刻胶可以通过旋涂等形成，并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案144。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。导电材料和下面的晶种层的部分的组合形成金属化图案144。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺(诸如使用氧等离子体等)去除光刻胶。一旦去除光刻胶，则诸如通过使用可接受的蚀刻工艺(诸如通过湿或干蚀刻)去除晶种层的暴露部分。
52.如上所述，来自研磨通孔116的残留导电材料138(见图8b)可以在平坦化期间聚集在密封剂130中形成的空隙中。残留导电材料138足够大以穿透介电层142，例如，残留导电材料138的长度可以超过介电层142的厚度。穿透介电层142的残留导电材料138可以将通孔116电桥接至金属化图案144的不期望的部件。避免在密封剂130中形成空隙减少了剩余在介电层142下面的残留导电材料138的量，并且因此可以减少使通孔116短路的可能性，从而改进了第一封装组件100的制造良率。
53.在图10中，介电层146沉积在金属化图案144和介电层142上。介电层146可以以类似于介电层142的方式形成，并且可以由与介电层142类似的材料形成。
54.然后形成金属化图案148。金属化图案148包括位于介电层146的主表面上并沿着介电层146的主表面延伸的线部分。金属化图案148还包括延伸穿过介电层146以物理和电连接金属化图案144的通孔部分。可以以与金属化图案144类似的方式和类似的材料形成金属化图案148。在一些实施例中，金属化图案148具有与金属化图案144不同的尺寸。例如，金属化图案148的导线和/或通孔可以比金属化图案144的导线和/或通孔更宽或更厚。此外，金属化图案148可以形成为比金属化图案144更大的间距。
55.在图11中，介电层150沉积在金属化图案148和介电层146上。介电层150可以以类似于介电层142的方式形成，并且可以由与介电层142类似的材料形成。
56.然后形成金属化图案152。金属化图案152包括位于介电层150的主表面上并沿着介电层150的主表面延伸的线部分。金属化图案152还包括延伸穿过介电层150以物理和电地连接金属化图案148的通孔部分。可以以与金属化图案144类似的方式和类似的材料形成金属化图案152。金属化图案152是前侧再分布结构140的最顶部金属化图案。因此，前侧再
分布结构140的所有中间金属化图案(例如，金属化图案144和148)设置在金属化图案152和集成电路管芯50之间。在一些实施例中，金属化图案152具有与金属化图案144和148不同的尺寸。例如，金属化图案152的导线和/或通孔可以比金属化图案144和148的导线和通孔更宽或更厚。此外，金属化图案152可以形成为比金属化图案148具有更大的间距。
57.在图12中，介电层154沉积在金属化图案152和介电层150上。介电层154可以以类似于介电层142的方式形成，并且可以由与介电层142相同的材料形成。介电层154是前侧再分布结构140的最顶部介电层。因此，前侧再分布结构140的所有金属化图案(例如，金属化图案144、148和152)都设置在介电层154和集成电路管芯50之间。此外，前侧再分布结构140的所有中间介电层(例如，介电层142、146、150)都设置在介电层154和集成电路管芯50之间。
58.在图13中，形成凸块下金属(ubm)156以用于至前侧再分布结构140的外部连接。ubm 156具有位于介电层154的主表面上并沿着介电层154的主表面延伸的凸块部分，并具有延伸穿过介电层154以物理和电连接金属化图案152的通孔部分。因此，ubm 156电连接至通孔116和集成电路管芯50。ubm 156可以由与金属化图案144相同的材料形成。在一些实施例中，ubm 156具有与金属化图案144、148和152不同的尺寸。
59.在图14中，在ubm 156上形成导电连接件158。导电连接件158可以是球栅阵列(bga)连接件、焊料球、金属柱、可控塌陷管芯连接(c4)凸块、微凸块、化学镀镍化学钯浸金技术(enepig)形成凸块等。导电连接件158可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等的导电材料，或它们的组合。在一些实施例中，首先通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层来形成导电连接件158。一旦在结构上形成焊料层，则可以实施回流以将材料成形为期望的凸块形状。在另一实施例中，导电连接件158包括通过溅射、印刷、电镀、化学镀、cvd等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属覆盖层。金属覆盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
60.在图15中，实施载体衬底脱粘以将载体衬底102与背侧再分布结构106(例如，介电层108)分离(或“脱粘”)。根据一些实施例，分离包括对释放层104投射诸如激光或uv光的光，使得释放层104在光的热量下分解，并且可以去除载体衬底102。然后将结构翻转并放置在带上。
61.在图16中，形成延伸穿过介电层108以接触金属化图案110的导电连接件160。形成穿过介电层108以暴露金属化图案110的部分的开口。例如，可以使用激光钻孔、蚀刻等形成开口。导电连接件160形成在开口中。在一些实施例中，导电连接件160包括焊剂并且以焊剂浸渍工艺形成。在一些实施例中，导电连接件160包括诸如焊膏、银浆等的导电膏，并且在印刷工艺中分配。在一些实施例中，导电连接件160以与导电连接件158类似的方式形成，并且可以由与导电连接件158类似的材料形成。
62.图17和图18示出了根据一些实施例的器件堆叠件的形成和实施。器件堆叠件由形成在第一封装组件100中的集成电路封装件形成。器件堆叠件也可以被称为叠层封装(pop)结构。
63.在图17中，第二封装组件200连接至第一封装组件100。在封装区域100a和100b的每个中连接第二封装组件200中的一个，以在第一封装组件100的每个区域中形成集成电路
器件堆叠件。
64.第二封装组件200包括衬底202和连接至衬底202的一个或多个管芯。在示出的实施例中，管芯包括堆叠的管芯204a和204b。在一些实施例中，管芯(或管芯堆叠件)可以并排设置为连接至衬底202的同一表面。衬底202可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。此外，衬底202可以是绝缘体上硅(soi)衬底。通常，soi衬底包括诸如外延硅、锗、硅锗、soi、绝缘体上硅锗(sgoi)或它们的组合的半导体材料层。在一个可选实施例中，衬底202是基于诸如玻璃纤维增强树脂芯的绝缘芯。一个示例性芯材料是诸如fr4的玻璃纤维树脂。芯材料的可选物质包括双马来酰亚胺-三嗪(bt)树脂或者其它印刷电路板(pcb)材料或薄膜。对于衬底202，可以使用诸如味之素积聚膜(abf)或其它层压材料的积聚膜。
65.衬底202可以包括有源和无源器件(未示出)。诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于生成用于第二封装组件200的设计的结构和功能需求。可以使用任何合适的方法形成该器件。
66.衬底202也可以包括金属化层(未示出)和通孔206。金属化层可以形成在有源和无源器件上方并且被设计为连接各个器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)(其具有互连导电材料层的通孔)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底202基本没有有源和无源器件。
67.衬底202可以具有位于衬底202的第一侧上以连接至堆叠管芯204a和204b的接合焊盘208，以及位于衬底202的第二侧上以连接至导电连接件160的接合焊盘210，衬底202的第二侧与第一侧相对。在一些实施例中，通过在衬底202的第一侧和第二侧上的介电层中形成凹槽来形成接合焊盘208和210。凹槽可以形成为允许接合焊盘208和210嵌入至介电层内。在其它实施例中，由于接合焊盘208和210可以形成在介电层上，因此省略凹槽。在一些实施例中，接合焊盘208和210包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层。可以在薄晶种层上方沉积接合焊盘208和210的导电材料。可以通过电化学镀工艺、化学镀工艺、cvd、原子层沉积(ald)、pvd等或它们的组合来形成导电材料。在实施例中，接合焊盘208和210的导电材料是铜、钨、铝、银、金等或它们的组合。
68.在实施例中，接合焊盘208和210是ubm，其包括三个导电材料层，诸如钛层、铜层和镍层。然而，存在用于形成接合焊盘208和210的其它材料和层的布置，诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置。可以用于接合焊盘208和210的任何合适的材料或材料层均完全旨在包括在本技术的范围内。在一些实施例中，通孔206延伸穿过衬底202并且将至少一个接合焊盘208连接至至少一个接合焊盘210。
69.在示出的实施例中，通过引线接合212将堆叠管芯204a和204b连接至衬底202，但是也可以使用诸如导电凸块的其它连接件。在实施例中，堆叠管芯204a和204b是堆叠的存储器管芯。例如，堆叠管芯204a和204b可以是诸如低功率(lp)双数据率(ddr)存储器模块(诸如lpddr1、lpddr2、lpddr3、lpddr4等存储器模块)的存储器管芯。
70.堆叠管芯204a和204b和引线接合212可以由模塑材料214密封。可以例如使用压缩模塑将模塑材料214模塑在堆叠管芯204a和204b和引线接合212上。在一些实施例中，模塑
材料214是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。可以实施固化工艺以固化模塑材料214；固化工艺可以是热固化、uv固化等或它们的组合。
71.在一些实施例中，将堆叠管芯204a和204b和引线接合212掩埋在模塑材料214中，并且在模塑材料214的固化之后，实施诸如研磨的平坦化步骤以去除模塑材料214的过量部分并且为第二封装组件200提供基本平坦的表面。
72.在形成第二封装组件200之后，通过导电连接件160、接合焊盘208和210和背侧再分布结构106的金属化图案将第二封装组件200机械和电接合至第一封装组件100。在一些实施例中，可以通过引线接合212、接合焊盘208和210、通孔206、导电连接件160、背侧再分布结构106、通孔116和前侧再分布结构140将堆叠管芯204a和204b连接至集成电路管芯50。
73.在一些实施例中，在衬底202的与堆叠管芯204a和204b相对的一侧上形成阻焊剂。导电连接件160可以设置在阻焊剂中的开口中，以电和机械连接至衬底202中的导电部件(例如，接合焊盘210)。阻焊剂可以用于保护衬底202的区免受外部损坏。
74.在一些实施例中，导电连接件160可以具有在其上形成的环氧树脂焊剂，然后回流在将第二封装组件200附接至第一封装组件100之后剩余的环氧树脂焊剂的至少一些环氧树脂部分。
75.在一些实施例中，在第一封装组件100和第二封装组件200之间，围绕导电连接件160形成底部填充物。底部填充物可以减小应力并且保护由导电连接件160的回流产生的接头。底部填充物可以在附接第二封装组件200之后通过毛细管流动工艺形成，或可以在附接第二封装组件200之前通过合适的沉积方法形成。在形成环氧树脂焊剂的实施例中，环氧树脂焊剂可以用作底部填充物。
76.在图18中，通过沿着划线区域(例如，在第一封装区域100a和第二封装区域100b之间)锯切来实施分割工艺。锯切分割第一封装区域100a与第二封装区域100b。产生来自第一封装区域100a或第二封装区域100b的一个的分割的器件堆叠件。在示出的实施例中，在第二封装组件200连接至第一封装组件100之后实施分割工艺。在其它实施例中，在将第二封装组件200连接至第一封装组件100之前，诸如在将载体衬底102脱粘并且形成导电连接件160之后，实施分割工艺。
77.使用导电连接件158将从第一封装组件100分割的每个集成电路封装件安装至封装衬底300。封装衬底300包括衬底芯302和位于衬底芯302上方的接合焊盘304。衬底芯302可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。此外，衬底芯302可以是soi衬底。通常，soi衬底包括诸如外延硅、锗、硅锗、soi、sgoi或它们的组合的半导体材料层。在一个可选实施例中，衬底芯302是基于诸如玻璃纤维增强树脂芯的绝缘芯。一个示例性芯材料是诸如fr4的玻璃纤维树脂。芯材料的可选物质包括双马来酰亚胺-三嗪bt树脂或者其pcb材料或薄膜。对于衬底芯302可以使用诸如abf或其它层压材料的积聚膜。
78.衬底芯302可以包括有源和无源器件(未示出)。如本领域普通技术人员将意识到的，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于生成用于器件堆叠件的设计的结构和功能需求。可以使用任何合适的方法形成该器件。
79.衬底芯302也可以包括金属化层和通孔(未示出)，其中，接合焊盘304物理和/或电
连接至金属化层和通孔。金属化层可以形成在有源和无源器件上方并且被设计为连接各个器件以形成功能电路。金属化层可以由电介质(例如，低k介电材料)和导电材料(例如，铜)(其具有互连导电材料层的通孔)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在一些实施例中，衬底芯302基本没有有源和无源器件。
80.在一些实施例中，回流导电连接件158以将第一封装组件100附接至接合焊盘304。导电连接件158将包括衬底芯302中的金属化层的封装衬底300电和/或物理连接至第一封装组件100。在一些实施例中，在衬底芯302上形成阻焊剂306。导电连接件158可以设置在阻焊剂306的开口中，以电和机械连接至接合焊盘304。阻焊剂306可以用于保护衬底202的区免受外部损坏。
81.导电连接件158可以具有在其上形成的环氧树脂焊剂，然后回流在将第一封装组件100附接至封装衬底300之后剩余的环氧树脂焊剂的至少一些环氧树脂部分。该剩余的环氧树脂部分可以用作底部填充物以减小应力并且保护由导电连接件158的回流产生的接头。在一些实施例中，可以在第一封装组件100和封装衬底300之间以及围绕导电连接件158形成底部填充物308。底部填充物308可以在附接第一封装组件100之后通过毛细管流动工艺形成，或可以在附接第一封装组件100之前通过合适的沉积方法形成。
82.在一些实施例中，无源器件(例如，表面安装器件(smd)，未示出)也可以附接到第一封装组件100(例如，ubm 156)或附接到封装衬底300(例如，至接合焊盘304)。例如，无源器件可以与导电连接件158接合至第一封装组件100或封装衬底300的相同表面。无源器件可以在将第一封装组件100安装到封装衬底300上之前附接到第一封装组件100，或者可以在将第一封装组件100安装在封装衬底300上之前或之后附接到封装衬底300。
83.应当理解，第一封装组件100可以以其它器件堆叠件实现。例如，示出了pop结构，但是第一封装组件100也可以以倒装芯片球栅阵列(fcbga)封装件来实现。在这样的实施例中，将第一封装组件100安装到诸如封装衬底300的衬底，但是省略第二封装组件200。替代地，可以将盖或散热器附接到第一封装组件100。当省略第二封装组件200时，也可以省略背侧再分布结构106和通孔116。
84.也可以包括其它部件和工艺。例如，可以包括测试结构以辅助3d封装件或3dic器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，从而允许使用探针和/或探针卡等测试3d封装件或3dic。验证测试可以在中间结构以及最终结构上实施。另外，本文公开的结构和方法可以与结合已知良好管芯的中间验证的测试方法结合使用，以增加良率并降低成本。
85.实施例可以实现许多优势。用依次变高的镀电流密度的三个镀工艺122、124和126形成通孔116，可以使镀工艺122、124和126的共形性以及产生的通孔116的宽度w1和w2(见图5b至图5e)受控。用共形镀工艺镀通孔116的初始层(例如，第一导电材料层116b，见图5b)有助于第一导电材料层116b适当地粘附至晶种层116a，从而减少了剥离的可能性。利用非共形镀工艺来镀通孔116的最终层(例如，第三导电材料层116d，见图5d)有助于第三导电材料层116d形成锥形上部116u，该上部116u具有凸形最上表面和连续且非线性减小的宽度(见图5e)。通孔116的锥形上部116u有助于减少或避免在用于密封剂130的平坦化工艺期间在密封剂130中形成空隙(见图8b)。因此，可以增加第一封装组件100的机械稳定性。此外，可以减少使通孔116短路的机会，从而提高第一封装组件100的制造良率。
86.在实施例中，器件包括：集成电路管芯；以及至少部分地围绕集成电路管芯的密封剂，该密封剂包括具有平均直径的填充剂；延伸穿过密封剂的通孔，通孔的下部具有恒定的宽度，并且上部具有连续减小的宽度，上部的厚度大于填充剂的平均直径；以及再分布结构，包括：位于通孔、密封剂和集成电路管芯上的介电层；以及金属化图案，具有延伸穿过介电层的通孔部分和沿着介电层延伸的线部分，金属化图案电连接至通孔和集成电路管芯。
87.在该器件的一些实施例中，通孔的上部在从通孔的下部朝向通孔的上部延伸的方向上具有非线性锥度。在该器件的一些实施例中，通孔的上部的厚度在8μm至10μm的范围内。在该器件的一些实施例中，通孔的上部具有带有第一圆形轮廓的第一角部区域和带有第二圆形轮廓的第二角部区域，并且第二圆形轮廓与第一圆形轮廓不同。在该器件的一些实施例中，填充剂的一部分设置在通孔的第一距离内，该第一距离在2μm至25μm的范围内。在该器件的一些实施例中，密封剂还包括具有平均直径的促进剂，促进剂的平均直径小于填充剂的平均直径。在该器件的一些实施例中，填充剂是二氧化硅，并且促进剂是有机膦。
88.在实施例中，方法包括：在第一介电层中形成第一开口，该第一开口暴露第一金属化图案；以及形成通孔，包括：在第一开口中以及第一金属化层的由第一开口暴露的部分上沉积晶种层；利用镀工艺在晶种层上镀第一导电材料层，以第一镀电流密度实施第一镀工艺；利用第二镀工艺在第一导电材料层上镀第二导电材料层，以第二镀电流密度实施第二镀工艺，第二镀电流密度大于第一镀电流密度；以及利用第三镀工艺在第二导电材料层上镀第三导电材料层，以第三镀电流密度实施第三镀工艺，第三镀电流密度大于第二镀电流密度。
89.在一些实施例中，该方法进一步包括：将集成电路管芯放置在与通孔相邻的第一介电层上；用密封剂密封集成电路管芯和通孔；以及平坦化密封剂，从而使得密封剂、集成电路管芯和通孔的最上表面齐平。在该方法的一些实施例中，密封剂包括具有平均直径的填充剂，其中，通孔的下部具有恒定的宽度，并且上部具有连续减小的宽度，并且在平坦化通孔之后，上部的宽度大于填充剂的平均直径。在该方法的一些实施例中，通孔的上部的厚度在8μm至10μm的范围内。在该方法的一些实施例中，密封剂还包括具有平均直径的促进剂，促进剂的平均直径小于填充剂的平均直径。在该方法的一些实施方式中，填充剂是二氧化硅，并且促进剂是有机膦。在该方法的一些实施例中，第一镀电流密度在5a/dm2至10a/dm2的范围内，第二镀电流密度在15a/dm2至22a/dm2的范围内，并且第三镀电流密度在20a/dm2至30a/dm2的范围内。在该方法的一些实施例中，第二导电材料层的厚度大于第一导电材料层的厚度，并且其中，第三导电材料层的厚度小于第二导电材料层的厚度。在该方法的一些实施例中，晶种层包括钛层，并且其中，第一导电材料层、第二导电材料层和第三导电材料层包括铜层。在该方法的一些实施例中，镀第三导电材料层包括以与第三导电材料层的第二拐角区域不同的速率镀第三导电材料层的第一拐角区域。
90.在实施例中，方法包括：形成从介电层延伸的通孔，该通孔具有凸形的最上表面，该通孔用多个镀工艺形成，每个连续的一个镀工艺以比先前的一个镀工艺更高的镀电流密度实施；将集成电路管芯放置在与通孔相邻的介电层上；用密封剂密封集成电路管芯和通孔，该密封剂包括具有平均直径的填充剂；平坦化密封剂，从而使得密封剂、集成电路管芯和通孔的最上表面齐平，其中，在平坦化之后，通孔的凸形最上表面的剩余部分具有第一厚度，第一厚度大于填充剂的平均直径；以及在通孔、密封剂和集成电路管芯上形成再分布结
构，再分布结构电连接通孔和集成电路管芯。
91.在该方法的一些实施例中，最初的一个镀工艺是共形镀工艺，并且最后的一个镀工艺是非共形镀工艺。在该方法的一些实施例中，凸形最上表面的剩余部分的第一厚度在8μm至10μm的范围内。
92.上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

技术特征：
1.一种半导体器件，包括：集成电路管芯；密封剂，至少部分地围绕所述集成电路管芯，所述密封剂包括具有平均直径的填充剂；通孔，延伸穿过所述密封剂，所述通孔的下部具有恒定的宽度，并且所述通孔的上部具有连续减小的宽度，所述上部的厚度大于所述填充剂的平均直径；以及再分布结构，包括：介电层，位于所述通孔、所述密封剂和所述集成电路管芯上；以及金属化图案，具有延伸穿过所述介电层的通孔部分和沿着所述介电层延伸的线部分，所述金属化图案电连接至所述通孔和所述集成电路管芯。2.根据权利要求1所述的半导体器件，其中，所述通孔的上部在从所述通孔的下部朝向所述通孔的上部延伸的方向上具有非线性锥度。3.根据权利要求1所述的半导体器件，其中，所述通孔的上部的厚度在8μm至10μm的范围内。4.根据权利要求1所述的半导体器件，其中，所述通孔的上部具有带有第一圆形轮廓的第一角部区域和带有第二圆形轮廓的第二角部区域，并且所述第二圆形轮廓与所述第一圆形轮廓不同。5.根据权利要求1所述的半导体器件，其中，所述填充剂的一部分设置在所述通孔的第一距离内，所述第一距离在2μm至25μm的范围内。6.根据权利要求1所述的半导体器件，其中，所述密封剂还包括具有平均直径的促进剂，所述促进剂的平均直径小于所述填充剂的平均直径。7.根据权利要求6所述的半导体器件，其中，所述填充剂是二氧化硅，并且所述促进剂是有机膦。8.根据权利要求1所述的半导体器件，其中，所述通孔的所述上部的导电材料的密度小于所述通孔的所述下部的导电材料的密度。9.一种半导体器件，包括：第一再分布结构，包括第一再分布线；第二再分布结构，包括第二再分布线；密封剂，位于所述第一再分布结构和所述第二再分布结构之间；以及通孔，延伸穿过所述密封剂，所述通孔具有靠近所述第一再分布结构的第一部分以及具有靠近所述第二再分布结构的第二部分，所述第一部分具有直侧壁，所述第二部分具有锥形侧壁，所述通孔将所述第一再分布结构的所述第一再分布线连接至所述第二再分布结构的所述第二再分布线。10.根据权利要求9所述的半导体器件，进一步包括：所述密封剂中的集成电路管芯，所述集成电路管芯连接至所述第二再分布结构的所述第二再分布线。

技术总结
在实施例中，半导体器件包括：集成电路管芯；至少部分地围绕集成电路管芯的密封剂，该密封剂包括具有平均直径的填充剂；延伸穿过密封剂的通孔，通孔的下部具有恒定的宽度，并且通孔的上部具有连续减小的宽度，上部的厚度大于填充剂的平均直径；以及再分布结构，包括：位于通孔、密封剂和集成电路管芯上的介电层；以及金属化图案，具有延伸穿过介电层的通孔部分和沿着介电层延伸的线部分，金属化图案电连接至通孔和集成电路管芯。本发明的实施例还涉及形成半导体器件的方法。形成半导体器件的方法。形成半导体器件的方法。


技术研发人员：黄子松 曾明鸿 林彦良 蔡豪益 蔡及铭 刘重希 林志伟 何明哲
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2020.03.09
技术公布日：2023/1/6