存储器接口装置以及集成电路装置的制造方法
存储器接口装置以及集成电路装置的制造方法
【技术领域】
[0001 ] 本实用新型涉及存储器接口装置以及集成电路装置。
【背景技术】
[0002]在存储系统中，存在两大类存储器。这些类中包括低延迟存储器。低延迟存储器具有有效的无限耐久性或使用周期，不会由于时间或重复的存取而退化。此外，这些类中还包括相对较长延迟的存储器，其不具备无限的耐久性或使用周期，并且会随着时间或重复的存取而退化。存储单元的开发趋势在于，由于处理技术的提高以及对更大存储容量的需求，单元已经被不断的缩小。这必然导致存取晶体管和存储电容器的尺寸缩小，从而会引发若干局限性。例如，每个存取晶体管表现出漏电，这产生将存储电容器的存储电荷缓慢地流失掉。这种漏电特性一以及由此的每个单元的数据保持时间一在不同的晶体管之间会有差别；然而，这种差别会随着存取晶体管尺寸的缩小而增加。另一个问题是，缩小的存储单元会导致更小的存储电容器，因此会减小存储的容量。这又会不利地影响到单元的数据保持时间特性。
【实用新型内容】
[0003]根据本实用新型的实施方式，提供一种存储器接口装置，所述存储器接口装置包括:地址输入端，从主机控制器的地址流中接收地址信息；地址输出端，耦接至多个存储器装置和多路复用器；地址匹配表，包括与备用存储器位置相对应的至少一个修正地址；控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。
[0004]其中，所述存储器接口装置从寄存器装置、缓存器装置、高级存储缓存器或板载缓存器中选择。
[0005]其中，所述多个存储器装置包括多个DRAM装置或多个闪存装置。
[0006]其中，所述地址匹配表包括多个不良地址信息以及多个备用存储器位置，所述多个不良地址信息中的每个与所述多个备用存储器位置中的一个相关联。
[0007]其中，所述多个不良地址信息中的每个包括:序列ID、块ID、芯片ID、行地址以及列地址。
[0008]其中，所述多个备用存储器位置中的每个包括第I列、第2列以及第η列。
[0009]其中，所述地址匹配表包括SRAM单元阵列。
[0010]其中，所述地址匹配表接收不良地址信息，并且移动所述备用存储器位置以替换与所述不良地址信息相关联的不良地址。
[0011]其中，所述控制模块是命令和地址控制模块；以及其中所述控制模块与所述地址匹配表集成在一起。
[0012]其中，所述控制模块进一步包括输入接收器模块或控制和状态寄存器模块。
[0013]其中，所述控制模块进一步包括输入命令、输入地址以及输入芯片-选择解码器丰旲块。
[0014]该存储器接口装置进一步包括奇偶校验模块、信号反转模块、信号延迟模块、PLL、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块以及重置模块。
[0015]其中，所述存储器接口装置耦接至多个DRAM装置，所述多个DRAM装置中的每个包括:多个地址输入端；多个控制输入端；多个数据输入/输出端；多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，所述多个存储单元中的每个耦接至数据输入/输出端；以及备用组，包括多个备用存储单元，使用所述地址匹配表能够从外部对所述多个备用存储单元中的每个进行寻址。
[0016]其中，所述备用组包括备用彳丁、备用列以及备用块。
[0017]根据本实用新型的另一实施方式，提供一种集成电路装置，所述集成电路装置包括:地址输入端，为从地址流接收地址信息；地址输出端，耦接至多个存储器设备和多路复用器；地址匹配表，包括与备用存储器位置对应的至少一个修正地址；以及控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。
[0018]根据本实用新型的另一实施方式，提供一种DRAM集成电路装置，所述DRAM集成电路装置包括:多个常规地址输入端；至少一个备用地址，具有“已选”模式或“未选”模式；多个控制输入端；多个数据输入端；多个数据输出端；多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，每个存储单元包括与存取晶体管耦接的存储电容器，所述多个存储单元中的每个被耦接至数据输入端/输出端；以及
[0019]存储单元备用列，包括多个备用存储单元，多个存储单元备用列中的每个使用所述地址匹配表是能够被从外部寻址的并且具有备用地址输入端，由此所述备用地址输入端被耦接至所述地址匹配表以存取所述存储单元备用列。
[0020]17.根据权利要求16所述的DRAM集成电路装置，其中，所述存储单元备用列包括:第一备用列、第二备用列、第三备用列、第四备用列、第五备用列、第六备用列以及第七备用列；其中所述至少一个备用地址输入端包括:第一备用地址输入端、第二备用地址输入端以及第三备用地址输入端；并且所述装置进一步包括:
[0021]编码的命令和地址总线，具有共享的命令信号和地址信号，
[0022]内部数据输入参考电压电路，命令和地址奇偶校验电路，重置输入信号，或被读出的一组多用途状态寄存器。
[0023]在实施方式中，本实用新型提供一种存储器接口装置。所述装置包括地址输入端、地址输出端、地址匹配表、控制模块以及多路复用器。在【具体实施方式】中，所述存储器接口装置能够从寄存器装置、缓存装置、高级存储缓存器、板载缓冲器装置、存储器控制器等以及它们的组合中选取。
[0024]地址输入端可被配置为从主机控制器或处理元件的地址流中接收地址信息，而地址输出端可耦接到多个存储器装置或其他的存储器接口装置，并且被配置为驱动地址信息。在【具体实施方式】中，该多个存储器装置可以包括多个DRAM装置、闪存装置或者其他类似的存储器装置。此外，多路复用器可以是MUX或DEMUX，并且可耦接到地址输入端和地址输出端。
[0025]地址匹配表可包括SRAM单元阵列或者类似结构。在【具体实施方式】中，这个地址匹配表可包括多个不良地址信息以及多个备用的存储器位置。多个不良地址信息中的每一个能够与多个备用存储器位置中的一个关联。多个不良地址信息中的每一个可包括序列ID、块ID、芯片ID、行地址和列地址。此外，还包括诸如偏移ID的另外的参数。多个备用存储器位置中的每一个能够包括第一列、第二列、……、以及第η列。根据设计和相关应用，可使用不同数目和配置的备用存储器位置。地址匹配表可被配置为接收不良地址信息，以及并可被配置为传输备用存储器位置以替换与不良地址信息相关的不良地址。
[0026]控制模块可以是命令和地址模块，或者类似。该控制模块可与地址匹配表集成在一起。在【具体实施方式】中，该控制模块可被配置为在运行时操作期间从来自耦接至主机控制器的地址命令总线的地址流中确定地址信息。该控制模块可被配置为比较地址流中的每个地址，并且配置为确定每个地址是否与地址匹配表中的存储地址相匹配，从而识别不良地址。控制模块还被配置为采用备用存储器位置的修正地址来替代不良地址。
[0027]在【具体实施方式】中，控制模块包括输入接收器模块或控制和状态寄存器模块。控制模块还可包括输入命令、输入地址以及输入芯片-选择解码器模块。在存储器接口装置中还可包括其他组件，例如奇偶校验模块、信号反转模块、信号延迟模块、PLL(锁相环)、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块、重置模块等。
[0028]在【具体实施方式】中，存储器接口装置可被耦接自多个DRAM装置。这些DRAM装置中的每个包括多个地址输入端、多个控制输入端、多个数据输入/输出端、多个存储器阵列以及备用组。多个存储器阵列中的每个可包括多个存储单元，每个存储单元可耦接至数据输入/输出端。备用组可包括多个备用存储单元。可使用地址匹配表从外部对这些备用存储单元中的每一个寻 址。更进一步地，备用组可由一个或多个备用行、一个或多个备用列或者一个或多个备用块(bank)组成。
[0029]在实施方式中，本实用新型可提供存储器集成电路装置。该装置500可包括多个常规地址输入端、被配置用于“已选”模式或“未选”模式的至少一个备用地址、多个控制输入端、多个数据输入端、多个数据输出端、多个存储器阵列以及存储单元备用组。
[0030]在【具体实施方式】中，多个存储器阵列中的每一个可包括多个存储单元。这些存储单元中的每一个可被耦接至数据输入/输出端。此外，存储单元备用组可包括多个备用存储单元。存储单元备用组可包括一个或多个备用列、一个或多个备用行、一个或多个备用块等。通过使用地址匹配表可从外部寻址这些存储单元中的每个，以及这些存储单元中的每个可配置有备用地址输入端。备用地址输入端可耦接至地址匹配表，以存取备用存储单元。在【具体实施方式】中，备用地址输入端可包括3个不使用的列地址输入端All、A13以及A17中的一个。
[0031]在【具体实施方式】中，在“选择”模式期间，可使用备用地址输入端从存储单元组对多个备用存储单元进行存取。在“读取”操作期间，来自所存取的备用存储单元的数据可被传输到多个数据输出端中的一个。在“写入”操作期间。来自多个数据输入端中的一个数据输入端的数据可被传输到所存取的备用存储单元中。在“未选”模式期间，备用地址输入端可保持非激活的状态，而多个常规地址输入端保持激活状态。
[0032]此外，存储单元备用组可包括各种备用列和备用地址输入端的配置。例如，备用组可包括第一至第七备用列，而备用地址输入端可包括第一至第三备用地址输入端。或者，备用组可包括第一至第三备用列，以及备用地址输入端可包括第一和第二备用地址输入端。可使用这些配置的其他变化、修改和替换。
[0033]存储器集成电路装置还可包括编码的命令和地址总线，其具有共享的命令信号和地址信号；内部数据输入参考电压电路；命令和地址奇偶校验电路；被设计为支持连接性测试的一组电路、重置输入信号、被配置为被读出(数据)的一组多用途状态寄存器或类似组件以及其组合。
[0034]通过本实用新型实现了许多优于常规实施方式和技术的有益效果。例如，存储器IC装置的实施方式可以获得改善的性能和使用寿命。存储器接口装置的实施方式可以便于修补不良或有缺陷的存储单元，或甚至修补由于使用年限、损坏等导致的不理想的存储单元。在检测到存储单元的预定特性要被替代后，可以通过存储器接口装置改线(reroute，绕行)到存储器IC装置的备用存储单元。这些实施方式提供了若干手段来保持或改善存储器的性能，其可根据具体应用的不同硬件和/或软件需求而订制。
【附图说明】
[0035]为了更完整地理解本实用新型，可参考相应的附图。应当理解，这些附图不应被考虑成对本实用新型的范围的限定，将会通过使用附图来更详细地描述下面将要描述的实施方式以及下面将要理解的本实用新型的最佳模式，附图中:
[0036]图1示出了根据本实用新型实施方式的接口电路的简化框图。
[0037]图2示出了根据本实用新型实施方式的简单地址匹配表。
[0038]图3示出了根据本实用新型实施方式的DRAM装置中的备用存储单元的简图。
[0039]图4示出了根据本实用新型【具体实施方式】的存储器接口装置的简化框图。
[0040]图5示出了根据本实用新型实施方式的存储器集成电路装置的简化框图。
[0041]图6示出了根据本实用新型实施方式的用于操作地址匹配表的简化流程图。
[0042]图7示出了根据本实用新型实施方式的存储器集成电路装置的简图。
【具体实施方式】
[0043]存储器存储装置发展的趋势在于，随着由于工艺的进步而使得存储单元持续地缩小，低延迟存储器(例如DRAM装置)中存储单元可能会变得更加容易受到由于使用年限效应或重复存取而发生的错误的影响。此外，由于自然处理的变化而导致弱位的数量将继续增加。因此，期望的是，备用存储单元可用于对延迟存储器中随着装置的寿命而产生的有缺陷存储单元进行纠正。
[0044]本实用新型涉及用于电子应用的存储器装置。更具体地，本实用新型的实施方式提供存储器接口装置以及存储器IC(集成电路)装置，其可被实施为各种计算装置、服务器等。仅仅以示例的方式，这些装置可被配置用于或实施为存储器装置，例如SDRAM、DDR、SDRAM、RDRAM、SRAM以及闪速装置等。但是应该认识到，本实用新型所涵盖的范围比上述应用的范围更宽。
[0045]提供一种这样的系统，即，该系统用于通过使用增强的存储器接口电路或者增强的存储器控制器装置以及使用备用的存储器存储单元来替换存储器系统中的不良存储单元或者是弱(weak)存储单元。
[0046]在示例中，本技术提供对DRAM装置内的弱单元管理的支持。人们认为，随着DRAM工艺技术的不断进步，DRAM单元的存储容量将继续减小，并且越来越多的DRAM存储单元将不能够满足特定的数据保持时间要求。更进一步地，随着弱DRAM存储单元的数量增加，DRAM装置整体上将不能提供足够数量的备用行或者备用列来继续实现修补以及展现完美存储器装置的正面(facade)。根据本示例，本技术提供了逻辑装置与DRAM存储单元耦接，以帮助修复状况不佳的DRAM装置以及减轻弱DRAM单元的不良影响。本系统的更多细节能够从本说明书以及下面更具体的描述中获得。
[0047]示例:如图1所示，利用存储器接口电路中的地址匹配表，控制备用存储器存储单元以动态替换存储器装置中的不良存储单元。
[0048]图1中示出了使用增强的接口电路的示例，该增强的接口电路与DRAM装置中的备用单元组合一起可以用于替换DRAM装置中的不良存储器位置。在图1中，增强的存储器接口电路(标识为110)被示出为包括命令和地址控制单元(标识为120)以及地址匹配表(标识为130)。增强的存储器接口电路将来自主机控制器的地址和命令再驱动到DRAM装置，其中一个DRAM装置在图1中被标识为140。DRAM装置包括备用DRAM单元，该备用DRAM单元的地址被增强的存储器接口电路选择并且实现对不良存储单元位置或者弱存储单元位置的替换，如图2中的表格所示。
[0049]作为示例，DRAM装置可以包括多个存储单元阵列、多个交换块以及多个感应放大单元。每个存储单元阵列包括至少一个存储单元，以及每个存储单元可连接到字线和位线。当然，其他的特征也存在于DRAM装置中。
[0050]图2示出了地址匹配表(AMT)(在图1中标识为130)的示例。图2示出了地址匹配表包含了不良存储器存储单元的地址。在图2的情况下，以DRAM地址格式的形式列出地址:序列ID、块ID、行地址以及列地址。参考的备用ID可以是“O”或“1”，但可以有其他变化。备用ID可用于指示数据总线的偏移，或者像偏移ID那样被用于选择DRAM装置的子集，以响应备用位置的选择。例如，偏移ID可指示:只有存储模块的左侧应当针对不良存储地址被匹配、只有存储模块的右侧应当针对不良存储地址被匹配、存储模块的整个宽度(I个序列)应当针对不良存储地址被匹配或者单个DRAM装置应当针对不良存储地址被匹配。
[0051]在其他实施方式中，芯片ID(CID)以及块组ID的地址字段也可被使用。包含在地址匹配表中的不良存储器存储单元或弱存储器存储单元的地址可以通过制造期间的测试或特定运行时间的测试来被确定。如果确定另外的存储器存储位置为弱的或不良的，则地址匹配表的入口也可以在运行期间被动态地更新。地址匹配表的功能是用作针对流过增强的存储器接口电路110的地址及命令的过滤器。如果给定的存储器存取与地址匹配表的入口匹配，则地址匹配表就用备用存储器位置的地址来替代存储器存取的地址。在这种方式下，从主存储器控制器隐藏了不良存储地址或弱存储地址的存在，并且该增强的存储器接口电路使得存储器装置能够实现不存在不良单元位置或弱单元位置的连续的存储器地址空间，如图3所示。
[0052]AMT可以是数据结构，该数据结构是寄存时钟驱动器(RCD)、寄存器、DRAM装置或是存 储器控制器的地址路径的一部分。AMT包括不良存储单元或是弱存储单元的列表，其可以是弱单元列表(WCL)或是已知的弱位地址(WBA)的列表。这些列表能够在系统执行引导操作期间从非易失性存储器中载入AMT。在正常操作期间，AMT检查流经RCD的用于存取已知的不良存储单元或弱存储单元的命令的地址。在匹配的情况下，AMT能够启动单元修复或替换进程，该进程包括从该DRAM装置中的外部可寻址备用列(ESC)替换数据。可以使用这种技术的DRAM装置包括DDR4RDIMM、具有DDR4SDRAM的LRDIMM或其他类似装置。
[0053]AMT包括多个并行的AMT，以执行地址匹配以及自清除(self-scrubbing)或者错误检查以及纠正的并行操作。例如，一个AMT能够执行自清除操作，而另一个AMT继续操作并响应DRAM命令。在正常的操作期间，弱单元的修复过程以及单元优化的过程能够并行地进行。给定实施方式中AMT的数量是可以改变的，并且可被确定为给定存储器系统所支持的逻辑序列的最大数量。
[0054]作为示例，每个AMT能够包括行地址匹配表(RAMT)结构以及列地址匹配表结构(CAMT)，该列地址匹配表结构可以是快速列地址匹配表(FCAMT)。RAMT可包括与特定的序列、块以及列地址相关的多个行地址。当接收到行存取命令时，该行地址可以发送到每个RAMT。在行地址匹配的情形下，与该行地址相关的列地址可以被移动以填补该CAMT结构的相关入口。在地址总线支持独立的和并行的查找时，行地址表可被配置成支持DRAM装置中的1、2、4、8或更多个序列。
[0055]图3示出了 DRAM装置中的备用存储单元的示例性实施方式。该备用存储器存储单元以为每一行增加列的方式排列。图3示出了组织成块的一行DRAM存储单元，其中每个块具有32个DRAM单元。32个DRAM存储单元的块在图3中被标识为310。图3还示出了在示例性DRAM装置中，通过被共同标识为较大的多路复用器的电路块，使用列地址A[9:3]来在不同的DRAM存储单元块之间进行选择。较大的多路复用器在图3中被标识为320。图3中还示出了备用DRAM单元的两个块，其被标识为330。图3进一步示出了经由标识为340的多路复用器电路，通过使用列地址A[3]可分离地选择备用DRAM单元的两个块。最终，列地址A[13]可用于通过图3中标识为350的多路复用器，在来自基线存储器阵列中的数据或来自备用存储单元的数据之间做出选择。
[0056]为了验证本实用新型技术的原理和操作，已经准备了实施例。这些实施例仅用于示意性目的，而不应过度地限制本文中的权利要求的范围。本领域技术人员能够联想到许多变化、置换或修改。
[0057]为了方便读者，举例定义了以下各项。
[0058]AMT:地址匹配表
[0059]CID:芯片 ID
[0060]IFR:现场修复(In-Field Repair)
[0061]LRDIMM:低负载双列直插存储器模块
[0062]MB:存储器缓存器
[0063]MemBIST:软件工具，用于为整个存储器系统生成用于存储器阵列的内置自测模块，如同VHDL模型
[0064]RCD:寄存时钟驱动器，还被简单地成为“寄存器”
[0065]RDIMM:附带寄存器的双列直插存储器模块
[0066]RID:序列 ID
[0067]sro:串行存在检测
[0068]VRT:可变保持时间
[0069]WBA:弱位地址
[0070]WBAL:弱位地址列表
[0071]WCM:弱单元管理
[0072]在实施例中，技术包括设置在架构中的系统，其中DRAM装置被特征化，以及弱DRAM装置内的弱单元被检测，其地址位置存储在非易失性存储器位置以及弱位地址列表的随后使用实现了对于主机存储器控制器是透明的动态修复。MemBIST的部分将提供检测弱单元的测试算法的描述，关于弱位地址列表存储格式部分将指定他们在非易失性存储器中的存储格式，以及描述具体的修复概念的部分将详述使用弱位地址列表来实现弱单元管理。
[0073]在实施例中，本说明书提供了一种独立于特定的DRAM类型、特定的DIMM类型以及特定的弱位替换概念的高级架构的说明。意旨该说明将用作可以快速地导出特定实施方式的架构说明所基于的主说明。
[0074]在实施例中，DRAM内置外部可寻址备用列的概念被设计用于在DDR3或DDR4寄存器DIMM(RDIMM)或LRDIMM上实施。DRAM内置外部可寻址备用列的概念还使用了存储于一个或多个地址匹配表(AMT)中的已知的弱位地址列表(WBAL)，以针对流经RDIMM或LRDIMM的地址和命令路径的DRAM命令的地址进行比较。在对已知的弱位地址进行匹配的情形中，地址匹配表采用对应于DRAM装置内的一组备用列的列地址，来取代列列存取命令的列地址。备用列用于为被替换的带有已知不良DRAM存储单元或弱DRAM存储单元的列中的数据提供可靠的存储位置。
[0075]在实施例中，图4示出了其中DDR4寄存器被修改为结合有一个或多个地址匹配表的DDR4寄存DIMM。当DRAM命令流经该DDR4寄存器时，地址匹配表检查针对已知的弱位地址位置的DRAM命令的地址。在地址匹配的情形中，DDR4寄存器用DRAM装置内的备用列的地址来动态地替代列存取命令的列地址。
[0076]为了便于实施“内置于DRAM的备用列”的概念，关于地址匹配表和DRAM内置外部可寻址备用列的架构描述可以在以下部分中找到:(I)地址匹配表；(2)DRAM内置外部可寻址备用列。
[0077]在实施方式中，本实用新型提供了一种存储器接口装置。如图4所示，装置400可包括地址输入端411、地址输出端412、地址匹配表420、控制模块430以及多路复用器410。在【具体实施方式】中，该存储器接口装置400可从寄存器装置、缓存器装置、高级存储器缓存器、板载缓存器或类似装置以及它们的组合中选择。
[0078]地址输入端411可被配置为从主机控制器的地址流中接收地址信息，而地址输出端412可以耦接至多个存储器装置并且用于驱动地址信息。在【具体实施方式】中，多个存储器装置401可包括多个DRAM装置、闪存装置或者其他类似的存储器装置。更进一步，多路复用器410可以耦接至地址输入端和地址输出端。
[0079]地址匹配表430可包括SRAM单元阵列等。在【具体实施方式】中，该地址匹配表430可包括多个不良地址信息440和多个备用存储器位置450。多个不良地址信息440中的每个可与多个备用存储器位置450中的一个相关联。多个不良地址信息中的每一个可包括:序列ID 441、块ID 442、芯片ID 443、行地址444以及列地址445。还可以包括附加的参数。多个备用存储器位置中的每个可包括多个存储器组451，该存储器组可包括第I列、第2列、……以及第η列。也可使用行和块的配置，如同可根据设计和相关应用而使用备用存储器位置的不同数量和配置。地址匹配表可被配置为接收不良地址信息以及可被配置为传输备用存储器位置，从而替换与不良地址信息相关联的不良地址。
[0080]控制模块420可以是命令和地址模块等。这个控制模块420可与地址匹配表集成在一起。在【具体实施方式】中，该控制模块420可被配置为，在运行时间操作期间从来自地址命令总线403的地址流中确定地址信息；其中该地址命令总线403耦接至主机控制器402。该控制模块420可被配置为对来自地址流的每一个地址进行比较并且被配置为确定每个地址是否于存储于地址匹配表430中的地址匹配，从而识别不良地址。控制模块420也可被用于利用备用存储器位置450的修正地址替代不良地址。
[0081]在【具体实施方式】中，控制模块420可包括输入接收器模块421以及控制和状态寄存器模块422。控制模块还可包括输入命令模块461、输入地址462以及输入芯片-选择解码器模块463。在存储器接口装置400中还可以包括其他组件，例如奇偶校验模块470、信号反转模块471、信号延迟模块472、PL L (锁相环)473、命令和地址控制模块474、输入缓存终止模块475、时钟停止休眠模块476、重置模块477等。
[0082]在【具体实施方式】中，存储器接口装置可被耦接至多个DRAM装置。这些DRAM装置中的每个可包括多个地址输入端、多个控制输入端、多个数据输入/输出端、多个存储器阵列以及备用组。每个存储器阵列可包括多个存储单元，每个存储单元可被耦接至数据输入/输出端。备用组可包括多个备用存储单元。这些备用存储单元中的每个可通过使用地址匹配表被从外部寻址。进一步，备用组可包括备用行、备用列或是备用序列。
[0083]图5示出了根据本实用新型实施方式的存储器集成电路装置的简化框图。如图所示，该装置500可包括多个常规地址输入端510、被配置用于“已选”模式或“未选”模式的至少一个备用地址520、多个控制输入端530、多个数据输入端540、多个数据输出端550、多个存储器阵列560以及存储单元备用组570。
[0084]在【具体实施方式】中，多个存储器阵列560中的每个可包括多个存储单元561。这些存储单元中的每个可耦接至数据输入/输出端540/550。此外，存储单元备用组570可包括多个备用存储单元571。存储单元备用组570可包括备用列、备用行、备用序列等。这些存储单元571中的每个通过使用地址匹配表580可被从外部寻址，以及并且可配置有备用地址输入端520。备用地址输入端520可耦接至地址匹配表580，以存取备用存储单元571。地址匹配表580可以与控制模块582 —起设置于存储器接口装置581中。该存储器接口 581可以与上面图4所描述的类似。在【具体实施方式】中，备用地址输入端520可包括3个未使用的列地址输入端All、Α13以及A17中的一个。
[0085]在【具体实施方式】中，在“已选”模式下，可使用备用地址输入端520从存储单元组570来存取多个备用存储单元571。在“读取”操作期间，来自存取的备用存储单元571的数据可被传输到多个数据输出端550中的一个。在“写入”操作期间。来自多个数据输入端540中一个的数据可被传输到被存取的备用存储单元571中。在“未选”模式下，备用地址输入端520可保持非激活状态而多个常规地址输入端510保持激活状态。
[0086]此外，存储单元备用组570可包括备用列和备用地址输入端的各种配置。例如，备用组570可包括第I至第7备用列，而该备用地址输入端可包括第I至第3备用地址输入端。或者，备用组可包括第I至第3备用列，以及备用地址输入端包括第I和第2备用地址输入端。可以使用这些配置的其他变化、修改和替换。
[0087]存储器集成电路装置500还可包括具有共享的命令信号和地址信号的编码的命令及地址总线591、内部数据输入参考电压电路592、命令和地址奇偶校验电路593、被设计为支持连接性测试的一组电路594、重置输入信号595、被配置为被读出的一组多用途状态寄存器596、或类似组件以及其结合。这些电路和模块可被耦接到主机控制器590。本领域技术人员可以联想到其他的变形、修改和置换。
[0088]通过本实用新型实现了优于常规实施方式和技术的许多有益效果。例如，存储器IC装置的实施方式可以获得改善的性能和使用寿命。存储器接口装置的实施方式可以便于修补不良或有缺陷的存储单元，或设置修补由于使用年限、损坏或类似原因导致的不理想的存储单元。在检测到存储单元的预定特性要被替代后，可以通过存储器接口装置改线至存储器IC装置的备用存储单元。这些实施方式提供了若干手段以维持或改善存储器的性能，其可根据具体应用的不同硬件和/或软件需求而订制。
[0089]在实施例中，本实用新型提供了一种用于操作存储器接口装置的系统，如下面所述:
[0090]1.在存储器接口装置的地址输入端接收来自主计算机的地址流的地址信息；
[0091]2.在运行时间操作期间，对来自耦接到主机控制器的地址命令总线的地址流进行处理；
[0092]3.连续比较地址流中的每个地址和地址匹配表中的信息，以确定地址是否与地址匹配表中存储的地址匹配；
[0093]4.识别地址匹配表中提供的不良地址；以及
[0094]5.用备用地址位置的修正地址替换不良地址；
[0095]6.传输修正地址到与地址输出端耦接的多路复用器；
[0096]7.将地址信息从所述存储器接口装置的地址输出端驱动至多个存储器装置；
[0097]8.执行需要的其他步骤。
[0098]如所示的，本实用新型的系统执行一系列步骤，所述步骤可被改变、修改、替换、重新排序、扩展、缩小或其任何组合。也就是说，该系统重复上面的任意步骤。这种步骤可单独执行或结合描述的或甚至未描述的其他步骤执行。该步骤可以上面所示的顺序执行，也可以根据按照其他顺序执行。该步骤也可通过使用了其他处理步骤的硬件和软件的结合来执行。该步骤也可通过使用硬件或者使用软件实施的其他处理等来执行。当然，还会存在许多其他的变形、修改和置换。本系统的进一步细节可从本实用新型的说明书中以及以下更详细的描述中找到。
[0099]图6示出了根据本实用新型实施方式的为了用备用单元替换不良单元对地址匹配过程操作的简化流程图。如所示的，本系统执行一配置600，其可以从步骤610开始，即在存储器接口装置的地址输入端从来自主计算机的地址流接收地址信息。该存储器接口装置可被耦接至主计算机。存储器接口装置可以从寄存器装置、缓存器装置、高级内存缓存器或板载缓存器中选取。这些存储器装置可包括多个DRAM装置、闪存装置或其他类似装置以及其组合。
[0100]在运行时间操作期间，在步骤620，可以处理来自耦接至主机控制器的地址命令总线的地址流。在步骤630，对来自地址流的每个地址相继地进行比较以确定地址是否与存储在地址匹配表中的地址相匹配。该地址匹配表可包括多个SRAM单元以及可包括多个不良地址信息和多个备用存储器位置。这些不良地址位置中的每一个可与一个备用存储器位置相关联。每个不良地址信息可包括:序列ID、块ID、芯片ID、行地址以及列地址。每个备用存储器位置可包括一个或多个存储器组，其可包括列、行或块等。在【具体实施方式】中，每个备用存储器位置可包括第1、第2以及第η列。
[0101]在步骤640，地址匹配表中的不良地址可被识别，以及在步骤650中，采用备用存储器位置的修正地址来替换该不良地址。在步骤660，该修正地址可被传输到与地址输出端耦接的多路复用器。该地址匹配表可用于接收不良地址信息以及传输备用存储器位置以替换与不良地址信息相关联的不良地址。此外，在步骤670，系统600可包括将地址信息从存储器接口装置的地址输出端或输出端驱动至多个存储器装置。
[0102]在【具体实施方式】中，比较、识别以及替换的步骤可以在控制模块的控制下执行。该控制模块可以与地址匹配表集成在一起并且可进一步包括输入接收器模块、控制和状态寄存器模块、输入命令模块、输入地址模块、输入芯片-选择解码器模块以及其他类似模块。上述参照图1-5描述了与这些装置的组件和处理相关的更多细节。进一步地，在步骤680，根据不同的具体规定和应用，可以根据需要执行其他步骤。
[0103]图7示出了根据本实用新型实施方式的存储器集成电路装置的示意简图。如图所示，装置700可包括寄存时钟驱动器(RCD)模块710。RCD模块710耦接于多个存储器阵列720以及多个数据缓存器730。数据缓存器730通过控制总线731耦接至RCD 710。该装置700包括串行存在检测(SPD)模块711，其可以包括sro数据以提供标准化的技术来存取有关存储器模块的信息。
[0104]RCD模块710可包括或被耦接至主机控制器以及地址匹配表模块。如前面所述的，存储器接口装置模块可设置在RCD模块710的地址路径上。存储器模块740可以是非易失性存储器例如EEPROM (电可擦除可编程只读存储器)，并且可以存储要被载入到AMT中的WCL。采用该WCL，不良存储单元或者弱存储单元可被存储器阵列720中的备用存储单元721替代。
[0105]参照其中已经示出了实施方式的附图 描述了各种示例实施方式。然而，本实用新型的概念可以以多种不同的方式实现，并且不应被解释为局限于本文所阐述的实施方式。更确切地，提供这些实施方式以使得本公开更详尽和完整，并且将本实用新型思想的范围完全传达给本领域的技术人员。在本说明书通篇中，相似的参考标号指的是相似的元件。
[0106]应当理解，尽管本文中可以使用术语第1、第2等来于描述不同的元件，但是这些元件并不受这些术语的限制。这些术语用于将一个元件与另一个相区分。例如，在不背离本实用新型的范围的前提下，第I元件可以被称为第2元件，类似地，第2元件可被称为第I元件。如本文中所使用的，术语“和/或”包括一个或多个相关所列条目的任意以及全部组合。
[0107]应当理解，当提及一个元件“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件或者可以存在中间元件。相比之下，当提及一个元件被“直接连接”或“直接耦接”至另一个元件，则不可能存在中间元件。用于描述元件之间的关系的其他词汇应当以类似的方式来做解释(例如“之间”相对于“直接……之间”、“邻接”相对于“直接邻接”，等等)O
[0108]本文中所使用的术语的目的在于描述特殊的【具体实施方式】，并且不意旨限制本实用新型概念。如本文中所使用的，单数形式的“一个(a)”、“一(an)”以及“该(the)”意旨还包括复数形式，除非上下文明确地指出并非如此。将进一步理解到，当在本文中使用术语“包括(comprises) ”、“包含(comprising) ”、“含有(includes) ”和 / 或“具有(including) ”时，其用于指定所阐述的特征、整体、步骤、操作、元件和/或组件的存在，但是不排除还有其他的一个或多个特征的存在或添加。
[0109]除非另外有定义，本文使用的所有术语(包括技术术语和科学术语)与本实用新型所属的相关领域的普通技术人员通常所理解的具有同样的含义。进一步应当理解到，诸如通常使用词典中所定义的那些术语应当解释为具有与相关领域的上下文中的意思一致的含义，而不解释为理想的或过于正式的意思，除非本文中清楚地进行了这样的限定。
[0110]应当理解，以上所陈述的描述是本公开的示例，并且示例的修改和变化可以认为是在所要求保护的本实用新型的范围之内。尽管根据使用接口集成电路的具体实施例描述了上述，当地址匹配表以及相关电路可以位于主机控制器、存储器控制器、微处理器或其他集成电路装置中。因此，所附权利要求的范围应当符合最广泛的解释，以涵盖所有这种变形以及类似配置，包括等同物的所有范围。
【主权项】
1.一种存储器接口装置，所述存储器接口装置包括: 地址输入端，从主机控制器的地址流中接收地址信息； 地址输出端，耦接至多个存储器装置和多路复用器； 地址匹配表，包括与备用存储器位置相对应的至少一个修正地址； 控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。2.根据权利要求1所述的存储器接口装置，其中，所述存储器接口装置从寄存器装置、缓存器装置、高级存储缓存器或板载缓存器中选择。3.根据权利要求1所述的存储器接口装置，其中，所述多个存储器装置包括多个DRAM装置或多个闪存装置。4.根据权利要求1所述的存储器接口装置，其中，所述地址匹配表包括多个不良地址信息以及多个备用存储器位置，所述多个不良地址信息中的每个与所述多个备用存储器位置中的一个相关联。5.根据权利要求4所述的存储器接口装置，其中，所述多个不良地址信息中的每个包括:序列ID、块ID、芯片ID、行地址以及列地址。6.根据权利要求4所述的存储器接口装置，其中，所述多个备用存储器位置中的每个包括第I列、第2列以及第η列。7.根据权利要求4所述的存储器接口装置，其中，所述地址匹配表包括SRAM单元阵列。8.根据权利要求4所述的存储器接口装置，其中，所述地址匹配表接收不良地址信息，并且移动所述备用存储器位置以替换与所述不良地址信息相关联的不良地址。9.根据权利要求1所述的存储器接口装置，其中，所述控制模块是命令和地址控制模块；以及其中所述控制模块与所述地址匹配表集成在一起。10.根据权利要求1所述的存储器接口装置，其中，所述控制模块进一步包括输入接收器模块或控制和状态寄存器模块。11.根据权利要求1所述的存储器接口装置，其中，所述控制模块进一步包括输入命令、输入地址以及输入芯片-选择解码器模块。12.根据权利要求1所述的存储器接口装置，进一步包括奇偶校验模块、信号反转模块、信号延迟模块、PLL、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块以及重置模块。13.根据权利要求1所述的存储器接口装置，其中，所述存储器接口装置耦接至多个DRAM装置，所述多个DRAM装置中的每个包括: 多个地址输入端； 多个控制输入端； 多个数据输入/输出端； 多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，所述多个存储单元中的每个耦接至数据输入/输出端；以及 备用组，包括多个备用存储单元，使用所述地址匹配表能够从外部对所述多个备用存储单元中的每个进行寻址。14.根据权利要求13所述的存储器接口装置，其中，所述备用组包括备用行、备用列以及备用块。15.一种集成电路装置，所述集成电路装置包括: 地址输入端，为从地址流接收地址信息； 地址输出端，耦接至多个存储器设备和多路复用器； 地址匹配表，包括与备用存储器位置对应的至少一个修正地址；以及控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。16.一种DRAM集成电路装置，所述DRAM集成电路装置包括: 多个常规地址输入端； 至少一个备用地址，具有“已选”模式或“未选”模式； 多个控制输入端； 多个数据输入端； 多个数据输出端； 多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，每个存储单元包括与存取晶体管耦接的存储电容器，所述多个存储单元中的每个被耦接至数据输入端/输出端；以及 存储单元备用列，包括多个备用存储单元，多个存储单元备用列中的每个使用所述地址匹配表是能够被从外部寻址的并且具有备用地址输入端，由此所述备用地址输入端被耦接至所述地址匹配表以存取所述存储单元备用列。17.根据权利要求16所述的DRAM集成电路装置，其中，所述存储单元备用列包括:第一备用列、第二备用列、第三备用列、第四备用列、第五备用列、第六备用列以及第七备用列；其中所述至少一个备用地址输入端包括:第一备用地址输入端、第二备用地址输入端以及第三备用地址输入端；并且所述装置进一步包括: 编码的命令和地址总线，具有共享的命令信号和地址信号， 内部数据输入参考电压电路， 命令和地址奇偶校验电路， 重置输入信号，或 被读出的一组多用途状态寄存器。
【专利摘要】本实用新型公开了存储器接口装置以及集成电路装置。其中提供一种存储器接口装置，该装置具有地址输入端，用于从主机控制器的地址流中接收地址信息。装置具有地址输出端，用于驱动地址信息，并且被耦接至多个存储器装置。装置具有地址匹配表，包括与备用存储器位置相对应的至少一个修正地址。装置具有控制模块，用于在运行时操作期间，确定来自被耦接至主机控制器的地址命令总线的地址流中的地址信息。所述控制模块用于比较该地址流中的每个地址，并且确定每个地址是否与存储在地址匹配表中的地址匹配从而识别不良地址，以及采用备用存储器位置的修正地址替代所述不良地址。该装置具有多路复用器，耦接至所述地址输入端和所述地址输出端。
【IPC分类】G11C11/4063, G11C8/06
【公开号】CN204695788
【申请号】CN201320685722
【发明人】王大伟
【申请人】颖飞公司
【公开日】2015年10月7日
【申请日】2013年10月31日
【技术领域】
[0001 ] 本实用新型涉及存储器接口装置以及集成电路装置。
【背景技术】
[0002]在存储系统中，存在两大类存储器。这些类中包括低延迟存储器。低延迟存储器具有有效的无限耐久性或使用周期，不会由于时间或重复的存取而退化。此外，这些类中还包括相对较长延迟的存储器，其不具备无限的耐久性或使用周期，并且会随着时间或重复的存取而退化。存储单元的开发趋势在于，由于处理技术的提高以及对更大存储容量的需求，单元已经被不断的缩小。这必然导致存取晶体管和存储电容器的尺寸缩小，从而会引发若干局限性。例如，每个存取晶体管表现出漏电，这产生将存储电容器的存储电荷缓慢地流失掉。这种漏电特性一以及由此的每个单元的数据保持时间一在不同的晶体管之间会有差别；然而，这种差别会随着存取晶体管尺寸的缩小而增加。另一个问题是，缩小的存储单元会导致更小的存储电容器，因此会减小存储的容量。这又会不利地影响到单元的数据保持时间特性。
【实用新型内容】
[0003]根据本实用新型的实施方式，提供一种存储器接口装置，所述存储器接口装置包括:地址输入端，从主机控制器的地址流中接收地址信息；地址输出端，耦接至多个存储器装置和多路复用器；地址匹配表，包括与备用存储器位置相对应的至少一个修正地址；控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。
[0004]其中，所述存储器接口装置从寄存器装置、缓存器装置、高级存储缓存器或板载缓存器中选择。
[0005]其中，所述多个存储器装置包括多个DRAM装置或多个闪存装置。
[0006]其中，所述地址匹配表包括多个不良地址信息以及多个备用存储器位置，所述多个不良地址信息中的每个与所述多个备用存储器位置中的一个相关联。
[0007]其中，所述多个不良地址信息中的每个包括:序列ID、块ID、芯片ID、行地址以及列地址。
[0008]其中，所述多个备用存储器位置中的每个包括第I列、第2列以及第η列。
[0009]其中，所述地址匹配表包括SRAM单元阵列。
[0010]其中，所述地址匹配表接收不良地址信息，并且移动所述备用存储器位置以替换与所述不良地址信息相关联的不良地址。
[0011]其中，所述控制模块是命令和地址控制模块；以及其中所述控制模块与所述地址匹配表集成在一起。
[0012]其中，所述控制模块进一步包括输入接收器模块或控制和状态寄存器模块。
[0013]其中，所述控制模块进一步包括输入命令、输入地址以及输入芯片-选择解码器丰旲块。
[0014]该存储器接口装置进一步包括奇偶校验模块、信号反转模块、信号延迟模块、PLL、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块以及重置模块。
[0015]其中，所述存储器接口装置耦接至多个DRAM装置，所述多个DRAM装置中的每个包括:多个地址输入端；多个控制输入端；多个数据输入/输出端；多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，所述多个存储单元中的每个耦接至数据输入/输出端；以及备用组，包括多个备用存储单元，使用所述地址匹配表能够从外部对所述多个备用存储单元中的每个进行寻址。
[0016]其中，所述备用组包括备用彳丁、备用列以及备用块。
[0017]根据本实用新型的另一实施方式，提供一种集成电路装置，所述集成电路装置包括:地址输入端，为从地址流接收地址信息；地址输出端，耦接至多个存储器设备和多路复用器；地址匹配表，包括与备用存储器位置对应的至少一个修正地址；以及控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。
[0018]根据本实用新型的另一实施方式，提供一种DRAM集成电路装置，所述DRAM集成电路装置包括:多个常规地址输入端；至少一个备用地址，具有“已选”模式或“未选”模式；多个控制输入端；多个数据输入端；多个数据输出端；多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，每个存储单元包括与存取晶体管耦接的存储电容器，所述多个存储单元中的每个被耦接至数据输入端/输出端；以及
[0019]存储单元备用列，包括多个备用存储单元，多个存储单元备用列中的每个使用所述地址匹配表是能够被从外部寻址的并且具有备用地址输入端，由此所述备用地址输入端被耦接至所述地址匹配表以存取所述存储单元备用列。
[0020]17.根据权利要求16所述的DRAM集成电路装置，其中，所述存储单元备用列包括:第一备用列、第二备用列、第三备用列、第四备用列、第五备用列、第六备用列以及第七备用列；其中所述至少一个备用地址输入端包括:第一备用地址输入端、第二备用地址输入端以及第三备用地址输入端；并且所述装置进一步包括:
[0021]编码的命令和地址总线，具有共享的命令信号和地址信号，
[0022]内部数据输入参考电压电路，命令和地址奇偶校验电路，重置输入信号，或被读出的一组多用途状态寄存器。
[0023]在实施方式中，本实用新型提供一种存储器接口装置。所述装置包括地址输入端、地址输出端、地址匹配表、控制模块以及多路复用器。在【具体实施方式】中，所述存储器接口装置能够从寄存器装置、缓存装置、高级存储缓存器、板载缓冲器装置、存储器控制器等以及它们的组合中选取。
[0024]地址输入端可被配置为从主机控制器或处理元件的地址流中接收地址信息，而地址输出端可耦接到多个存储器装置或其他的存储器接口装置，并且被配置为驱动地址信息。在【具体实施方式】中，该多个存储器装置可以包括多个DRAM装置、闪存装置或者其他类似的存储器装置。此外，多路复用器可以是MUX或DEMUX，并且可耦接到地址输入端和地址输出端。
[0025]地址匹配表可包括SRAM单元阵列或者类似结构。在【具体实施方式】中，这个地址匹配表可包括多个不良地址信息以及多个备用的存储器位置。多个不良地址信息中的每一个能够与多个备用存储器位置中的一个关联。多个不良地址信息中的每一个可包括序列ID、块ID、芯片ID、行地址和列地址。此外，还包括诸如偏移ID的另外的参数。多个备用存储器位置中的每一个能够包括第一列、第二列、……、以及第η列。根据设计和相关应用，可使用不同数目和配置的备用存储器位置。地址匹配表可被配置为接收不良地址信息，以及并可被配置为传输备用存储器位置以替换与不良地址信息相关的不良地址。
[0026]控制模块可以是命令和地址模块，或者类似。该控制模块可与地址匹配表集成在一起。在【具体实施方式】中，该控制模块可被配置为在运行时操作期间从来自耦接至主机控制器的地址命令总线的地址流中确定地址信息。该控制模块可被配置为比较地址流中的每个地址，并且配置为确定每个地址是否与地址匹配表中的存储地址相匹配，从而识别不良地址。控制模块还被配置为采用备用存储器位置的修正地址来替代不良地址。
[0027]在【具体实施方式】中，控制模块包括输入接收器模块或控制和状态寄存器模块。控制模块还可包括输入命令、输入地址以及输入芯片-选择解码器模块。在存储器接口装置中还可包括其他组件，例如奇偶校验模块、信号反转模块、信号延迟模块、PLL(锁相环)、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块、重置模块等。
[0028]在【具体实施方式】中，存储器接口装置可被耦接自多个DRAM装置。这些DRAM装置中的每个包括多个地址输入端、多个控制输入端、多个数据输入/输出端、多个存储器阵列以及备用组。多个存储器阵列中的每个可包括多个存储单元，每个存储单元可耦接至数据输入/输出端。备用组可包括多个备用存储单元。可使用地址匹配表从外部对这些备用存储单元中的每一个寻 址。更进一步地，备用组可由一个或多个备用行、一个或多个备用列或者一个或多个备用块(bank)组成。
[0029]在实施方式中，本实用新型可提供存储器集成电路装置。该装置500可包括多个常规地址输入端、被配置用于“已选”模式或“未选”模式的至少一个备用地址、多个控制输入端、多个数据输入端、多个数据输出端、多个存储器阵列以及存储单元备用组。
[0030]在【具体实施方式】中，多个存储器阵列中的每一个可包括多个存储单元。这些存储单元中的每一个可被耦接至数据输入/输出端。此外，存储单元备用组可包括多个备用存储单元。存储单元备用组可包括一个或多个备用列、一个或多个备用行、一个或多个备用块等。通过使用地址匹配表可从外部寻址这些存储单元中的每个，以及这些存储单元中的每个可配置有备用地址输入端。备用地址输入端可耦接至地址匹配表，以存取备用存储单元。在【具体实施方式】中，备用地址输入端可包括3个不使用的列地址输入端All、A13以及A17中的一个。
[0031]在【具体实施方式】中，在“选择”模式期间，可使用备用地址输入端从存储单元组对多个备用存储单元进行存取。在“读取”操作期间，来自所存取的备用存储单元的数据可被传输到多个数据输出端中的一个。在“写入”操作期间。来自多个数据输入端中的一个数据输入端的数据可被传输到所存取的备用存储单元中。在“未选”模式期间，备用地址输入端可保持非激活的状态，而多个常规地址输入端保持激活状态。
[0032]此外，存储单元备用组可包括各种备用列和备用地址输入端的配置。例如，备用组可包括第一至第七备用列，而备用地址输入端可包括第一至第三备用地址输入端。或者，备用组可包括第一至第三备用列，以及备用地址输入端可包括第一和第二备用地址输入端。可使用这些配置的其他变化、修改和替换。
[0033]存储器集成电路装置还可包括编码的命令和地址总线，其具有共享的命令信号和地址信号；内部数据输入参考电压电路；命令和地址奇偶校验电路；被设计为支持连接性测试的一组电路、重置输入信号、被配置为被读出(数据)的一组多用途状态寄存器或类似组件以及其组合。
[0034]通过本实用新型实现了许多优于常规实施方式和技术的有益效果。例如，存储器IC装置的实施方式可以获得改善的性能和使用寿命。存储器接口装置的实施方式可以便于修补不良或有缺陷的存储单元，或甚至修补由于使用年限、损坏等导致的不理想的存储单元。在检测到存储单元的预定特性要被替代后，可以通过存储器接口装置改线(reroute，绕行)到存储器IC装置的备用存储单元。这些实施方式提供了若干手段来保持或改善存储器的性能，其可根据具体应用的不同硬件和/或软件需求而订制。
【附图说明】
[0035]为了更完整地理解本实用新型，可参考相应的附图。应当理解，这些附图不应被考虑成对本实用新型的范围的限定，将会通过使用附图来更详细地描述下面将要描述的实施方式以及下面将要理解的本实用新型的最佳模式，附图中:
[0036]图1示出了根据本实用新型实施方式的接口电路的简化框图。
[0037]图2示出了根据本实用新型实施方式的简单地址匹配表。
[0038]图3示出了根据本实用新型实施方式的DRAM装置中的备用存储单元的简图。
[0039]图4示出了根据本实用新型【具体实施方式】的存储器接口装置的简化框图。
[0040]图5示出了根据本实用新型实施方式的存储器集成电路装置的简化框图。
[0041]图6示出了根据本实用新型实施方式的用于操作地址匹配表的简化流程图。
[0042]图7示出了根据本实用新型实施方式的存储器集成电路装置的简图。
【具体实施方式】
[0043]存储器存储装置发展的趋势在于，随着由于工艺的进步而使得存储单元持续地缩小，低延迟存储器(例如DRAM装置)中存储单元可能会变得更加容易受到由于使用年限效应或重复存取而发生的错误的影响。此外，由于自然处理的变化而导致弱位的数量将继续增加。因此，期望的是，备用存储单元可用于对延迟存储器中随着装置的寿命而产生的有缺陷存储单元进行纠正。
[0044]本实用新型涉及用于电子应用的存储器装置。更具体地，本实用新型的实施方式提供存储器接口装置以及存储器IC(集成电路)装置，其可被实施为各种计算装置、服务器等。仅仅以示例的方式，这些装置可被配置用于或实施为存储器装置，例如SDRAM、DDR、SDRAM、RDRAM、SRAM以及闪速装置等。但是应该认识到，本实用新型所涵盖的范围比上述应用的范围更宽。
[0045]提供一种这样的系统，即，该系统用于通过使用增强的存储器接口电路或者增强的存储器控制器装置以及使用备用的存储器存储单元来替换存储器系统中的不良存储单元或者是弱(weak)存储单元。
[0046]在示例中，本技术提供对DRAM装置内的弱单元管理的支持。人们认为，随着DRAM工艺技术的不断进步，DRAM单元的存储容量将继续减小，并且越来越多的DRAM存储单元将不能够满足特定的数据保持时间要求。更进一步地，随着弱DRAM存储单元的数量增加，DRAM装置整体上将不能提供足够数量的备用行或者备用列来继续实现修补以及展现完美存储器装置的正面(facade)。根据本示例，本技术提供了逻辑装置与DRAM存储单元耦接，以帮助修复状况不佳的DRAM装置以及减轻弱DRAM单元的不良影响。本系统的更多细节能够从本说明书以及下面更具体的描述中获得。
[0047]示例:如图1所示，利用存储器接口电路中的地址匹配表，控制备用存储器存储单元以动态替换存储器装置中的不良存储单元。
[0048]图1中示出了使用增强的接口电路的示例，该增强的接口电路与DRAM装置中的备用单元组合一起可以用于替换DRAM装置中的不良存储器位置。在图1中，增强的存储器接口电路(标识为110)被示出为包括命令和地址控制单元(标识为120)以及地址匹配表(标识为130)。增强的存储器接口电路将来自主机控制器的地址和命令再驱动到DRAM装置，其中一个DRAM装置在图1中被标识为140。DRAM装置包括备用DRAM单元，该备用DRAM单元的地址被增强的存储器接口电路选择并且实现对不良存储单元位置或者弱存储单元位置的替换，如图2中的表格所示。
[0049]作为示例，DRAM装置可以包括多个存储单元阵列、多个交换块以及多个感应放大单元。每个存储单元阵列包括至少一个存储单元，以及每个存储单元可连接到字线和位线。当然，其他的特征也存在于DRAM装置中。
[0050]图2示出了地址匹配表(AMT)(在图1中标识为130)的示例。图2示出了地址匹配表包含了不良存储器存储单元的地址。在图2的情况下，以DRAM地址格式的形式列出地址:序列ID、块ID、行地址以及列地址。参考的备用ID可以是“O”或“1”，但可以有其他变化。备用ID可用于指示数据总线的偏移，或者像偏移ID那样被用于选择DRAM装置的子集，以响应备用位置的选择。例如，偏移ID可指示:只有存储模块的左侧应当针对不良存储地址被匹配、只有存储模块的右侧应当针对不良存储地址被匹配、存储模块的整个宽度(I个序列)应当针对不良存储地址被匹配或者单个DRAM装置应当针对不良存储地址被匹配。
[0051]在其他实施方式中，芯片ID(CID)以及块组ID的地址字段也可被使用。包含在地址匹配表中的不良存储器存储单元或弱存储器存储单元的地址可以通过制造期间的测试或特定运行时间的测试来被确定。如果确定另外的存储器存储位置为弱的或不良的，则地址匹配表的入口也可以在运行期间被动态地更新。地址匹配表的功能是用作针对流过增强的存储器接口电路110的地址及命令的过滤器。如果给定的存储器存取与地址匹配表的入口匹配，则地址匹配表就用备用存储器位置的地址来替代存储器存取的地址。在这种方式下，从主存储器控制器隐藏了不良存储地址或弱存储地址的存在，并且该增强的存储器接口电路使得存储器装置能够实现不存在不良单元位置或弱单元位置的连续的存储器地址空间，如图3所示。
[0052]AMT可以是数据结构，该数据结构是寄存时钟驱动器(RCD)、寄存器、DRAM装置或是存 储器控制器的地址路径的一部分。AMT包括不良存储单元或是弱存储单元的列表，其可以是弱单元列表(WCL)或是已知的弱位地址(WBA)的列表。这些列表能够在系统执行引导操作期间从非易失性存储器中载入AMT。在正常操作期间，AMT检查流经RCD的用于存取已知的不良存储单元或弱存储单元的命令的地址。在匹配的情况下，AMT能够启动单元修复或替换进程，该进程包括从该DRAM装置中的外部可寻址备用列(ESC)替换数据。可以使用这种技术的DRAM装置包括DDR4RDIMM、具有DDR4SDRAM的LRDIMM或其他类似装置。
[0053]AMT包括多个并行的AMT，以执行地址匹配以及自清除(self-scrubbing)或者错误检查以及纠正的并行操作。例如，一个AMT能够执行自清除操作，而另一个AMT继续操作并响应DRAM命令。在正常的操作期间，弱单元的修复过程以及单元优化的过程能够并行地进行。给定实施方式中AMT的数量是可以改变的，并且可被确定为给定存储器系统所支持的逻辑序列的最大数量。
[0054]作为示例，每个AMT能够包括行地址匹配表(RAMT)结构以及列地址匹配表结构(CAMT)，该列地址匹配表结构可以是快速列地址匹配表(FCAMT)。RAMT可包括与特定的序列、块以及列地址相关的多个行地址。当接收到行存取命令时，该行地址可以发送到每个RAMT。在行地址匹配的情形下，与该行地址相关的列地址可以被移动以填补该CAMT结构的相关入口。在地址总线支持独立的和并行的查找时，行地址表可被配置成支持DRAM装置中的1、2、4、8或更多个序列。
[0055]图3示出了 DRAM装置中的备用存储单元的示例性实施方式。该备用存储器存储单元以为每一行增加列的方式排列。图3示出了组织成块的一行DRAM存储单元，其中每个块具有32个DRAM单元。32个DRAM存储单元的块在图3中被标识为310。图3还示出了在示例性DRAM装置中，通过被共同标识为较大的多路复用器的电路块，使用列地址A[9:3]来在不同的DRAM存储单元块之间进行选择。较大的多路复用器在图3中被标识为320。图3中还示出了备用DRAM单元的两个块，其被标识为330。图3进一步示出了经由标识为340的多路复用器电路，通过使用列地址A[3]可分离地选择备用DRAM单元的两个块。最终，列地址A[13]可用于通过图3中标识为350的多路复用器，在来自基线存储器阵列中的数据或来自备用存储单元的数据之间做出选择。
[0056]为了验证本实用新型技术的原理和操作，已经准备了实施例。这些实施例仅用于示意性目的，而不应过度地限制本文中的权利要求的范围。本领域技术人员能够联想到许多变化、置换或修改。
[0057]为了方便读者，举例定义了以下各项。
[0058]AMT:地址匹配表
[0059]CID:芯片 ID
[0060]IFR:现场修复(In-Field Repair)
[0061]LRDIMM:低负载双列直插存储器模块
[0062]MB:存储器缓存器
[0063]MemBIST:软件工具，用于为整个存储器系统生成用于存储器阵列的内置自测模块，如同VHDL模型
[0064]RCD:寄存时钟驱动器，还被简单地成为“寄存器”
[0065]RDIMM:附带寄存器的双列直插存储器模块
[0066]RID:序列 ID
[0067]sro:串行存在检测
[0068]VRT:可变保持时间
[0069]WBA:弱位地址
[0070]WBAL:弱位地址列表
[0071]WCM:弱单元管理
[0072]在实施例中，技术包括设置在架构中的系统，其中DRAM装置被特征化，以及弱DRAM装置内的弱单元被检测，其地址位置存储在非易失性存储器位置以及弱位地址列表的随后使用实现了对于主机存储器控制器是透明的动态修复。MemBIST的部分将提供检测弱单元的测试算法的描述，关于弱位地址列表存储格式部分将指定他们在非易失性存储器中的存储格式，以及描述具体的修复概念的部分将详述使用弱位地址列表来实现弱单元管理。
[0073]在实施例中，本说明书提供了一种独立于特定的DRAM类型、特定的DIMM类型以及特定的弱位替换概念的高级架构的说明。意旨该说明将用作可以快速地导出特定实施方式的架构说明所基于的主说明。
[0074]在实施例中，DRAM内置外部可寻址备用列的概念被设计用于在DDR3或DDR4寄存器DIMM(RDIMM)或LRDIMM上实施。DRAM内置外部可寻址备用列的概念还使用了存储于一个或多个地址匹配表(AMT)中的已知的弱位地址列表(WBAL)，以针对流经RDIMM或LRDIMM的地址和命令路径的DRAM命令的地址进行比较。在对已知的弱位地址进行匹配的情形中，地址匹配表采用对应于DRAM装置内的一组备用列的列地址，来取代列列存取命令的列地址。备用列用于为被替换的带有已知不良DRAM存储单元或弱DRAM存储单元的列中的数据提供可靠的存储位置。
[0075]在实施例中，图4示出了其中DDR4寄存器被修改为结合有一个或多个地址匹配表的DDR4寄存DIMM。当DRAM命令流经该DDR4寄存器时，地址匹配表检查针对已知的弱位地址位置的DRAM命令的地址。在地址匹配的情形中，DDR4寄存器用DRAM装置内的备用列的地址来动态地替代列存取命令的列地址。
[0076]为了便于实施“内置于DRAM的备用列”的概念，关于地址匹配表和DRAM内置外部可寻址备用列的架构描述可以在以下部分中找到:(I)地址匹配表；(2)DRAM内置外部可寻址备用列。
[0077]在实施方式中，本实用新型提供了一种存储器接口装置。如图4所示，装置400可包括地址输入端411、地址输出端412、地址匹配表420、控制模块430以及多路复用器410。在【具体实施方式】中，该存储器接口装置400可从寄存器装置、缓存器装置、高级存储器缓存器、板载缓存器或类似装置以及它们的组合中选择。
[0078]地址输入端411可被配置为从主机控制器的地址流中接收地址信息，而地址输出端412可以耦接至多个存储器装置并且用于驱动地址信息。在【具体实施方式】中，多个存储器装置401可包括多个DRAM装置、闪存装置或者其他类似的存储器装置。更进一步，多路复用器410可以耦接至地址输入端和地址输出端。
[0079]地址匹配表430可包括SRAM单元阵列等。在【具体实施方式】中，该地址匹配表430可包括多个不良地址信息440和多个备用存储器位置450。多个不良地址信息440中的每个可与多个备用存储器位置450中的一个相关联。多个不良地址信息中的每一个可包括:序列ID 441、块ID 442、芯片ID 443、行地址444以及列地址445。还可以包括附加的参数。多个备用存储器位置中的每个可包括多个存储器组451，该存储器组可包括第I列、第2列、……以及第η列。也可使用行和块的配置，如同可根据设计和相关应用而使用备用存储器位置的不同数量和配置。地址匹配表可被配置为接收不良地址信息以及可被配置为传输备用存储器位置，从而替换与不良地址信息相关联的不良地址。
[0080]控制模块420可以是命令和地址模块等。这个控制模块420可与地址匹配表集成在一起。在【具体实施方式】中，该控制模块420可被配置为，在运行时间操作期间从来自地址命令总线403的地址流中确定地址信息；其中该地址命令总线403耦接至主机控制器402。该控制模块420可被配置为对来自地址流的每一个地址进行比较并且被配置为确定每个地址是否于存储于地址匹配表430中的地址匹配，从而识别不良地址。控制模块420也可被用于利用备用存储器位置450的修正地址替代不良地址。
[0081]在【具体实施方式】中，控制模块420可包括输入接收器模块421以及控制和状态寄存器模块422。控制模块还可包括输入命令模块461、输入地址462以及输入芯片-选择解码器模块463。在存储器接口装置400中还可以包括其他组件，例如奇偶校验模块470、信号反转模块471、信号延迟模块472、PL L (锁相环)473、命令和地址控制模块474、输入缓存终止模块475、时钟停止休眠模块476、重置模块477等。
[0082]在【具体实施方式】中，存储器接口装置可被耦接至多个DRAM装置。这些DRAM装置中的每个可包括多个地址输入端、多个控制输入端、多个数据输入/输出端、多个存储器阵列以及备用组。每个存储器阵列可包括多个存储单元，每个存储单元可被耦接至数据输入/输出端。备用组可包括多个备用存储单元。这些备用存储单元中的每个可通过使用地址匹配表被从外部寻址。进一步，备用组可包括备用行、备用列或是备用序列。
[0083]图5示出了根据本实用新型实施方式的存储器集成电路装置的简化框图。如图所示，该装置500可包括多个常规地址输入端510、被配置用于“已选”模式或“未选”模式的至少一个备用地址520、多个控制输入端530、多个数据输入端540、多个数据输出端550、多个存储器阵列560以及存储单元备用组570。
[0084]在【具体实施方式】中，多个存储器阵列560中的每个可包括多个存储单元561。这些存储单元中的每个可耦接至数据输入/输出端540/550。此外，存储单元备用组570可包括多个备用存储单元571。存储单元备用组570可包括备用列、备用行、备用序列等。这些存储单元571中的每个通过使用地址匹配表580可被从外部寻址，以及并且可配置有备用地址输入端520。备用地址输入端520可耦接至地址匹配表580，以存取备用存储单元571。地址匹配表580可以与控制模块582 —起设置于存储器接口装置581中。该存储器接口 581可以与上面图4所描述的类似。在【具体实施方式】中，备用地址输入端520可包括3个未使用的列地址输入端All、Α13以及A17中的一个。
[0085]在【具体实施方式】中，在“已选”模式下，可使用备用地址输入端520从存储单元组570来存取多个备用存储单元571。在“读取”操作期间，来自存取的备用存储单元571的数据可被传输到多个数据输出端550中的一个。在“写入”操作期间。来自多个数据输入端540中一个的数据可被传输到被存取的备用存储单元571中。在“未选”模式下，备用地址输入端520可保持非激活状态而多个常规地址输入端510保持激活状态。
[0086]此外，存储单元备用组570可包括备用列和备用地址输入端的各种配置。例如，备用组570可包括第I至第7备用列，而该备用地址输入端可包括第I至第3备用地址输入端。或者，备用组可包括第I至第3备用列，以及备用地址输入端包括第I和第2备用地址输入端。可以使用这些配置的其他变化、修改和替换。
[0087]存储器集成电路装置500还可包括具有共享的命令信号和地址信号的编码的命令及地址总线591、内部数据输入参考电压电路592、命令和地址奇偶校验电路593、被设计为支持连接性测试的一组电路594、重置输入信号595、被配置为被读出的一组多用途状态寄存器596、或类似组件以及其结合。这些电路和模块可被耦接到主机控制器590。本领域技术人员可以联想到其他的变形、修改和置换。
[0088]通过本实用新型实现了优于常规实施方式和技术的许多有益效果。例如，存储器IC装置的实施方式可以获得改善的性能和使用寿命。存储器接口装置的实施方式可以便于修补不良或有缺陷的存储单元，或设置修补由于使用年限、损坏或类似原因导致的不理想的存储单元。在检测到存储单元的预定特性要被替代后，可以通过存储器接口装置改线至存储器IC装置的备用存储单元。这些实施方式提供了若干手段以维持或改善存储器的性能，其可根据具体应用的不同硬件和/或软件需求而订制。
[0089]在实施例中，本实用新型提供了一种用于操作存储器接口装置的系统，如下面所述:
[0090]1.在存储器接口装置的地址输入端接收来自主计算机的地址流的地址信息；
[0091]2.在运行时间操作期间，对来自耦接到主机控制器的地址命令总线的地址流进行处理；
[0092]3.连续比较地址流中的每个地址和地址匹配表中的信息，以确定地址是否与地址匹配表中存储的地址匹配；
[0093]4.识别地址匹配表中提供的不良地址；以及
[0094]5.用备用地址位置的修正地址替换不良地址；
[0095]6.传输修正地址到与地址输出端耦接的多路复用器；
[0096]7.将地址信息从所述存储器接口装置的地址输出端驱动至多个存储器装置；
[0097]8.执行需要的其他步骤。
[0098]如所示的，本实用新型的系统执行一系列步骤，所述步骤可被改变、修改、替换、重新排序、扩展、缩小或其任何组合。也就是说，该系统重复上面的任意步骤。这种步骤可单独执行或结合描述的或甚至未描述的其他步骤执行。该步骤可以上面所示的顺序执行，也可以根据按照其他顺序执行。该步骤也可通过使用了其他处理步骤的硬件和软件的结合来执行。该步骤也可通过使用硬件或者使用软件实施的其他处理等来执行。当然，还会存在许多其他的变形、修改和置换。本系统的进一步细节可从本实用新型的说明书中以及以下更详细的描述中找到。
[0099]图6示出了根据本实用新型实施方式的为了用备用单元替换不良单元对地址匹配过程操作的简化流程图。如所示的，本系统执行一配置600，其可以从步骤610开始，即在存储器接口装置的地址输入端从来自主计算机的地址流接收地址信息。该存储器接口装置可被耦接至主计算机。存储器接口装置可以从寄存器装置、缓存器装置、高级内存缓存器或板载缓存器中选取。这些存储器装置可包括多个DRAM装置、闪存装置或其他类似装置以及其组合。
[0100]在运行时间操作期间，在步骤620，可以处理来自耦接至主机控制器的地址命令总线的地址流。在步骤630，对来自地址流的每个地址相继地进行比较以确定地址是否与存储在地址匹配表中的地址相匹配。该地址匹配表可包括多个SRAM单元以及可包括多个不良地址信息和多个备用存储器位置。这些不良地址位置中的每一个可与一个备用存储器位置相关联。每个不良地址信息可包括:序列ID、块ID、芯片ID、行地址以及列地址。每个备用存储器位置可包括一个或多个存储器组，其可包括列、行或块等。在【具体实施方式】中，每个备用存储器位置可包括第1、第2以及第η列。
[0101]在步骤640，地址匹配表中的不良地址可被识别，以及在步骤650中，采用备用存储器位置的修正地址来替换该不良地址。在步骤660，该修正地址可被传输到与地址输出端耦接的多路复用器。该地址匹配表可用于接收不良地址信息以及传输备用存储器位置以替换与不良地址信息相关联的不良地址。此外，在步骤670，系统600可包括将地址信息从存储器接口装置的地址输出端或输出端驱动至多个存储器装置。
[0102]在【具体实施方式】中，比较、识别以及替换的步骤可以在控制模块的控制下执行。该控制模块可以与地址匹配表集成在一起并且可进一步包括输入接收器模块、控制和状态寄存器模块、输入命令模块、输入地址模块、输入芯片-选择解码器模块以及其他类似模块。上述参照图1-5描述了与这些装置的组件和处理相关的更多细节。进一步地，在步骤680，根据不同的具体规定和应用，可以根据需要执行其他步骤。
[0103]图7示出了根据本实用新型实施方式的存储器集成电路装置的示意简图。如图所示，装置700可包括寄存时钟驱动器(RCD)模块710。RCD模块710耦接于多个存储器阵列720以及多个数据缓存器730。数据缓存器730通过控制总线731耦接至RCD 710。该装置700包括串行存在检测(SPD)模块711，其可以包括sro数据以提供标准化的技术来存取有关存储器模块的信息。
[0104]RCD模块710可包括或被耦接至主机控制器以及地址匹配表模块。如前面所述的，存储器接口装置模块可设置在RCD模块710的地址路径上。存储器模块740可以是非易失性存储器例如EEPROM (电可擦除可编程只读存储器)，并且可以存储要被载入到AMT中的WCL。采用该WCL，不良存储单元或者弱存储单元可被存储器阵列720中的备用存储单元721替代。
[0105]参照其中已经示出了实施方式的附图 描述了各种示例实施方式。然而，本实用新型的概念可以以多种不同的方式实现，并且不应被解释为局限于本文所阐述的实施方式。更确切地，提供这些实施方式以使得本公开更详尽和完整，并且将本实用新型思想的范围完全传达给本领域的技术人员。在本说明书通篇中，相似的参考标号指的是相似的元件。
[0106]应当理解，尽管本文中可以使用术语第1、第2等来于描述不同的元件，但是这些元件并不受这些术语的限制。这些术语用于将一个元件与另一个相区分。例如，在不背离本实用新型的范围的前提下，第I元件可以被称为第2元件，类似地，第2元件可被称为第I元件。如本文中所使用的，术语“和/或”包括一个或多个相关所列条目的任意以及全部组合。
[0107]应当理解，当提及一个元件“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件或者可以存在中间元件。相比之下，当提及一个元件被“直接连接”或“直接耦接”至另一个元件，则不可能存在中间元件。用于描述元件之间的关系的其他词汇应当以类似的方式来做解释(例如“之间”相对于“直接……之间”、“邻接”相对于“直接邻接”，等等)O
[0108]本文中所使用的术语的目的在于描述特殊的【具体实施方式】，并且不意旨限制本实用新型概念。如本文中所使用的，单数形式的“一个(a)”、“一(an)”以及“该(the)”意旨还包括复数形式，除非上下文明确地指出并非如此。将进一步理解到，当在本文中使用术语“包括(comprises) ”、“包含(comprising) ”、“含有(includes) ”和 / 或“具有(including) ”时，其用于指定所阐述的特征、整体、步骤、操作、元件和/或组件的存在，但是不排除还有其他的一个或多个特征的存在或添加。
[0109]除非另外有定义，本文使用的所有术语(包括技术术语和科学术语)与本实用新型所属的相关领域的普通技术人员通常所理解的具有同样的含义。进一步应当理解到，诸如通常使用词典中所定义的那些术语应当解释为具有与相关领域的上下文中的意思一致的含义，而不解释为理想的或过于正式的意思，除非本文中清楚地进行了这样的限定。
[0110]应当理解，以上所陈述的描述是本公开的示例，并且示例的修改和变化可以认为是在所要求保护的本实用新型的范围之内。尽管根据使用接口集成电路的具体实施例描述了上述，当地址匹配表以及相关电路可以位于主机控制器、存储器控制器、微处理器或其他集成电路装置中。因此，所附权利要求的范围应当符合最广泛的解释，以涵盖所有这种变形以及类似配置，包括等同物的所有范围。
【主权项】
1.一种存储器接口装置，所述存储器接口装置包括: 地址输入端，从主机控制器的地址流中接收地址信息； 地址输出端，耦接至多个存储器装置和多路复用器； 地址匹配表，包括与备用存储器位置相对应的至少一个修正地址； 控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。2.根据权利要求1所述的存储器接口装置，其中，所述存储器接口装置从寄存器装置、缓存器装置、高级存储缓存器或板载缓存器中选择。3.根据权利要求1所述的存储器接口装置，其中，所述多个存储器装置包括多个DRAM装置或多个闪存装置。4.根据权利要求1所述的存储器接口装置，其中，所述地址匹配表包括多个不良地址信息以及多个备用存储器位置，所述多个不良地址信息中的每个与所述多个备用存储器位置中的一个相关联。5.根据权利要求4所述的存储器接口装置，其中，所述多个不良地址信息中的每个包括:序列ID、块ID、芯片ID、行地址以及列地址。6.根据权利要求4所述的存储器接口装置，其中，所述多个备用存储器位置中的每个包括第I列、第2列以及第η列。7.根据权利要求4所述的存储器接口装置，其中，所述地址匹配表包括SRAM单元阵列。8.根据权利要求4所述的存储器接口装置，其中，所述地址匹配表接收不良地址信息，并且移动所述备用存储器位置以替换与所述不良地址信息相关联的不良地址。9.根据权利要求1所述的存储器接口装置，其中，所述控制模块是命令和地址控制模块；以及其中所述控制模块与所述地址匹配表集成在一起。10.根据权利要求1所述的存储器接口装置，其中，所述控制模块进一步包括输入接收器模块或控制和状态寄存器模块。11.根据权利要求1所述的存储器接口装置，其中，所述控制模块进一步包括输入命令、输入地址以及输入芯片-选择解码器模块。12.根据权利要求1所述的存储器接口装置，进一步包括奇偶校验模块、信号反转模块、信号延迟模块、PLL、命令和地址控制模块、输入缓存终止模块、时钟停止休眠模块以及重置模块。13.根据权利要求1所述的存储器接口装置，其中，所述存储器接口装置耦接至多个DRAM装置，所述多个DRAM装置中的每个包括: 多个地址输入端； 多个控制输入端； 多个数据输入/输出端； 多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，所述多个存储单元中的每个耦接至数据输入/输出端；以及 备用组，包括多个备用存储单元，使用所述地址匹配表能够从外部对所述多个备用存储单元中的每个进行寻址。14.根据权利要求13所述的存储器接口装置，其中，所述备用组包括备用行、备用列以及备用块。15.一种集成电路装置，所述集成电路装置包括: 地址输入端，为从地址流接收地址信息； 地址输出端，耦接至多个存储器设备和多路复用器； 地址匹配表，包括与备用存储器位置对应的至少一个修正地址；以及控制模块，耦接至所述地址匹配表和所述多路复用器，并且接收地址流中的地址信息和所述地址匹配表中的地址信息，并且将替代所述地址匹配表中的识别的不良地址的修正地址传输至所述多路复用器，其中所述地址输出端将地址信息驱动至多个存储器设备。16.一种DRAM集成电路装置，所述DRAM集成电路装置包括: 多个常规地址输入端； 至少一个备用地址，具有“已选”模式或“未选”模式； 多个控制输入端； 多个数据输入端； 多个数据输出端； 多个存储器阵列，所述多个存储器阵列中的每个包括多个存储单元，每个存储单元包括与存取晶体管耦接的存储电容器，所述多个存储单元中的每个被耦接至数据输入端/输出端；以及 存储单元备用列，包括多个备用存储单元，多个存储单元备用列中的每个使用所述地址匹配表是能够被从外部寻址的并且具有备用地址输入端，由此所述备用地址输入端被耦接至所述地址匹配表以存取所述存储单元备用列。17.根据权利要求16所述的DRAM集成电路装置，其中，所述存储单元备用列包括:第一备用列、第二备用列、第三备用列、第四备用列、第五备用列、第六备用列以及第七备用列；其中所述至少一个备用地址输入端包括:第一备用地址输入端、第二备用地址输入端以及第三备用地址输入端；并且所述装置进一步包括: 编码的命令和地址总线，具有共享的命令信号和地址信号， 内部数据输入参考电压电路， 命令和地址奇偶校验电路， 重置输入信号，或 被读出的一组多用途状态寄存器。
【专利摘要】本实用新型公开了存储器接口装置以及集成电路装置。其中提供一种存储器接口装置，该装置具有地址输入端，用于从主机控制器的地址流中接收地址信息。装置具有地址输出端，用于驱动地址信息，并且被耦接至多个存储器装置。装置具有地址匹配表，包括与备用存储器位置相对应的至少一个修正地址。装置具有控制模块，用于在运行时操作期间，确定来自被耦接至主机控制器的地址命令总线的地址流中的地址信息。所述控制模块用于比较该地址流中的每个地址，并且确定每个地址是否与存储在地址匹配表中的地址匹配从而识别不良地址，以及采用备用存储器位置的修正地址替代所述不良地址。该装置具有多路复用器，耦接至所述地址输入端和所述地址输出端。
【IPC分类】G11C11/4063, G11C8/06
【公开号】CN204695788
【申请号】CN201320685722
【发明人】王大伟
【申请人】颖飞公司
【公开日】2015年10月7日
【申请日】2013年10月31日
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