一种基于fpga的视频采集存储电路的制作方法
一种基于fpga的视频采集存储电路的制作方法
【技术领域】
[0001]本实用新型涉及一种视频采集存储电路，具体是一种基于FPGA控制器实现数据采集控制与存储控制的视频采集存储电路，属于视频采集处理技术领域。
【背景技术】
[0002]随着多媒体技术的发展，数据量庞大成了视频处理的一个突出问题；在图像帧率及分辨率要求比较高的场合，仅用专用的视频压缩芯片或通用的高性能数字信号处理芯片(DSP)，均无法获得令人满意的效果。并且在实际工程中往往还存在多路视频输入的应用需求，也即是一片核心控制器要控制多片视频解码器。因此现有技术中存在以下需要解决的技术问题。
[0003](一 )在如何实现单核心控制器对多路视频输入进行控制方面，现有技术中广泛采用的技术方案是:各个CCD摄像头的输出端分别与各个频解码芯片的模拟视频信号输入口相连接，各个视频解码芯片的数字信号输视频出口均与核心控制器的数据输入口相连接，核心控制器的数据输出口与外部存储器的输入口相连接。现有技术的以上技术方案存在以下明显缺陷:(I)由于每一路视频输入都会占用核心控制器的一个数据输入口，当输入视频路数较多时便会大大浪费核心控制器端口资源；(2)在核心控制器(例如由DSP芯片实现)软件设计中，必须专门设计一个模块用于实现:一片核心控制器带多路视频，即带有多片解码芯片的情况时，打开指定的一块SAA7113H芯片，这又增加了核心控制器的软件设计复杂度。(二)此外，由于多路视频输入导致数字视频数据的数据量倍增，这对存储器的容量要求也随之增大，通常采用的解决办法是采用双存储器，因而核心控制器(通常由数字信号处理器实现)对存储器的控制难度增大，核心控制器的软件设计复杂度也随之进一步增大。
【实用新型内容】
[0004]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种能适应多路视频输入的应用需求，并且能对大数据量视频数据进行存储控制的视频采集存储电路。
[0005]为了实现上述目的，本实用新型采用了以下的技术方案。
[0006]一种基于FPGA的视频采集存储电路，其特征在于:包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块；
[0007]所述视频解码芯片为SAA7113H芯片；数控选通模块的输入端口个数均为M个，其中M多N ;所述N片视频解码芯片的模拟视频信号输入口 VIN与N个CCD摄像头的输出端分别对应相连接；第1、2、3…N视频解码芯片的数字视频信号输出口 VOUT与数控选通模块的第1、2、3…N输入端对应连接；
[0008]所述FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块；所述地址发生器模块的地址数据输出端与数据存储控制模块的地址输入端相连接；所述视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接；数控选通模块的输出端与所述视频数据采集控制模块的数据输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接；所述数据存储控制模块的第一数据输出端与第一存储器的数据端相连接，所述数据存储控制模块的第一地址输出端与第一存储器的地址端相连接；所述数据存储控制模块的第二数据输出端与第二存储器的数据端相连接，所述数据存储控制模块的第二地址输出端与第二存储器的地址端相连接。
[0009]进一步的，所述视频解码芯片的时钟端SCL与单片机的输入输出口相连接，视频解码芯片的数据端SDA与单片机的输入输出口相连接。
[0010]相比现有技术，本实用新型具有如下优点:本实用新型中，利用数控选通模块和单片机相互配合对多路视频输入，也即是对多块视频解码芯片的数字视频信号输出进行轮流选通，这样虽然增加了单片机和数控选通模块两块芯片，但是却节约了核心控制器宝贵的端口资源，与现有技术中多块视频解码芯片的数字视频信号输出全部由核心控制器接收并且通过在核心控制器软件设计中添加专门的选择函数模块的技术方案相比，本实用新型具有节约视频采集系统核心控制器端口资源，简化核心控制器内部设计，并且便于调试的优点。此外，本实用新型，采用FPGA作为核心控制器，FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块，地址发生器模块产生数据存储地址，解决了视频解码芯片(SAA7113H芯片)只有地址输出口没有地址输出口，不能输出数据存储地址的问题，采集控制模块将SAA7113H芯片输出的数字视频信号进行采集控制后送往数据存储控制模块，据存储控制模块根据地址发生器输出的数据存储地址对第一存储器和第二存储器进行进行交替存储控制，从而实现存储控制，因此与现有技术中采用数字信号处理器实现视频采集控制的现有技术相比，本实用新型具有核心控制器内部电路设计简单，能对大数据量视频数据进行存储控制的优点。
【附图说明】
[0011]图1为本实用新型的电路结构图；
[0012]图2为本实用新型FPGA控制器内部电路结构图；
【具体实施方式】
[0013]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。如图1所示，一种基于FPGA的视频采集存储电路，包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块；视频解码芯片为SAA7113H芯片；数控选通模块可以采用CPLD芯片实现:在CPLD芯片内部数字逻辑设计数据位宽可调的多路数据选择器即可实现，例如将其设计为8输入的数据选择器，则需要据有A、B和C三个二进制数控选通端，三位二进制信号可以选通8通道中的一个通道，连接该输入端至输出。其中SAA7113H芯片和FPGA控制器作为采集、存储控制视频信号的主要器件，单片机和数控选通模块为实现多路视频分别选通的硬件基础。
[0014]本实用新型的电路连接关系如下:N片视频解码芯片的模拟视频信号输入口 VIN与N个CCD摄像头的输出端分别对应相连接，也即是每个CCD摄像头的输出信号分别送往一片视频解码芯片进行处理。数控选通模块的输入端口个数均可以设计为M个，其中M&N;第1、2、3…N视频解码芯片的数字视频信号输出口 VOUT与数控选通模块的第1、2、3…N输入端对应连接；N的数量通常不超过8，因此一个8输入的数据选择器就可以实现对8路以下的视频输入的选通采集。
[0015]FPGA控制器内部数字电路结构是:它包括地址发生器模块、视频数据采集控制模块和数据存储控制模块。地址发生器模块是一个计数器单元，它可对FPGA控制器内部工作时钟进行计数，计数输出端产生数值连续变化的多位数字信号，该多位数字信号也即是以二进制编码形式输出的地址信号。地址发生器模块也可以对视频解码芯片的行锁定时钟输出端LLC输出信号进行计数。视频数据采集控制模块主要用于对视频解码芯片的输出信号进行采集，此外由于视频解码芯片按奇偶场的顺序输出PAL制的数字视频信号，视频数据采集控制模块还需要输出相应的奇偶场信号ODD，‘I’偶 数场，‘0’奇数场。视频数据采集控制模块具有一个数据输入端和一个视频数据输出端。数据存储控制模块用于利用总线切换来实现对两片存储器芯片(通常采用SRAM)进行读写，它具有地址输入端、数据输入端、第一数据输出端、第一地址输出端、第二数据输出端和第二地址输出端。视频数据采集控制模块和数据存储控制模块都可以采用纯数字电路结构实现，也可以调用FPGA控制器内部51核(一种集成在FPGA芯片内部的CPU核)实现相应功能。
[0016]地址发生器模块的地址数据输出端与数据存储控制模块的地址端输入相连接；视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接；数控选通模块的输出端与设置在FPGA控制器内部的视频数据采集控制模块的数据输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接；视频解码芯片的行锁定时钟输出端LLC与所述地址发生器模块的计数时钟端相连接；数据存储控制模块的第一数据输出端与第一存储器的数据端相连接，所述数据存储控制模块的第一地址输出端与第一存储器的地址端相连接；所述数据存储控制模块的第二数据输出端与第二存储器的数据端相连接，所述数据存储控制模块的第二地址输出端与第二存储器的地址端相连接。进一步的，视频解码芯片的时钟端SCL与单片机的输入输出口相连接，视频解码芯片的数据端SDA与单片机的输入输出口相连接，这主要是用于对视频解码芯片SAA7113H芯片进行配置。具体的可采用单片机的两位普通并行输入输出口实现，例如，采用单片机的引脚Pl.0和Pl.1模拟I2C的SDA、SCL,按照I2C协议的时序进行配置。
[0017]本实用新型的工作原理是:本实用新型的单路视频的数据采集处理过程是:(XD摄像头将光信号转化为模拟视频信号，视频解码器将模拟视频信号转换为PAL制的数字视频信号，通过核心控制器将数字信号暂存到存储芯片中，完成视频采集存储功能。每路视频是这样实现分别选通的:单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号000时，数控选通模块的第2输入端便与数控选通模块输出端连通，那么第I视频解码芯片的数字视频信号输出便送入数字信号处理器的数据输入口 VP2，后续处理如前段单路视频的数据处理过程所述，此处不再赘述。以此类推当单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号001时，数控选通模块的第2输入端便与数控选通模块输出端连通，直至当单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号111时:数控选通模块的第8输入端便与数控选通模块输出端连通。
[0018]视频解码芯片被配置的工作过程如下:单片机的引脚Pl.0和Pl.1模拟I2C的SDA、SCL,按照I2C协议的时序对SAA7113H芯片进行配置；根据实际需要单片机可设置SAA7113H芯片的相关功能，如配置芯片的寄存器、复位芯片、使能芯片、改变芯片模式等。当然如果具有8路视频输入便会耗费单片机2个并口(16个引脚)的硬件资源，但是单片机在本实用新型中不承担核心处理任务。视频数据的存储是这样实现的:视频数据采集控制模块视频解码芯片的输出信号进行采集，并将采集得到的数据通过其视频数据输出端送往数据存储控制模块，此外视频数据采集控制模块还输出相应的奇偶场信号ODD，‘I’偶数场，‘0’奇数场。
[0019]数据存储控制模块用于利用总线切换来实现对两片存储器芯片进行读写，但是视频解码芯片SAA7113H芯片不具有地址输出端，因此只能由FPGA控制器来产生对两片存储器芯片进行读写的地址，具体的地址发生器模块通过计数方式产生地址数据并从数据存储地址输出，送往数据存储控制模块的地址输入端，数据存储控制模块将接受到的地址数据分别从第一地址输出端、和第二地址输出端输出，用于对第一存储器和第二存储器进行数据读写。具体的还可以利用总线切换来实现对两片存储器芯片交替读写。对第二存储器写时同时对第一存储器进行读，对第一存储器写时同时对第二存储器进行读，这样就可以实现第一存储器存储第一帧图像，第二存储器存储第二帧图像。
[0020]最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.一种基于FPGA的视频采集存储电路，其特征在于:包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块； 所述视频解码芯片为SAA7113H芯片；数控选通模块的输入端口个数均为M个，其中M^N ;所述N片视频解码芯片的模拟视频信号输入口 VIN与N个CCD摄像头的输出端分别对应相连接；第1、2、3...N视频解码芯片的数字视频信号输出口 VOUT与数控选通模块的第1、2、3...N输入端对应连接； 所述FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块；所述地址发生器模块的地址数据输出端与数据存储控制模块的地址输入端相连接；所述视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接； 数控选通模块的输出端与所述视频数据采集控制模块的数据输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接； 所述数据存储控制模块的第一数据输出端与第一存储器的数据端相连接，所述数据存储控制模块的第一地址输出端与第一存储器的地址端相连接；所述数据存储控制模块的第二数据输出端与第二存储器的数据端相连接，所述数据存储控制模块的第二地址输出端与第二存储器的地址端相连接。2.根据权利要求1所述的一种基于FPGA的视频采集存储电路，其特征在于，所述视频解码芯片的时钟端SCL与单片机的输入输出口相连接，视频解码芯片的数据端SDA与单片机的输入输出口相连接。
【专利摘要】本实用新型公开了一种基于FPGA的视频采集存储电路，包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块；FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块；地址发生器模块的地址数据输出端与数据存储控制模块的地址输入端相连接，视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接，数控选通模块的输出端与视频数据采集控制模块的数据输入端相连接，数据存储控制模块分别与第一存储器和第二存储器相连接。本实用新型具有能适应多路视频输入的应用需求，并且能对大数据量视频数据进行存储控制的优点。
【IPC分类】H04N5/232, H04N5/76
【公开号】CN204652526
【申请号】CN201520299957
【发明人】张仕海, 陈英, 何晓明, 王颖, 熊伟
【申请人】乐山职业技术学院
【公开日】2015年9月16日
【申请日】2015年5月4日
【技术领域】
[0001]本实用新型涉及一种视频采集存储电路，具体是一种基于FPGA控制器实现数据采集控制与存储控制的视频采集存储电路，属于视频采集处理技术领域。
【背景技术】
[0002]随着多媒体技术的发展，数据量庞大成了视频处理的一个突出问题；在图像帧率及分辨率要求比较高的场合，仅用专用的视频压缩芯片或通用的高性能数字信号处理芯片(DSP)，均无法获得令人满意的效果。并且在实际工程中往往还存在多路视频输入的应用需求，也即是一片核心控制器要控制多片视频解码器。因此现有技术中存在以下需要解决的技术问题。
[0003](一 )在如何实现单核心控制器对多路视频输入进行控制方面，现有技术中广泛采用的技术方案是:各个CCD摄像头的输出端分别与各个频解码芯片的模拟视频信号输入口相连接，各个视频解码芯片的数字信号输视频出口均与核心控制器的数据输入口相连接，核心控制器的数据输出口与外部存储器的输入口相连接。现有技术的以上技术方案存在以下明显缺陷:(I)由于每一路视频输入都会占用核心控制器的一个数据输入口，当输入视频路数较多时便会大大浪费核心控制器端口资源；(2)在核心控制器(例如由DSP芯片实现)软件设计中，必须专门设计一个模块用于实现:一片核心控制器带多路视频，即带有多片解码芯片的情况时，打开指定的一块SAA7113H芯片，这又增加了核心控制器的软件设计复杂度。(二)此外，由于多路视频输入导致数字视频数据的数据量倍增，这对存储器的容量要求也随之增大，通常采用的解决办法是采用双存储器，因而核心控制器(通常由数字信号处理器实现)对存储器的控制难度增大，核心控制器的软件设计复杂度也随之进一步增大。
【实用新型内容】
[0004]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种能适应多路视频输入的应用需求，并且能对大数据量视频数据进行存储控制的视频采集存储电路。
[0005]为了实现上述目的，本实用新型采用了以下的技术方案。
[0006]一种基于FPGA的视频采集存储电路，其特征在于:包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块；
[0007]所述视频解码芯片为SAA7113H芯片；数控选通模块的输入端口个数均为M个，其中M多N ;所述N片视频解码芯片的模拟视频信号输入口 VIN与N个CCD摄像头的输出端分别对应相连接；第1、2、3…N视频解码芯片的数字视频信号输出口 VOUT与数控选通模块的第1、2、3…N输入端对应连接；
[0008]所述FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块；所述地址发生器模块的地址数据输出端与数据存储控制模块的地址输入端相连接；所述视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接；数控选通模块的输出端与所述视频数据采集控制模块的数据输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接；所述数据存储控制模块的第一数据输出端与第一存储器的数据端相连接，所述数据存储控制模块的第一地址输出端与第一存储器的地址端相连接；所述数据存储控制模块的第二数据输出端与第二存储器的数据端相连接，所述数据存储控制模块的第二地址输出端与第二存储器的地址端相连接。
[0009]进一步的，所述视频解码芯片的时钟端SCL与单片机的输入输出口相连接，视频解码芯片的数据端SDA与单片机的输入输出口相连接。
[0010]相比现有技术，本实用新型具有如下优点:本实用新型中，利用数控选通模块和单片机相互配合对多路视频输入，也即是对多块视频解码芯片的数字视频信号输出进行轮流选通，这样虽然增加了单片机和数控选通模块两块芯片，但是却节约了核心控制器宝贵的端口资源，与现有技术中多块视频解码芯片的数字视频信号输出全部由核心控制器接收并且通过在核心控制器软件设计中添加专门的选择函数模块的技术方案相比，本实用新型具有节约视频采集系统核心控制器端口资源，简化核心控制器内部设计，并且便于调试的优点。此外，本实用新型，采用FPGA作为核心控制器，FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块，地址发生器模块产生数据存储地址，解决了视频解码芯片(SAA7113H芯片)只有地址输出口没有地址输出口，不能输出数据存储地址的问题，采集控制模块将SAA7113H芯片输出的数字视频信号进行采集控制后送往数据存储控制模块，据存储控制模块根据地址发生器输出的数据存储地址对第一存储器和第二存储器进行进行交替存储控制，从而实现存储控制，因此与现有技术中采用数字信号处理器实现视频采集控制的现有技术相比，本实用新型具有核心控制器内部电路设计简单，能对大数据量视频数据进行存储控制的优点。
【附图说明】
[0011]图1为本实用新型的电路结构图；
[0012]图2为本实用新型FPGA控制器内部电路结构图；
【具体实施方式】
[0013]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。如图1所示，一种基于FPGA的视频采集存储电路，包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块；视频解码芯片为SAA7113H芯片；数控选通模块可以采用CPLD芯片实现:在CPLD芯片内部数字逻辑设计数据位宽可调的多路数据选择器即可实现，例如将其设计为8输入的数据选择器，则需要据有A、B和C三个二进制数控选通端，三位二进制信号可以选通8通道中的一个通道，连接该输入端至输出。其中SAA7113H芯片和FPGA控制器作为采集、存储控制视频信号的主要器件，单片机和数控选通模块为实现多路视频分别选通的硬件基础。
[0014]本实用新型的电路连接关系如下:N片视频解码芯片的模拟视频信号输入口 VIN与N个CCD摄像头的输出端分别对应相连接，也即是每个CCD摄像头的输出信号分别送往一片视频解码芯片进行处理。数控选通模块的输入端口个数均可以设计为M个，其中M&N;第1、2、3…N视频解码芯片的数字视频信号输出口 VOUT与数控选通模块的第1、2、3…N输入端对应连接；N的数量通常不超过8，因此一个8输入的数据选择器就可以实现对8路以下的视频输入的选通采集。
[0015]FPGA控制器内部数字电路结构是:它包括地址发生器模块、视频数据采集控制模块和数据存储控制模块。地址发生器模块是一个计数器单元，它可对FPGA控制器内部工作时钟进行计数，计数输出端产生数值连续变化的多位数字信号，该多位数字信号也即是以二进制编码形式输出的地址信号。地址发生器模块也可以对视频解码芯片的行锁定时钟输出端LLC输出信号进行计数。视频数据采集控制模块主要用于对视频解码芯片的输出信号进行采集，此外由于视频解码芯片按奇偶场的顺序输出PAL制的数字视频信号，视频数据采集控制模块还需要输出相应的奇偶场信号ODD，‘I’偶 数场，‘0’奇数场。视频数据采集控制模块具有一个数据输入端和一个视频数据输出端。数据存储控制模块用于利用总线切换来实现对两片存储器芯片(通常采用SRAM)进行读写，它具有地址输入端、数据输入端、第一数据输出端、第一地址输出端、第二数据输出端和第二地址输出端。视频数据采集控制模块和数据存储控制模块都可以采用纯数字电路结构实现，也可以调用FPGA控制器内部51核(一种集成在FPGA芯片内部的CPU核)实现相应功能。
[0016]地址发生器模块的地址数据输出端与数据存储控制模块的地址端输入相连接；视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接；数控选通模块的输出端与设置在FPGA控制器内部的视频数据采集控制模块的数据输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接；视频解码芯片的行锁定时钟输出端LLC与所述地址发生器模块的计数时钟端相连接；数据存储控制模块的第一数据输出端与第一存储器的数据端相连接，所述数据存储控制模块的第一地址输出端与第一存储器的地址端相连接；所述数据存储控制模块的第二数据输出端与第二存储器的数据端相连接，所述数据存储控制模块的第二地址输出端与第二存储器的地址端相连接。进一步的，视频解码芯片的时钟端SCL与单片机的输入输出口相连接，视频解码芯片的数据端SDA与单片机的输入输出口相连接，这主要是用于对视频解码芯片SAA7113H芯片进行配置。具体的可采用单片机的两位普通并行输入输出口实现，例如，采用单片机的引脚Pl.0和Pl.1模拟I2C的SDA、SCL,按照I2C协议的时序进行配置。
[0017]本实用新型的工作原理是:本实用新型的单路视频的数据采集处理过程是:(XD摄像头将光信号转化为模拟视频信号，视频解码器将模拟视频信号转换为PAL制的数字视频信号，通过核心控制器将数字信号暂存到存储芯片中，完成视频采集存储功能。每路视频是这样实现分别选通的:单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号000时，数控选通模块的第2输入端便与数控选通模块输出端连通，那么第I视频解码芯片的数字视频信号输出便送入数字信号处理器的数据输入口 VP2，后续处理如前段单路视频的数据处理过程所述，此处不再赘述。以此类推当单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号001时，数控选通模块的第2输入端便与数控选通模块输出端连通，直至当单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号111时:数控选通模块的第8输入端便与数控选通模块输出端连通。
[0018]视频解码芯片被配置的工作过程如下:单片机的引脚Pl.0和Pl.1模拟I2C的SDA、SCL,按照I2C协议的时序对SAA7113H芯片进行配置；根据实际需要单片机可设置SAA7113H芯片的相关功能，如配置芯片的寄存器、复位芯片、使能芯片、改变芯片模式等。当然如果具有8路视频输入便会耗费单片机2个并口(16个引脚)的硬件资源，但是单片机在本实用新型中不承担核心处理任务。视频数据的存储是这样实现的:视频数据采集控制模块视频解码芯片的输出信号进行采集，并将采集得到的数据通过其视频数据输出端送往数据存储控制模块，此外视频数据采集控制模块还输出相应的奇偶场信号ODD，‘I’偶数场，‘0’奇数场。
[0019]数据存储控制模块用于利用总线切换来实现对两片存储器芯片进行读写，但是视频解码芯片SAA7113H芯片不具有地址输出端，因此只能由FPGA控制器来产生对两片存储器芯片进行读写的地址，具体的地址发生器模块通过计数方式产生地址数据并从数据存储地址输出，送往数据存储控制模块的地址输入端，数据存储控制模块将接受到的地址数据分别从第一地址输出端、和第二地址输出端输出，用于对第一存储器和第二存储器进行数据读写。具体的还可以利用总线切换来实现对两片存储器芯片交替读写。对第二存储器写时同时对第一存储器进行读，对第一存储器写时同时对第二存储器进行读，这样就可以实现第一存储器存储第一帧图像，第二存储器存储第二帧图像。
[0020]最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.一种基于FPGA的视频采集存储电路，其特征在于:包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块； 所述视频解码芯片为SAA7113H芯片；数控选通模块的输入端口个数均为M个，其中M^N ;所述N片视频解码芯片的模拟视频信号输入口 VIN与N个CCD摄像头的输出端分别对应相连接；第1、2、3...N视频解码芯片的数字视频信号输出口 VOUT与数控选通模块的第1、2、3...N输入端对应连接； 所述FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块；所述地址发生器模块的地址数据输出端与数据存储控制模块的地址输入端相连接；所述视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接； 数控选通模块的输出端与所述视频数据采集控制模块的数据输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接； 所述数据存储控制模块的第一数据输出端与第一存储器的数据端相连接，所述数据存储控制模块的第一地址输出端与第一存储器的地址端相连接；所述数据存储控制模块的第二数据输出端与第二存储器的数据端相连接，所述数据存储控制模块的第二地址输出端与第二存储器的地址端相连接。2.根据权利要求1所述的一种基于FPGA的视频采集存储电路，其特征在于，所述视频解码芯片的时钟端SCL与单片机的输入输出口相连接，视频解码芯片的数据端SDA与单片机的输入输出口相连接。
【专利摘要】本实用新型公开了一种基于FPGA的视频采集存储电路，包括FPGA控制器、单片机、N片视频解码芯片、第一存储器、第二存储器和数控选通模块；FPGA控制器包括地址发生器模块、视频数据采集控制模块和数据存储控制模块；地址发生器模块的地址数据输出端与数据存储控制模块的地址输入端相连接，视频数据采集控制模块的视频数据输出端与数据存储控制模块的数据输入端相连接，数控选通模块的输出端与视频数据采集控制模块的数据输入端相连接，数据存储控制模块分别与第一存储器和第二存储器相连接。本实用新型具有能适应多路视频输入的应用需求，并且能对大数据量视频数据进行存储控制的优点。
【IPC分类】H04N5/232, H04N5/76
【公开号】CN204652526
【申请号】CN201520299957
【发明人】张仕海, 陈英, 何晓明, 王颖, 熊伟
【申请人】乐山职业技术学院
【公开日】2015年9月16日
【申请日】2015年5月4日
最新回复(0)