一种基于频率测量法的cpld频率计的制作方法
一种基于频率测量法的cpld频率计的制作方法
【技术领域】
[0001]本实用新型涉及一种基于频率测量法实现的数字频率计，具体是一种采用CPLD控制器进行频率计数的频率计，属于测控技术领域。
【背景技术】
[0002]在电子工程、资源勘探、仪器仪表等相关应用中，频率测量使用非常普遍，数字频率计也是工程技术人员必不可少的测量工具。
[0003]数字频率计的测量原理通常分为两种:测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为:fx =Nx/Tgo测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为:fx = fs/Nso这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频法。
[0004]无论是基于哪种测量原理实现测量，现有技术中数字频率计的设计通常存在两种不同的技术方案:以单片机为核心芯片进行测量，或者以可编程逻辑器件为核心进行测量。以为单片机为核心进行测量，由于单片机在逻辑运算、智能控制方面，具有较好的特性，因此系统软硬件设计都较简单，调试容易，但是由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提高受限。目前，采用较多的方案还是以可编程逻辑器件，也就是CPLD或者FPGA为控制核心实现测量，这种方式虽然系统工作稳定性高，测量精度高，但是采用CPLD进行测控也存在弊端:主要是CPLD在智能控制方面不够灵活，这就导致CPLD内部逻辑设计复杂度高，除了需要设计常规的计数单元外还需要设计测频控制模块，锁存器，显示译码等模块，特别是对测频控制模块的设计要求较高，因此增大了设计难度。
【实用新型内容】
[0005]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种系统工作稳定性强，测量精度高，并且设计难度小，调试容易的基于频率测量法的CPLD频率计。
[0006]为了实现上述目的，本实用新型采用了以下的技术方案。
[0007]一种基于频率测量法的CPLD频率计，其特征在于:包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ；单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS ;
[0008]所述CPLD控制器包括可控计数器单元和并串转换单元，所述可控计数器单元具有计数使能端，计数时钟端和计数输出端；所述可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接；所述可控计数器单元的计数时钟端为被测信号输入端；所述可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。
[0009]进一步的，所述CPLD控制器为EPM7032S芯片。
[0010]相比现有技术，本实用新型具有如下优点:
[0011]本实用新型中，单片机和CPLD控制器之间采用SPI串行通信接口进行电连接，实现了单片机和CPLD之间的通信，单片机作为主设备可以通过从设备数据输入线SDI向可控计数器单元的计数使能端发送闸门时间信号，而内部计数测量则由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，工作状况稳定，CPLD内部计数单元的计数输出则经内部并串转换单元转换为串行信号后通过从设备数据输出线SDO传输至单片机，单片机将数据转换为用于显示屏显示的频率值，这就又充分利用了单片机在智能运算方面的优势。
[0012]因此与现有技术中以单一的CPLD或者FPGA为控制核心实现测量，内部逻辑设计复杂，调试困难的现状相比，本实用新型具有设计难度小，调试容易的优点。
[0013]而与现有技术中采用单一的单片机作为核心进行测量，由于单片机系统本身特性决定了系统工作稳定性相对纯硬件电路差的状况相比，本实用新型具有系统工作稳定性强，测量精度高的优点。
【附图说明】
[0014]图1为本实用新型的电路结构图；
【具体实施方式】
[0015]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。
[0016]单片机控制系统在测量领域有着广泛的应用，由于本实用新型是基于单片机控制系统这一传统硬件构架进行改进实现其技术目的的，因此首先简单阐述单片机控制系统的基本工作原理以及其在测量等应用领域的局限性。单片机控制系统的核心部分是以单片机芯片的最小系统，也即是包括单片机、时钟电路和复位电路三部分，单片机通常具有16个输入输出端口管脚，在硬件设计上通常最小系统会与大量数字芯片相配合实现各种功能，这种硬件构架往往存在测量精度低，稳定性差，并且使用大量数字芯片实现某些单片机不容易实现的功能，因此PCB板的面积和布线难度都会增大，并且设计可靠性和设计效率都会受到限制。
[0017]如图1所示，本实用新型一种基于频率测量法的CPLD频率计采用如下硬件构架:
[0018]本实用新型频率计包括:单片机和CPLD控制器，单片机通过SPI串行通信接口与CPLD控制器实现电连接。
[0019]实现上述通信连接的基础是:单片机作为一种智能控制芯片可以模拟SPI控制时序，今而实现单片机SPI总线向CPLD控制器发送数据和命令来控制CPLD内部数字逻辑单元，具体电路连接关系是:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS。
[0020]总之单片机的四个输入输出口与CPLD控制器的四个输入输出口分别对应相连接，由单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，从而完成两者之间数据的传输。
[0021]具体的单片机可选用MCS51系列，CPLD控制器可采用EPM7032S型CPLD控制器实现。
[0022]而CPLD控制器内部数字逻辑电路的电路连接关系是:
[0023]CPLD控制器包括可控计数器单元和并串转换单元，可控计数器单元具有计数使能端，计数时钟端和计数输出端；可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接，可控计数器单元的计数时钟端为被测信号输入端，可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。
[0024]具体的可控计数单元可以利用原理图设计方式调用计数器模块实现。
[0025]而并串转换单元具体的可以调用8个带有置位端的寄存器(调用8个寄存器是以并行输入端数据宽度为I个字节为例)，将此8个带有置位端的寄存器首尾串联，也即是第一个带有置位端的寄存器的数据输出Q端与第二个带有置位端的寄存器的数据输入D端相连接，第二个带有置位端的寄存器的数据输出Q端与第三个带有置位端的寄存器的数据输入D端相连接，直至第七个带有置位端的寄存器的数据输出Q端与第八个带有置位端的寄存器的数据输入D端相连接；第八个带有置位端的寄存器的数据输出Q端即是并串转换单元的输出端，而八个带有置位端的寄存器的置位端即是并串转换单元的输入端，八个带有置位端的寄存器的时钟端连接在一起(以上设计是采用CPLD设计中的原理图设计方式实现的)。
[0026]本实用新型的工作原理是:
[0027]首先介绍单片机如何实现与CPLD之间的通信控制，然后阐述二者如何配合发挥各自优势实现测量。
[0028]单片机与CPLD之间的通信控制:
[0029]单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，这种通信方式至少具有根4线(只需要单向通信时3根线也可实现)，具体的分别是:1、从设备数据输入线SDI，也是主设备数据输出线；2、从设备数据输出线SDO，也是主设备数据输入线；3、时钟信号线SCLK，时钟信号由主设备产生；4、从设备使能信号线CS。
[0030]主设备和从设备之间进行同步串行数据传输，在主设备的移位脉冲下，数据按位传输，高位在前，地位在后，为全双工通信，简单高效。
[0031]在本实用新型中单片机为主设备，CPLD为从设备，CPLD在接收到单片机的数据后可以首先暂存，然后用于CPLD内部数字逻辑单元的控制或者数据输入。
[0032]一方面，EPM7032S芯片有36个I/O 口，除去用于和单片机通信的4个端口，还有32个端口可以使用，这足可满足大部分对于端口扩展设计的需求。
[0033]另一方面CPLD为大规模可编程数字集成电路，内部具有大量数字逻辑单元，通过硬件描述语言或者原理图调用设计均可实现复杂稳定的数字逻辑，从而为整个系统提供高速、稳定的硬件基础。
[0034]此外，关于工作时钟可采用如下方案解决:利用外部时钟电路为CPLD控制器提供工作时钟，CPLD控制器内部工作时钟信号经过CPLD内部分频模块分频后提供给单片机作为工作时钟使用，这样就可以进一步简化电路设计。
[0035]具体测量的实现:
[0036]测量的基本原理是:测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为= Nx/Tgo
[0037]本实用新型中可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接，因此单片机作为主设备发送闸门时间信号(闸门时间为Tg，也即是一个高电平时长为Tg的一个数字信号)给可控计数器单元的计数使能端，可控计数器单元的计数时钟端为被测信号输入端，因此被测信号作为计数时钟被可控计数器单元计数，闸门时间内被测信号的变化周期数(或脉冲个数)Nx从可控计数器单元的计数输出端输出，被并串转换电路转换为串行信号，通过从设备数据输出线SDO发送至单片机这一主设备，单片机对数据进行转换处理(主要是依据公式fx = Nx/Tg进行频率计算和显示译码)即可用于显示，因此纯CPLD频率计中的测频控制模块和数据转换模块便由单片机这一强大的智能控制芯片代替，系统的设计难度降低，测量精度却没有受到影响。
[0038]最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.一种基于频率测量法的CPLD频率计，其特征在于:包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ；单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS ; 所述CPLD控制器包括可控计数器单元和并串转换单元，所述可控计数器单元具有计数使能端，计数时钟端和计数输出端；所述可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接；所述可控计数器单元的计数时钟端为被测信号输入端；所述可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。2.根据权利要求1所述的一种基于频率测量法的CPLD频率计，其特征在于，所述CPLD控制器为EPM7032S芯片。
【专利摘要】本实用新型公开了一种基于频率测量法的CPLD频率计，包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接，CPLD控制器包括可控计数器单元和并串转换单元，可控计数器单元具有计数使能端，计数时钟端和计数输出端，可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接，可控计数器单元的计数时钟端为被测信号输入端，可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。本实用新型具有系统工作稳定性强，测量精度高，并且设计难度小，调试容易的优点。
【IPC分类】G01R23/10
【公开号】CN204649841
【申请号】CN201520305658
【发明人】郑 和, 王江汉, 蒋勤, 况君, 林稳章
【申请人】重庆电讯职业学院
【公开日】2015年9月16日
【申请日】2015年5月6日
【技术领域】
[0001]本实用新型涉及一种基于频率测量法实现的数字频率计，具体是一种采用CPLD控制器进行频率计数的频率计，属于测控技术领域。
【背景技术】
[0002]在电子工程、资源勘探、仪器仪表等相关应用中，频率测量使用非常普遍，数字频率计也是工程技术人员必不可少的测量工具。
[0003]数字频率计的测量原理通常分为两种:测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为:fx =Nx/Tgo测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为:fx = fs/Nso这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度，一般对于低频信号采用测周期法，对于高频信号采用测频法。
[0004]无论是基于哪种测量原理实现测量，现有技术中数字频率计的设计通常存在两种不同的技术方案:以单片机为核心芯片进行测量，或者以可编程逻辑器件为核心进行测量。以为单片机为核心进行测量，由于单片机在逻辑运算、智能控制方面，具有较好的特性，因此系统软硬件设计都较简单，调试容易，但是由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提高受限。目前，采用较多的方案还是以可编程逻辑器件，也就是CPLD或者FPGA为控制核心实现测量，这种方式虽然系统工作稳定性高，测量精度高，但是采用CPLD进行测控也存在弊端:主要是CPLD在智能控制方面不够灵活，这就导致CPLD内部逻辑设计复杂度高，除了需要设计常规的计数单元外还需要设计测频控制模块，锁存器，显示译码等模块，特别是对测频控制模块的设计要求较高，因此增大了设计难度。
【实用新型内容】
[0005]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种系统工作稳定性强，测量精度高，并且设计难度小，调试容易的基于频率测量法的CPLD频率计。
[0006]为了实现上述目的，本实用新型采用了以下的技术方案。
[0007]一种基于频率测量法的CPLD频率计，其特征在于:包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ；单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS ;
[0008]所述CPLD控制器包括可控计数器单元和并串转换单元，所述可控计数器单元具有计数使能端，计数时钟端和计数输出端；所述可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接；所述可控计数器单元的计数时钟端为被测信号输入端；所述可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。
[0009]进一步的，所述CPLD控制器为EPM7032S芯片。
[0010]相比现有技术，本实用新型具有如下优点:
[0011]本实用新型中，单片机和CPLD控制器之间采用SPI串行通信接口进行电连接，实现了单片机和CPLD之间的通信，单片机作为主设备可以通过从设备数据输入线SDI向可控计数器单元的计数使能端发送闸门时间信号，而内部计数测量则由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，工作状况稳定，CPLD内部计数单元的计数输出则经内部并串转换单元转换为串行信号后通过从设备数据输出线SDO传输至单片机，单片机将数据转换为用于显示屏显示的频率值，这就又充分利用了单片机在智能运算方面的优势。
[0012]因此与现有技术中以单一的CPLD或者FPGA为控制核心实现测量，内部逻辑设计复杂，调试困难的现状相比，本实用新型具有设计难度小，调试容易的优点。
[0013]而与现有技术中采用单一的单片机作为核心进行测量，由于单片机系统本身特性决定了系统工作稳定性相对纯硬件电路差的状况相比，本实用新型具有系统工作稳定性强，测量精度高的优点。
【附图说明】
[0014]图1为本实用新型的电路结构图；
【具体实施方式】
[0015]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。
[0016]单片机控制系统在测量领域有着广泛的应用，由于本实用新型是基于单片机控制系统这一传统硬件构架进行改进实现其技术目的的，因此首先简单阐述单片机控制系统的基本工作原理以及其在测量等应用领域的局限性。单片机控制系统的核心部分是以单片机芯片的最小系统，也即是包括单片机、时钟电路和复位电路三部分，单片机通常具有16个输入输出端口管脚，在硬件设计上通常最小系统会与大量数字芯片相配合实现各种功能，这种硬件构架往往存在测量精度低，稳定性差，并且使用大量数字芯片实现某些单片机不容易实现的功能，因此PCB板的面积和布线难度都会增大，并且设计可靠性和设计效率都会受到限制。
[0017]如图1所示，本实用新型一种基于频率测量法的CPLD频率计采用如下硬件构架:
[0018]本实用新型频率计包括:单片机和CPLD控制器，单片机通过SPI串行通信接口与CPLD控制器实现电连接。
[0019]实现上述通信连接的基础是:单片机作为一种智能控制芯片可以模拟SPI控制时序，今而实现单片机SPI总线向CPLD控制器发送数据和命令来控制CPLD内部数字逻辑单元，具体电路连接关系是:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS。
[0020]总之单片机的四个输入输出口与CPLD控制器的四个输入输出口分别对应相连接，由单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，从而完成两者之间数据的传输。
[0021]具体的单片机可选用MCS51系列，CPLD控制器可采用EPM7032S型CPLD控制器实现。
[0022]而CPLD控制器内部数字逻辑电路的电路连接关系是:
[0023]CPLD控制器包括可控计数器单元和并串转换单元，可控计数器单元具有计数使能端，计数时钟端和计数输出端；可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接，可控计数器单元的计数时钟端为被测信号输入端，可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。
[0024]具体的可控计数单元可以利用原理图设计方式调用计数器模块实现。
[0025]而并串转换单元具体的可以调用8个带有置位端的寄存器(调用8个寄存器是以并行输入端数据宽度为I个字节为例)，将此8个带有置位端的寄存器首尾串联，也即是第一个带有置位端的寄存器的数据输出Q端与第二个带有置位端的寄存器的数据输入D端相连接，第二个带有置位端的寄存器的数据输出Q端与第三个带有置位端的寄存器的数据输入D端相连接，直至第七个带有置位端的寄存器的数据输出Q端与第八个带有置位端的寄存器的数据输入D端相连接；第八个带有置位端的寄存器的数据输出Q端即是并串转换单元的输出端，而八个带有置位端的寄存器的置位端即是并串转换单元的输入端，八个带有置位端的寄存器的时钟端连接在一起(以上设计是采用CPLD设计中的原理图设计方式实现的)。
[0026]本实用新型的工作原理是:
[0027]首先介绍单片机如何实现与CPLD之间的通信控制，然后阐述二者如何配合发挥各自优势实现测量。
[0028]单片机与CPLD之间的通信控制:
[0029]单片机产生SPI工作时序实现单片机与CPLD控制器之间的SPI通信接口，这种通信方式至少具有根4线(只需要单向通信时3根线也可实现)，具体的分别是:1、从设备数据输入线SDI，也是主设备数据输出线；2、从设备数据输出线SDO，也是主设备数据输入线；3、时钟信号线SCLK，时钟信号由主设备产生；4、从设备使能信号线CS。
[0030]主设备和从设备之间进行同步串行数据传输，在主设备的移位脉冲下，数据按位传输，高位在前，地位在后，为全双工通信，简单高效。
[0031]在本实用新型中单片机为主设备，CPLD为从设备，CPLD在接收到单片机的数据后可以首先暂存，然后用于CPLD内部数字逻辑单元的控制或者数据输入。
[0032]一方面，EPM7032S芯片有36个I/O 口，除去用于和单片机通信的4个端口，还有32个端口可以使用，这足可满足大部分对于端口扩展设计的需求。
[0033]另一方面CPLD为大规模可编程数字集成电路，内部具有大量数字逻辑单元，通过硬件描述语言或者原理图调用设计均可实现复杂稳定的数字逻辑，从而为整个系统提供高速、稳定的硬件基础。
[0034]此外，关于工作时钟可采用如下方案解决:利用外部时钟电路为CPLD控制器提供工作时钟，CPLD控制器内部工作时钟信号经过CPLD内部分频模块分频后提供给单片机作为工作时钟使用，这样就可以进一步简化电路设计。
[0035]具体测量的实现:
[0036]测量的基本原理是:测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为= Nx/Tgo
[0037]本实用新型中可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接，因此单片机作为主设备发送闸门时间信号(闸门时间为Tg，也即是一个高电平时长为Tg的一个数字信号)给可控计数器单元的计数使能端，可控计数器单元的计数时钟端为被测信号输入端，因此被测信号作为计数时钟被可控计数器单元计数，闸门时间内被测信号的变化周期数(或脉冲个数)Nx从可控计数器单元的计数输出端输出，被并串转换电路转换为串行信号，通过从设备数据输出线SDO发送至单片机这一主设备，单片机对数据进行转换处理(主要是依据公式fx = Nx/Tg进行频率计算和显示译码)即可用于显示，因此纯CPLD频率计中的测频控制模块和数据转换模块便由单片机这一强大的智能控制芯片代替，系统的设计难度降低，测量精度却没有受到影响。
[0038]最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.一种基于频率测量法的CPLD频率计，其特征在于:包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接:单片机的第一输入输出口与CPLD控制器的第一输入输出口相连接，连接线记为从设备数据输入线SDI ;单片机的第二输入输出口与CPLD控制器的第二输入输出口相连接，连接线记为从设备数据输出线SDO ；单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为时钟信号线SCLK ;单片机的第四输入输出口与CPLD控制器的第四输入输出口相连接，连接线记为从设备使能信号线CS ; 所述CPLD控制器包括可控计数器单元和并串转换单元，所述可控计数器单元具有计数使能端，计数时钟端和计数输出端；所述可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接；所述可控计数器单元的计数时钟端为被测信号输入端；所述可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。2.根据权利要求1所述的一种基于频率测量法的CPLD频率计，其特征在于，所述CPLD控制器为EPM7032S芯片。
【专利摘要】本实用新型公开了一种基于频率测量法的CPLD频率计，包括单片机和CPLD控制器，所述单片机通过SPI串行通信接口与CPLD控制器实现电连接，CPLD控制器包括可控计数器单元和并串转换单元，可控计数器单元具有计数使能端，计数时钟端和计数输出端，可控计数器单元的计数使能端与所述从设备数据输入线SDI相连接，可控计数器单元的计数时钟端为被测信号输入端，可控计数器单元的计数输出端与并串转换单元的输入端相连接，并串转换单元的输出端与从设备数据输出线SDO相连接。本实用新型具有系统工作稳定性强，测量精度高，并且设计难度小，调试容易的优点。
【IPC分类】G01R23/10
【公开号】CN204649841
【申请号】CN201520305658
【发明人】郑 和, 王江汉, 蒋勤, 况君, 林稳章
【申请人】重庆电讯职业学院
【公开日】2015年9月16日
【申请日】2015年5月6日
最新回复(0)