硅基脊型波导调制器及其制造方法
硅基脊型波导调制器及其制造方法
【专利说明】硅基脊型波导调制器及其制造方法
[0001 ]相关专利申请的交叉参考
[0002]本发明是美国专利申请号为61/998,504，申请日为2014年6月30日的非临时专利申请，并要求其优先权，此处其整体被引入用于参考。
技术领域
[0003]本发明涉及光电器件，尤其涉及硅基脊型波导调制器及其制造方法。
【背景技术】
[0004]近年来，由于硅基调制器具有易集成、低功耗、CMOS工艺兼容性及相对更小尺寸的特性而引起大量关注。这些优势是减少用于长距离和地铁通信的光收发器模块的封装和功耗的关键。在一种方法中，基于光电效应的基于M0S结构娃基调制器的娃基调制器可实现尚速调制。有源区可具有500um长度，相较于现有的铌酸锂(LiNb03)马赫-曾德调制器有点小。同时，驱动电压峰峰值可小至1.2V，呈现9dB的消光比。
[0005]然而，在CMOS工艺中，多晶硅层用作光波导的栅极层，由于晶粒边界的吸收和散射损耗产生高的传输损耗，导致高的插入损耗。同时，100G长距离相干传输对调制器消光比性能具有很高的要求，因此，M0S结构硅基调制器的长度必须延长，以获得高消光比。这是因为考虑到在更高电压下氧化层击穿的风险，更高的驱动电压是不可行的方法。
【发明内容】
[0006]以下概述仅为说明的目的，而决非旨在进行限定。即，以下概述用以介绍本文中所描述的新颖且非显而易见的技术的概念、特点、益处和优点。在下面的详细说明中进一步地介绍了特选的实施方式。因此，以下概述不是旨在识别所要求保护主题的重要特征，也不是旨在用于确定所要求保护主题的范围。
[0007]本发明提供一种新颖的脊型波导M0S结构调制器及其相应的独特制造方法。本发明的实施例减少光损耗并允许调制器的长度延长，以获得更高的消光比。
[0008]在一个方面，光电器件可包括硅基脊型波导调制器。硅基脊型波导调制器可以包括:第一顶部硅层，第二顶部硅层，设置在第一顶部硅层和第二顶部硅层之间的薄栅介质层，形成在第二顶部硅层上的脊型波导，形成在第一顶部硅层上的第一电触头，和形成第二顶部硅层上的第二电触头。第一顶部硅层可包括至少部分地掺杂有第一导电类型的掺杂剂的第一掺杂区。第二顶部硅层可包括至少部分地掺杂有第二导电类型的掺杂剂的第二掺杂区。第二顶部硅层的第二掺杂区可以至少部分地在第一顶部硅层的第一掺杂区域的正上方。薄栅介质层可以包括与第一顶部硅层接触的第一侧和与第二顶部硅层接触的第二侧。当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。
[0009]在一个方面，一种光电器件的制造方法包括以下多个操作步骤，其包括但不限于:形成第一 SOI晶片，其包括第一硅衬底、第一 BOX层和形成于所述第一 BOX层上方的第一顶部硅层;执行第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂;执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层；制备包括第二硅衬底的第二SOI晶片、第二BOX层和形成于所述第二 BOX层上方的第二顶部硅层;执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合;执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层;执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层;执行第二离子注入工艺，以在所述第二顶部硅层中形成第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂;执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导；和执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。
[0010]在一个方面，一种光电器件的制造方法可以包括以下多个操作步骤，包括但不限于:制备包括第一硅衬底的第一 SOI晶片、第一 BOX层和形成于所述第一 BOX层上方的第一顶部硅层;执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层；制备具有第二硅衬底的第二 SOI晶片、第二 BOX层和形成于所述第二 BOX层上方的第二顶部硅层;执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和第二 SOI晶片结合;执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层;执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层；执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导，其中所述第二顶部硅层的窗口区向下蚀刻到所述薄介质层;执行第一离子注入工艺，以通过所述窗口区将第一型掺杂剂注入所述第一顶部硅层;执行第三热处理工艺，以引起所述第一型掺杂剂的横向扩散，在所述第一顶部硅层中形成第一导电型区;执行第二离子注入工艺，以便用第二型掺杂剂在所述第二顶部硅层中形成第二导电型区；和执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。
[0011]在一个方面，光电器件可包括硅基脊型波导调制器。所述硅基脊型波导调制器包括:第一顶部硅区、厚介质层、第二顶部硅区、薄栅介质层、形成于第二顶部硅区上的脊型波导、形成在第一顶部硅层上的第一电触头、和形成在第二顶部硅区上的第二电触头。所述第一顶部硅区至少部分地掺杂，以呈现第一型导电性。所述厚介质层具有与所述第一顶部硅区的厚度近似相同的厚度。所述厚介质层充满所述第一顶部硅区平面的空间。第二顶部硅区至少部分地掺杂，以呈现第二型导电性。所述第二顶部硅区至少部分在所述第一顶部硅区的正上方。所述薄栅介质层设于所述第一顶部硅区和所述第二顶部硅区之间，包括与所述第一顶部硅区接触的第一侧和与所述第二顶部硅区接触的第二侧。当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的第一顶部硅区和第二顶部硅区内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。
[0012]在一个方面，一种光电器件的制造方法可以包括以下多个操作步骤，包括但不限于:制备第一S0I晶片，其包括第一硅衬底、第一埋氧层(BOX)和形成于所述第一BOX层上方的第一顶部硅层;执行第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区至少部分地掺杂，以呈现第一型导电性;执行第一干法刻蚀工艺，以将所述第一顶部硅层的部分向下蚀刻到所述第一BOX层，以形成第一顶部硅区，所述第一掺杂区的至少部分被保留；执行厚介质沉积工艺，以形成厚介质层，所述厚介质层具有完全覆盖所述第一顶部硅区的足够厚度;执行化学机械抛光工艺，以使所述厚介质层平面化，去除所述厚介质层位于所述第一顶部硅区上方的部分;执行第一热处理工艺，以在所述第一顶部硅区上方形成第一薄介质层；制备第二SOI晶片，其包括第二硅衬底、第二BOX层和形成于所述第二BOX层上方的第二顶部硅区；执行晶圆键合工艺，以便随着所述第二顶部硅区面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合;执行研磨工艺和第二干法刻蚀工艺，以去除所述第二 SOI晶片的第二硅衬底，将所述第二 BOX层用作所述第二干法刻蚀工艺的阻挡层;执行第三干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅区用作所述第三干法刻蚀工艺的阻挡层;执行第二离子注入工艺，以在所述第二顶部硅区中形成第二掺杂区，所述第二掺杂区至少部分地掺杂，以呈现第二型导电性，所述第二掺杂区至少部分地位于所述第一掺杂区的正上方;执行第四干法刻蚀工艺，以在所述第二顶部硅区上形成脊型波导；和执行钝化工艺和金属化工艺，以在所述第一顶部硅区上形成第一电触头和在所述第二顶部硅区上形成第二电触头。
[0013]在一个方面，一种马赫-曾德干涉仪包括:输入光波导分路器和输出光波导合路器。所述输入光波导分路器包括第一臂、第二臂和光学耦合到平行设置的所述第一臂和第二臂的输入波导部件。所述输出光波导合路器包括光学親合到所述输入光波导分路器的所述第一臂和第二臂的输出波导部件。所述输入光波导分路器的所述第一臂包括第一光电相位调制器。所述第一光电相位调制器包括:第一顶部硅层、第二顶部硅层、设于所述第一顶部硅层和所述第二顶部硅层之间的薄栅介质层、形成于所述第二顶部硅层上的脊型波导、形成于所述第一顶部硅层上的第一电触头、形成于所述第二顶部硅层上的第二电触头。所述第一顶部硅层至少部分地掺杂，以呈现第一型导电性。所述第二顶部硅层至少部分地掺杂，以呈现第二型导电性。所述第二顶部硅层的掺杂区的至少部分在所述第一顶部硅层的掺杂区正上方。当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反 向，且约束光场的所述脊型波导的折射率被调制。
[0014]附图的简要说明
[0015]附图用于提供对本发明的进一步理解，并被并入作为本说明书的一部分，示出本发明的实施例并与文字描述一起用于解释本发明的原理。附图可不必是成比例的，以便更好地描述图示主题的特定特征。
[0016]图1是根据本发明一个实施例的硅基脊型波导调制器光电结构的剖视图。
[0017]图2是根据本发明一个实施例的光电器件制造工艺流程图。
[0018]图3是根据本发明另一个实施例的光电器件制造工艺流程图。
[0019]图4是根据本发明另一个实施例的硅基脊型波导调制器光电结构的剖视图。
[0020]图5是根据本发明一个实施例的光电器件制造工艺流程图。
[0021]图6是根据本发明的一个实施例的马赫-曾德干涉仪的示意图。
【具体实施方式】
[0022]图1示出了根据本发明一个实施例的硅基脊型波导调制器100的光电结构的剖视图。硅基脊型波导调制器100可在光电器件中实现。
[0023]参考图1，硅基脊型波导调制器100可包括第一顶部硅层120、第二顶部硅层130和薄栅介质层140。第一顶部硅层120可包括第一掺杂区122，其至少部分地用第一导电型掺杂剂进行掺杂，如N型掺杂剂。例如，第一掺杂区122可为N+区。第二顶部硅层130可包括第二掺杂区132，其至少部分地用第二导电型掺杂剂进行掺杂，如P型掺杂剂。例如，第二掺杂区132可为P+区。第二顶部硅层130的第二掺杂区132的至少部分恰好在第一顶部硅层120的第一掺杂区122的上方。薄栅介质层140可设于第一顶部硅层120和第二顶部硅层130之间。薄栅介质层140可包括与第一顶部硅层120接触的第一侧(如，图1中所示的顶面)和与第二顶部硅层130接触的第二侧(如，图1中所示的底面)。硅基脊型波导调制器100也可包括形成于第二顶部硅层130上的脊型波导(未示出)、形成于第一顶部硅层120上的第一电触头125和形成于第二顶部硅层130上的第二电触头135。硅基脊型波导调制器100还可包括形成于第二顶部硅层130和第二掺杂区132上的钝化层150。
[0024]工作时，当电信号施加到第一和第二电触头125、135时，硅基脊型波导调制器100中的自由载流子同时在薄栅介质层140的第一和第二侧上的第一顶部硅层120和第二顶部硅层130内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0025]在一些实施例中，第一顶部硅层120和第二顶部硅层130中的至少一个可由单晶硅制成。
[0026]图2是根据本发明一个实施例的图1中光电器件的制造工艺200的流程图。
[0027]工艺200可被用于制造图1中光电器件的硅基脊型波导调制器100。工艺200可包括许多操作步骤，包括但不限于图2中示出的那些。虽然图2中的操作步骤202-220以特定的顺序示出，但在各实施例中，操作步骤202-220中的某些步骤可能以不同于图2中示出的顺序执行。此外，操作步骤202-220中的某些步骤可并行执行，不必如图2所示的那样串行地执行。为说明性目的，以下对工艺200的描述参考图1中硅基脊型波导调制器100。
[0028]在操作步骤202中，工艺200可包含制备第一绝缘体上硅(SOI)晶片110，其包括第一娃衬底112、第一埋氧层(BOX) 114和形成于第一埋氧层114上方的第一顶部娃层120。
[0029]在操作步骤204中，工艺200可包含执行第一离子注入工艺，以在第一顶部硅层120中形成第一掺杂区122。第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂，如N型掺杂剂。
[0030]在操作步骤206中，工艺200可包含执行热处理工艺，以在第一顶部硅层120上方形成第一薄热氧化介质层140。
[0031]在操作步骤208中，工艺200可包含制备第二SOI晶片(未示出)，其包括第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅层130。
[0032]在操作步骤210中，工艺200可包含执行晶圆键合工艺，以便随着第二顶部硅层130面对面地与薄介质层140键合，将第一 S0I晶片110和第二 S0I晶片结合。
[0033]在操作步骤212中，工艺200可包含执行研磨工艺和第一干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第一干法刻蚀工艺的阻挡层。
[0034]在操作步骤214中，工艺200可包含执行第二干法刻蚀工艺，以去除第二BOX层，将第二顶部硅层130用作第二干法刻蚀工艺的阻挡层。
[0035]在操作步骤216中，工艺200可包含执行第二离子注入工艺，以在第二顶部硅层130中形成第二掺杂区132。第二掺杂区可至少部分地用第二导电型掺杂剂进行掺杂，如P型掺杂剂。
[0036]在操作步骤218中，工艺200可包含执行第三干法刻蚀工艺，以在第二顶部硅层130上形成脊型波导(未示出)。
[0037]在操作步骤220中，工艺200可包含执行钝化工艺和金属化工艺，以在第一顶部硅层120上形成第一电触头125和在第二顶部硅层130上形成第二电触头135。
[0038]在至少一些实施例中，工艺200还包含在第二SOI晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺200还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片
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[0039]图3是根据本发明另一个实施例的图1中光电器件的制造工艺300的流程图。
[0040]工艺300可被用于制造图1中光电器件的硅基脊型波导调制器100。工艺300可包括许多操作步骤，包括但不限于图3中示出的那些。虽然图3中的操作步骤302-322以特定的顺序示出，但在各实施例中，操作步骤302-322中的某些步骤可能以不同于图3中示出的顺序执行。此外，操作步骤302-322中的某些步骤可并行执行，不必如图3所示的那样串行地执行。为说明性目的，以下对工艺300的描述参考图1中硅基脊型波导调制器100。
[0041 ]在操作步骤302中，工艺300可包含制备第一SOI晶片110，其包括第一硅衬底112、第一 BOX层114和形成于第一 BOX层114上方的第一顶部硅层120。
[0042]在操作步骤304中，工艺300可包含执行第一热处理工艺，以在第一顶部硅层120上方形成第一薄热氧化介质层140。
[0043]在操作步骤306中，工艺300可包含制备第二S0I晶片(未示出)，其具有第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅层130。
[0044]在操作步骤308中，工艺300可包含执行晶圆键合工艺，以便随着第二顶部硅层130面对面地与薄介质层140键合，将第一 S0I晶片110和第二 S0I晶片结合。
[0045]在操作步骤310中，工艺300可包含执行研磨工艺和第一干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第一干法刻蚀工艺的阻挡层。
[0046]在操作步骤312中，工艺300可包含执行第二干法刻蚀工艺，以去除第二BOX层，将第二顶部硅层130用作第二干法刻蚀工艺的阻挡层。
[0047]在操作步骤314中，工艺300可包含执行第三干法刻蚀工艺，以在第二顶部硅层130上形成脊型波导(未示出)。第二顶部硅层130的窗口区(未示出)可向下蚀刻到薄介质层140。
[0048]在操作步骤316中，工艺300可包含执行第一离子注入工艺，以通过窗口区将第一型，如N型，掺杂剂注入第一顶部硅层120。
[0049]在操作步骤318中，工艺300可包含执行第三热处理工艺，以引起第一型掺杂剂的横向扩散，在第一顶部硅层120中形成第一导电型区或第一掺杂区122。
[0050]在操作步骤320中，工艺300可包含执行第二离子注入工艺，以便用第二型，如P型，掺杂剂在第二顶部硅层130中形成第二导电型区或第二掺杂区132。[0051 ] 在操作步骤322中，工艺300可包含执行钝化工艺和金属化工艺，以在第一顶部硅层120上形成第一电触头125和在第二顶部硅层130上形成第二电触头135。
[0052]在至少一些实施例中，工艺300还包含在第二SOI晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺300还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片
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[0053]图4示出了根据本发明另一个实施例的硅基脊型波导调制器400的光电结构的剖视图。硅基脊型波导调制器400可在光电器件中实现。
[0054]参考图4，硅基脊型波导调制器400可包括第一顶部硅区 420、第二顶部硅区430、厚介质层416和薄栅介质层440。第一顶部硅区420可至少部分地掺杂，以呈现第一型导电性，如Ν型。例如，第一顶部硅区420可为Ν+区。厚介质层416可具有与第一顶部硅区420的厚度近似相同的厚度，且厚介质层416可充满第一顶部硅区420所在平面的任何剩余空间。第二顶部硅区430可至少部分地掺杂，以呈现第二型导电性，如Ρ型。例如，第二顶部硅区430可为Ρ+区。第二顶部硅区430可至少部分恰好在第一顶部硅区420的上方。薄栅介质层440可设于第一顶部硅区420和第二顶部硅区430之间。薄栅介质层440可包括与第一顶部硅区420接触的第一侧和与第二顶部硅区430接触的第二侧。硅基脊型波导调制器400也可包括形成于第二顶部硅区430上的脊型波导(未示出)、形成于第一顶部硅区420上的第一电触头425和形成于第二顶部硅区430上的第二电触头435。硅基脊型波导调制器400还可包括形成于第二顶部硅区430上的钝化层450。
[0055]工作时，当电信号施加到第一和第二电触头425、435时，硅基脊型波导调制器400中的自由载流子同时在薄栅介质层440的第一和第二侧上的第一顶部硅区420和第二顶部硅区430内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0056]在一些实施例中，第一顶部硅区420和第二顶部硅区430中的至少一个可由单晶硅制成。
[0057]图5是根据本发明一个实施例的图4中光电器件的制造工艺500的流程图。
[0058]工艺500可被用于制造图4中光电器件的硅基脊型波导调制器400。工艺500可包括许多操作步骤，包括但不限于图5中示出的那些。虽然图5中的操作步骤502-526以特定的顺序示出，但在各实施例中，操作步骤502-526中的某些步骤可能以不同于图5中示出的顺序执行。此外，操作步骤502-526中的某些步骤可并行执行，不必如图5所示的那样串行地执行。为说明性目的，以下对工艺500的描述参考图4中硅基脊型波导调制器400。
[0059]在操作步骤502中，工艺500可包含制备第一SOI晶片410，其包括第一硅衬底412、第一BOX层414和形成于第一BOX层414上方的第一顶部娃层(未不出)。
[0060]在操作步骤504中，工艺500可包含执行第一离子注入工艺，以在第一顶部硅层中形成第一掺杂区。第一掺杂区可至少部分地掺杂，以呈现第一型导电性，如N型。
[0061 ]在操作步骤506中，工艺500可包含执行第一干法刻蚀工艺，以将第一顶部硅层的部分向下蚀刻到第一 BOX层414，形成第一顶部硅区420，第一掺杂区的至少部分被保留。
[0062]在操作步骤508中，工艺500可包含执行厚介质沉积工艺，以形成厚介质层416，厚介质层416具有完全覆盖第一顶部硅区420的足够厚度。
[0063]在操作步骤510中，工艺500可包含执行CMP(化学机械抛光)工艺，以使厚介质层416平面化，去除厚介质层416位于第一顶部硅区420上方的部分。
[0064]在操作步骤512中，工艺500可包含执行第一热处理工艺，以在第一顶部硅区420上方形成第一薄热氧化介质层440。
[0065]在操作步骤514中，工艺500可包含制备第二SOI晶片(未示出)，其包括第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅区430。
[0066]在操作步骤516中，工艺500可包含执行晶圆键合工艺，以便随着第二顶部硅区430面对面地与薄介质层440键合，将第一 SOI晶片410和第二 SOI晶片结合。
[0067]在操作步骤518中，工艺500可包含执行研磨工艺和第二干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第二干法刻蚀工艺的阻挡层。
[0068]在操作步骤520中，工艺500可包含执行第三干法刻蚀工艺，以去除第二BOX层，将第二顶部硅区430用作第三干法刻蚀工艺的阻挡层。
[0069]在操作步骤522中，工艺500可包含执行第二离子注入工艺，以在第二顶部硅区430中形成第二掺杂区432。第二掺杂区432可至少部分地掺杂，以呈现第二型导电性，如P型。第二掺杂区432可至少部分地恰好位于第一顶部硅区420的第一掺杂区上方。
[0070]在操作步骤524中，工艺500可包含执行第四干法刻蚀工艺，以在第二顶部硅区430上形成脊型波导(未示出)。
[0071]在操作步骤526中，工艺500可包含执行钝化工艺和金属化工艺，以在第一顶部硅区420上形成第一电触头425和在第二顶部硅区430上形成第二电触头435。
[0072]在至少一些实施例中，工艺500还包含在第二S0I晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺500还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 S0I晶片和所述第二 S0I晶片全士么云口口 ο
[0073 ]图6示出根据本发明的实施例的马赫-曾德干涉仪600。
[0074]参见图6，马赫-曾德干涉仪600可包括输入光波导分路器，其具有输入波导部件610和分路器650。马赫-曾德干涉仪600还包括输出光波导合路器，其具有输出波导部件620和合路器660。输入光波导分路器可包括设置成平行的第一臂630和第二臂640。输入波导部件610可以光学耦合到第一臂630和第二臂640。输出波导部件可以光学耦合到输入光波导分路器的第一臂630及第二臂640。输入光波导分路器的第一臂630可包括第一光电相位调制器，例如，如上所述的硅基脊型波导调制器100或硅基脊型波导调制器400。第一光电相位调制器可包括第一顶部硅层、第二顶部硅层和位于第一顶部硅层及第二顶部硅层之间的薄栅介质层。第一顶部硅层可至少部分地掺杂，以呈现第一型导电性。第二顶部硅层可至少部分地掺杂，以呈现第二型导电性。第二顶部硅层的掺杂区的至少部分恰好在第一顶部硅层的掺杂区上方。第一光电相位调制器也可包括形成于第二顶部硅层上的脊型波导、形成于第一顶部硅层上的第一电触头和形成于第二顶部硅层上的第二电触头。当电信号施加到第一和第二电触头时，第一光电相位调制器中的自由载流子同时在薄栅介质层的第一和第二侧上的第一顶部硅层和第二顶部硅层内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0075]在一些实施例中，第一顶部硅层和第二顶部硅层中的至少一个可由单晶硅制成。
[0076]在一些实施例中，输入光波导分路器的第二臂可包括第二光电相位调制器，例如，如上所述的硅基脊型波导调制器100或硅基脊型波导调制器400。第二光电相位调制器可包括第一单晶顶部硅层、第二单晶顶部硅层和薄栅介质层。第一单晶顶部硅层可至少部分地掺杂，以呈现第一型导电性。第二单晶顶部硅层可至少部分地掺杂，以呈现第二型导电性。第二顶部硅层的掺杂区的至少部分恰好在第一顶部硅层的掺杂区上方。薄栅介质层设于第一顶部硅层与第二顶部硅层之间。第二光电相位调制器也可包括形成于第二顶部硅层上的脊型波导、形成于第一顶部硅层上的第一电触头和形成于第二顶部硅层上的第二电触头。当电信号施加到第二光电相位调制器的第一和第二电触头时，第二光电相位调制器中的自由载流子同时在薄栅介质层的第一和第二侧上的第一顶部硅层和第二顶部硅层内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0077]附加说明
[0078]虽然上面公开了一些实施例，但并非旨在限制本发明的范围。对本领域的技术人员显而易见的是，在不脱离本发明原则的情况下，可对本发明已公开的实施例进行各种修改和替换。基于以上所述，本发明的范围应由后面的权利要求和其对等内容限定。
【主权项】
1.一种光电器件，包括: 硅基脊型波导调制器，包括: 第一顶部硅层，包括第一掺杂区，所述第一掺杂区至少部分地用第一导电型掺杂剂进"?Τ惨杂； 第二顶部硅层，包括第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂，所述第二顶部硅层的所述第二掺杂区至少部分在所述第一顶部硅层的所述第一掺杂区的正上方； 薄栅介质层，设于所述第一顶部硅层和第二顶部硅层之间，所述薄栅介质层包括与所述第一顶部硅层接触的第一侧和与所述第二顶部硅层接触的第二侧； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。2.根据权利要求1所述的光电器件，其特征在于，所述第一顶部硅层和所述第二顶部硅层中的至少一个由单晶硅制成。3.—种光电器件的制造方法，包括: 形成第一SOI晶片，其包括第一娃衬底、第一BOX层和形成于所述第一BOX层上方的第一顶部娃层； 执行 第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂； 执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层； 制备包括第二硅衬底的第二 SOI晶片、第二 BOX层和形成于所述第二 BOX层上方的第二顶部娃层； 执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合； 执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层； 执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层； 执行第二离子注入工艺，以在所述第二顶部硅层中形成第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂； 执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导;和执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。4.根据权利要求3所述的制造方法，包括: 在所述第二 SOI晶片上执行第二热处理工艺，以在所述第二顶部硅层上方形成第二薄介质层； 执行晶圆键合工艺，以随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合。5.一种光电器件的制造方法，包括: 制备包括第一娃衬底的第一 SOI晶片、第一 BOX层和形成于所述第一 BOX层上方的第一顶部娃层； 执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层； 制备具有第二硅衬底的第二 SOI晶片、第二 BOX层和形成于所述第二 BOX层上方的第二顶部娃层； 执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和第二 SOI晶片结合； 执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层； 执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层； 执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导，其中所述第二顶部硅层的窗口区向下蚀刻到所述薄介质层； 执行第一离子注入工艺，以通过所述窗口区将第一型掺杂剂注入所述第一顶部硅层；执行第三热处理工艺，以引起所述第一型掺杂剂的横向扩散，在所述第一顶部硅层中形成第一导电型区； 执行第二离子注入工艺，以便用第二型掺杂剂在所述第二顶部硅层中形成第二导电型区；和 执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。6.根据权利要求5所述的制造方法，包括: 在所述第二 SOI晶片上执行第二热处理工艺，以在所述第二顶部硅层上方形成第二薄介质层； 执行晶圆键合工艺，以随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合。7.一种光电器件，包括: 硅基脊型波导调制器，所述硅基脊型波导调制器包括: 第一顶部硅区，其至少部分地掺杂，以呈现第一型导电性； 厚介质层，其具有与所述第一顶部硅区的厚度近似相同的厚度，且所述厚介质层充满所述第一顶部硅区平面的空间； 第二顶部硅区，其至少部分地掺杂，以呈现第二型导电性，所述第二顶部硅区至少部分在所述第一顶部硅区的正上方； 薄栅介质层，设于所述第一顶部硅区和所述第二顶部硅区之间，所述薄栅介质层包括与所述第一顶部硅区接触的第一侧和与所述第二顶部硅区接触的第二侧； 脊型波导，形成于所述第二顶部硅区上； 第一电触头，形成于所述第一顶部硅区上;和 第二电触头，形成于所述第二顶部硅区上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的第一顶部硅区和第二顶部硅区内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。8.根据权利要求7所述的光电器件，其特征在于，所述第一顶部硅区和第二顶部硅区中的至少一个由单晶硅制成。9.一种光电器件的制造方法，包括: 制备第一 SOI晶片，其包括第一硅衬底、第一埋氧层(BOX)和形成于所述第一 BOX层上方的第一顶部硅层； 执行第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区至少部分地掺杂，以呈现第一型导电性； 执行第一干法刻蚀工艺，以将所述第一顶部硅层的部分向下蚀刻到所述第一 BOX层，以形成第一顶部硅区，所述第一掺杂区的至少部分被保留； 执行厚介质沉积工艺，以形成厚介质层，所述厚介质层具有完全覆盖所述第一顶部硅区的足够厚度； 执行化学机械抛光工艺，以使所述厚介质层平面化，去除所述厚介质层位于所述第一顶部硅区上方的部分； 执行第一热处理工艺，以在所述第一顶部硅区上方形成第一薄介质层； 制备第二SOI晶片，其包括第二硅衬底、第二BOX层和形成于所述第二BOX层上方的第二顶部娃区； 执行晶圆键合工艺，以便随着所述第二顶部硅区面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合； 执行研磨工艺和第二干法刻蚀工艺，以去除所述第二 SOI晶片的第二硅衬底，将所述第二 BOX层用作所述第二干法刻蚀工艺的阻挡层； 执行第三干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅区用作所述第三干法刻蚀工艺的阻挡层； 执行第二离子注入工艺，以在所述第二顶部硅区中形成第二掺杂区，所述第二掺杂区至少部分地掺杂，以呈现第二型导电性，所述第二掺杂区至少部分地位于所述第一掺杂区的正上方； 执行第四干法刻蚀工艺，以在所述第二顶部硅区上形成脊型波导;和执行钝化工艺和金属化工艺，以在所述第一顶部硅区上形成第一电触头和在所述第二顶部硅区上形成第二电触头。10.根据权利要求9所述的制造方法，包括: 在所述第二 SOI晶片上执行第二热处理工艺，以在所述第二顶部硅层上方形成第二薄介质层； 执行晶圆键合工艺，以随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合。11.一种马赫-曾德干涉仪，包括: 输入光波导分路器，包括第一臂、第二臂和光学耦合到平行设置的所述第一臂和第二臂的输入波导部件;和 输出光波导合路器，包括光学親合到所述输入光波导分路器的所述第一臂和第二臂的输出波导部件； 其中，所述输入光波导分路器的所述第一臂包括第一光电相位调制器，所述第一光电相位调制器包括: 第一顶部硅层，其至少部分地掺杂，以呈现第一型导电性； 第二顶部硅层，其至少部分地掺杂，以呈现第二型导电性，所述第二顶部硅层的掺杂区的至少部分在所述第一顶部硅层的掺杂区正上方； 薄栅介质层，设于所述第一顶部硅层和所述第二顶部硅层之间； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。12.根据权利要求11所述的马赫-曾德干涉仪，其特征在于，所述第一顶部硅层和所述第二顶部硅层中的至少一个由单晶硅制成。13.根据权利要求11所述的马赫-曾德干涉仪，其特征在于，所述输入光波导分路器的所述第二臂包括第二光电相位调制器，所述第二光电相位调制器包括: 第一单晶顶部硅层，其至少部分地掺杂，以呈现第一型导电性； 第二单晶顶部硅层，其至少部分地掺杂，以呈现第二型导电性，所述第二顶部硅层的掺杂区的至少部分在所述第一顶部硅层的掺杂区的正上方； 薄栅介质层，设于所述第一顶部硅层与所述第二顶部硅层之间； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第二光电相位调制器的所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的所述第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。
【专利摘要】本发明公开了光电器件的各种结构及其制造方法。光电器件可包括硅基脊型波导调制器，所述硅基脊型波导调制器可包括第一顶部硅层，第二顶部硅层和薄栅介质层。所述第一顶部硅层包括第一掺杂区，所述第一掺杂区至少部分地用第一导电型掺杂剂进行掺杂；所述第二顶部硅层包括第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂；所述薄栅介质层设于所述第一顶部硅层和第二顶部硅层之间。所述第二掺杂区至少部分在所述第一掺杂区的正上方。所述调制器也可包括形成于所述第二顶部硅层上的脊型波导、形成于所述第一顶部硅层上的第一电触头、和形成于所述第二顶部硅层上的第二电触头。
【IPC分类】G02F1/01
【公开号】CN105487263
【申请号】CN201510387070
【发明人】石拓, 邵永波, 陈昌华, 苏宗一, 潘栋
【申请人】硅光电科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年6月30日
【公告号】US20150378185
【专利说明】硅基脊型波导调制器及其制造方法
[0001 ]相关专利申请的交叉参考
[0002]本发明是美国专利申请号为61/998,504，申请日为2014年6月30日的非临时专利申请，并要求其优先权，此处其整体被引入用于参考。
技术领域
[0003]本发明涉及光电器件，尤其涉及硅基脊型波导调制器及其制造方法。
【背景技术】
[0004]近年来，由于硅基调制器具有易集成、低功耗、CMOS工艺兼容性及相对更小尺寸的特性而引起大量关注。这些优势是减少用于长距离和地铁通信的光收发器模块的封装和功耗的关键。在一种方法中，基于光电效应的基于M0S结构娃基调制器的娃基调制器可实现尚速调制。有源区可具有500um长度，相较于现有的铌酸锂(LiNb03)马赫-曾德调制器有点小。同时，驱动电压峰峰值可小至1.2V，呈现9dB的消光比。
[0005]然而，在CMOS工艺中，多晶硅层用作光波导的栅极层，由于晶粒边界的吸收和散射损耗产生高的传输损耗，导致高的插入损耗。同时，100G长距离相干传输对调制器消光比性能具有很高的要求，因此，M0S结构硅基调制器的长度必须延长，以获得高消光比。这是因为考虑到在更高电压下氧化层击穿的风险，更高的驱动电压是不可行的方法。
【发明内容】
[0006]以下概述仅为说明的目的，而决非旨在进行限定。即，以下概述用以介绍本文中所描述的新颖且非显而易见的技术的概念、特点、益处和优点。在下面的详细说明中进一步地介绍了特选的实施方式。因此，以下概述不是旨在识别所要求保护主题的重要特征，也不是旨在用于确定所要求保护主题的范围。
[0007]本发明提供一种新颖的脊型波导M0S结构调制器及其相应的独特制造方法。本发明的实施例减少光损耗并允许调制器的长度延长，以获得更高的消光比。
[0008]在一个方面，光电器件可包括硅基脊型波导调制器。硅基脊型波导调制器可以包括:第一顶部硅层，第二顶部硅层，设置在第一顶部硅层和第二顶部硅层之间的薄栅介质层，形成在第二顶部硅层上的脊型波导，形成在第一顶部硅层上的第一电触头，和形成第二顶部硅层上的第二电触头。第一顶部硅层可包括至少部分地掺杂有第一导电类型的掺杂剂的第一掺杂区。第二顶部硅层可包括至少部分地掺杂有第二导电类型的掺杂剂的第二掺杂区。第二顶部硅层的第二掺杂区可以至少部分地在第一顶部硅层的第一掺杂区域的正上方。薄栅介质层可以包括与第一顶部硅层接触的第一侧和与第二顶部硅层接触的第二侧。当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。
[0009]在一个方面，一种光电器件的制造方法包括以下多个操作步骤，其包括但不限于:形成第一 SOI晶片，其包括第一硅衬底、第一 BOX层和形成于所述第一 BOX层上方的第一顶部硅层;执行第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂;执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层；制备包括第二硅衬底的第二SOI晶片、第二BOX层和形成于所述第二 BOX层上方的第二顶部硅层;执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合;执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层;执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层;执行第二离子注入工艺，以在所述第二顶部硅层中形成第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂;执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导；和执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。
[0010]在一个方面，一种光电器件的制造方法可以包括以下多个操作步骤，包括但不限于:制备包括第一硅衬底的第一 SOI晶片、第一 BOX层和形成于所述第一 BOX层上方的第一顶部硅层;执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层；制备具有第二硅衬底的第二 SOI晶片、第二 BOX层和形成于所述第二 BOX层上方的第二顶部硅层;执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和第二 SOI晶片结合;执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层;执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层；执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导，其中所述第二顶部硅层的窗口区向下蚀刻到所述薄介质层;执行第一离子注入工艺，以通过所述窗口区将第一型掺杂剂注入所述第一顶部硅层;执行第三热处理工艺，以引起所述第一型掺杂剂的横向扩散，在所述第一顶部硅层中形成第一导电型区;执行第二离子注入工艺，以便用第二型掺杂剂在所述第二顶部硅层中形成第二导电型区；和执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。
[0011]在一个方面，光电器件可包括硅基脊型波导调制器。所述硅基脊型波导调制器包括:第一顶部硅区、厚介质层、第二顶部硅区、薄栅介质层、形成于第二顶部硅区上的脊型波导、形成在第一顶部硅层上的第一电触头、和形成在第二顶部硅区上的第二电触头。所述第一顶部硅区至少部分地掺杂，以呈现第一型导电性。所述厚介质层具有与所述第一顶部硅区的厚度近似相同的厚度。所述厚介质层充满所述第一顶部硅区平面的空间。第二顶部硅区至少部分地掺杂，以呈现第二型导电性。所述第二顶部硅区至少部分在所述第一顶部硅区的正上方。所述薄栅介质层设于所述第一顶部硅区和所述第二顶部硅区之间，包括与所述第一顶部硅区接触的第一侧和与所述第二顶部硅区接触的第二侧。当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的第一顶部硅区和第二顶部硅区内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。
[0012]在一个方面，一种光电器件的制造方法可以包括以下多个操作步骤，包括但不限于:制备第一S0I晶片，其包括第一硅衬底、第一埋氧层(BOX)和形成于所述第一BOX层上方的第一顶部硅层;执行第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区至少部分地掺杂，以呈现第一型导电性;执行第一干法刻蚀工艺，以将所述第一顶部硅层的部分向下蚀刻到所述第一BOX层，以形成第一顶部硅区，所述第一掺杂区的至少部分被保留；执行厚介质沉积工艺，以形成厚介质层，所述厚介质层具有完全覆盖所述第一顶部硅区的足够厚度;执行化学机械抛光工艺，以使所述厚介质层平面化，去除所述厚介质层位于所述第一顶部硅区上方的部分;执行第一热处理工艺，以在所述第一顶部硅区上方形成第一薄介质层；制备第二SOI晶片，其包括第二硅衬底、第二BOX层和形成于所述第二BOX层上方的第二顶部硅区；执行晶圆键合工艺，以便随着所述第二顶部硅区面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合;执行研磨工艺和第二干法刻蚀工艺，以去除所述第二 SOI晶片的第二硅衬底，将所述第二 BOX层用作所述第二干法刻蚀工艺的阻挡层;执行第三干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅区用作所述第三干法刻蚀工艺的阻挡层;执行第二离子注入工艺，以在所述第二顶部硅区中形成第二掺杂区，所述第二掺杂区至少部分地掺杂，以呈现第二型导电性，所述第二掺杂区至少部分地位于所述第一掺杂区的正上方;执行第四干法刻蚀工艺，以在所述第二顶部硅区上形成脊型波导；和执行钝化工艺和金属化工艺，以在所述第一顶部硅区上形成第一电触头和在所述第二顶部硅区上形成第二电触头。
[0013]在一个方面，一种马赫-曾德干涉仪包括:输入光波导分路器和输出光波导合路器。所述输入光波导分路器包括第一臂、第二臂和光学耦合到平行设置的所述第一臂和第二臂的输入波导部件。所述输出光波导合路器包括光学親合到所述输入光波导分路器的所述第一臂和第二臂的输出波导部件。所述输入光波导分路器的所述第一臂包括第一光电相位调制器。所述第一光电相位调制器包括:第一顶部硅层、第二顶部硅层、设于所述第一顶部硅层和所述第二顶部硅层之间的薄栅介质层、形成于所述第二顶部硅层上的脊型波导、形成于所述第一顶部硅层上的第一电触头、形成于所述第二顶部硅层上的第二电触头。所述第一顶部硅层至少部分地掺杂，以呈现第一型导电性。所述第二顶部硅层至少部分地掺杂，以呈现第二型导电性。所述第二顶部硅层的掺杂区的至少部分在所述第一顶部硅层的掺杂区正上方。当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反 向，且约束光场的所述脊型波导的折射率被调制。
[0014]附图的简要说明
[0015]附图用于提供对本发明的进一步理解，并被并入作为本说明书的一部分，示出本发明的实施例并与文字描述一起用于解释本发明的原理。附图可不必是成比例的，以便更好地描述图示主题的特定特征。
[0016]图1是根据本发明一个实施例的硅基脊型波导调制器光电结构的剖视图。
[0017]图2是根据本发明一个实施例的光电器件制造工艺流程图。
[0018]图3是根据本发明另一个实施例的光电器件制造工艺流程图。
[0019]图4是根据本发明另一个实施例的硅基脊型波导调制器光电结构的剖视图。
[0020]图5是根据本发明一个实施例的光电器件制造工艺流程图。
[0021]图6是根据本发明的一个实施例的马赫-曾德干涉仪的示意图。
【具体实施方式】
[0022]图1示出了根据本发明一个实施例的硅基脊型波导调制器100的光电结构的剖视图。硅基脊型波导调制器100可在光电器件中实现。
[0023]参考图1，硅基脊型波导调制器100可包括第一顶部硅层120、第二顶部硅层130和薄栅介质层140。第一顶部硅层120可包括第一掺杂区122，其至少部分地用第一导电型掺杂剂进行掺杂，如N型掺杂剂。例如，第一掺杂区122可为N+区。第二顶部硅层130可包括第二掺杂区132，其至少部分地用第二导电型掺杂剂进行掺杂，如P型掺杂剂。例如，第二掺杂区132可为P+区。第二顶部硅层130的第二掺杂区132的至少部分恰好在第一顶部硅层120的第一掺杂区122的上方。薄栅介质层140可设于第一顶部硅层120和第二顶部硅层130之间。薄栅介质层140可包括与第一顶部硅层120接触的第一侧(如，图1中所示的顶面)和与第二顶部硅层130接触的第二侧(如，图1中所示的底面)。硅基脊型波导调制器100也可包括形成于第二顶部硅层130上的脊型波导(未示出)、形成于第一顶部硅层120上的第一电触头125和形成于第二顶部硅层130上的第二电触头135。硅基脊型波导调制器100还可包括形成于第二顶部硅层130和第二掺杂区132上的钝化层150。
[0024]工作时，当电信号施加到第一和第二电触头125、135时，硅基脊型波导调制器100中的自由载流子同时在薄栅介质层140的第一和第二侧上的第一顶部硅层120和第二顶部硅层130内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0025]在一些实施例中，第一顶部硅层120和第二顶部硅层130中的至少一个可由单晶硅制成。
[0026]图2是根据本发明一个实施例的图1中光电器件的制造工艺200的流程图。
[0027]工艺200可被用于制造图1中光电器件的硅基脊型波导调制器100。工艺200可包括许多操作步骤，包括但不限于图2中示出的那些。虽然图2中的操作步骤202-220以特定的顺序示出，但在各实施例中，操作步骤202-220中的某些步骤可能以不同于图2中示出的顺序执行。此外，操作步骤202-220中的某些步骤可并行执行，不必如图2所示的那样串行地执行。为说明性目的，以下对工艺200的描述参考图1中硅基脊型波导调制器100。
[0028]在操作步骤202中，工艺200可包含制备第一绝缘体上硅(SOI)晶片110，其包括第一娃衬底112、第一埋氧层(BOX) 114和形成于第一埋氧层114上方的第一顶部娃层120。
[0029]在操作步骤204中，工艺200可包含执行第一离子注入工艺，以在第一顶部硅层120中形成第一掺杂区122。第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂，如N型掺杂剂。
[0030]在操作步骤206中，工艺200可包含执行热处理工艺，以在第一顶部硅层120上方形成第一薄热氧化介质层140。
[0031]在操作步骤208中，工艺200可包含制备第二SOI晶片(未示出)，其包括第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅层130。
[0032]在操作步骤210中，工艺200可包含执行晶圆键合工艺，以便随着第二顶部硅层130面对面地与薄介质层140键合，将第一 S0I晶片110和第二 S0I晶片结合。
[0033]在操作步骤212中，工艺200可包含执行研磨工艺和第一干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第一干法刻蚀工艺的阻挡层。
[0034]在操作步骤214中，工艺200可包含执行第二干法刻蚀工艺，以去除第二BOX层，将第二顶部硅层130用作第二干法刻蚀工艺的阻挡层。
[0035]在操作步骤216中，工艺200可包含执行第二离子注入工艺，以在第二顶部硅层130中形成第二掺杂区132。第二掺杂区可至少部分地用第二导电型掺杂剂进行掺杂，如P型掺杂剂。
[0036]在操作步骤218中，工艺200可包含执行第三干法刻蚀工艺，以在第二顶部硅层130上形成脊型波导(未示出)。
[0037]在操作步骤220中，工艺200可包含执行钝化工艺和金属化工艺，以在第一顶部硅层120上形成第一电触头125和在第二顶部硅层130上形成第二电触头135。
[0038]在至少一些实施例中，工艺200还包含在第二SOI晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺200还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片
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[0039]图3是根据本发明另一个实施例的图1中光电器件的制造工艺300的流程图。
[0040]工艺300可被用于制造图1中光电器件的硅基脊型波导调制器100。工艺300可包括许多操作步骤，包括但不限于图3中示出的那些。虽然图3中的操作步骤302-322以特定的顺序示出，但在各实施例中，操作步骤302-322中的某些步骤可能以不同于图3中示出的顺序执行。此外，操作步骤302-322中的某些步骤可并行执行，不必如图3所示的那样串行地执行。为说明性目的，以下对工艺300的描述参考图1中硅基脊型波导调制器100。
[0041 ]在操作步骤302中，工艺300可包含制备第一SOI晶片110，其包括第一硅衬底112、第一 BOX层114和形成于第一 BOX层114上方的第一顶部硅层120。
[0042]在操作步骤304中，工艺300可包含执行第一热处理工艺，以在第一顶部硅层120上方形成第一薄热氧化介质层140。
[0043]在操作步骤306中，工艺300可包含制备第二S0I晶片(未示出)，其具有第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅层130。
[0044]在操作步骤308中，工艺300可包含执行晶圆键合工艺，以便随着第二顶部硅层130面对面地与薄介质层140键合，将第一 S0I晶片110和第二 S0I晶片结合。
[0045]在操作步骤310中，工艺300可包含执行研磨工艺和第一干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第一干法刻蚀工艺的阻挡层。
[0046]在操作步骤312中，工艺300可包含执行第二干法刻蚀工艺，以去除第二BOX层，将第二顶部硅层130用作第二干法刻蚀工艺的阻挡层。
[0047]在操作步骤314中，工艺300可包含执行第三干法刻蚀工艺，以在第二顶部硅层130上形成脊型波导(未示出)。第二顶部硅层130的窗口区(未示出)可向下蚀刻到薄介质层140。
[0048]在操作步骤316中，工艺300可包含执行第一离子注入工艺，以通过窗口区将第一型，如N型，掺杂剂注入第一顶部硅层120。
[0049]在操作步骤318中，工艺300可包含执行第三热处理工艺，以引起第一型掺杂剂的横向扩散，在第一顶部硅层120中形成第一导电型区或第一掺杂区122。
[0050]在操作步骤320中，工艺300可包含执行第二离子注入工艺，以便用第二型，如P型，掺杂剂在第二顶部硅层130中形成第二导电型区或第二掺杂区132。[0051 ] 在操作步骤322中，工艺300可包含执行钝化工艺和金属化工艺，以在第一顶部硅层120上形成第一电触头125和在第二顶部硅层130上形成第二电触头135。
[0052]在至少一些实施例中，工艺300还包含在第二SOI晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺300还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片
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[0053]图4示出了根据本发明另一个实施例的硅基脊型波导调制器400的光电结构的剖视图。硅基脊型波导调制器400可在光电器件中实现。
[0054]参考图4，硅基脊型波导调制器400可包括第一顶部硅区 420、第二顶部硅区430、厚介质层416和薄栅介质层440。第一顶部硅区420可至少部分地掺杂，以呈现第一型导电性，如Ν型。例如，第一顶部硅区420可为Ν+区。厚介质层416可具有与第一顶部硅区420的厚度近似相同的厚度，且厚介质层416可充满第一顶部硅区420所在平面的任何剩余空间。第二顶部硅区430可至少部分地掺杂，以呈现第二型导电性，如Ρ型。例如，第二顶部硅区430可为Ρ+区。第二顶部硅区430可至少部分恰好在第一顶部硅区420的上方。薄栅介质层440可设于第一顶部硅区420和第二顶部硅区430之间。薄栅介质层440可包括与第一顶部硅区420接触的第一侧和与第二顶部硅区430接触的第二侧。硅基脊型波导调制器400也可包括形成于第二顶部硅区430上的脊型波导(未示出)、形成于第一顶部硅区420上的第一电触头425和形成于第二顶部硅区430上的第二电触头435。硅基脊型波导调制器400还可包括形成于第二顶部硅区430上的钝化层450。
[0055]工作时，当电信号施加到第一和第二电触头425、435时，硅基脊型波导调制器400中的自由载流子同时在薄栅介质层440的第一和第二侧上的第一顶部硅区420和第二顶部硅区430内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0056]在一些实施例中，第一顶部硅区420和第二顶部硅区430中的至少一个可由单晶硅制成。
[0057]图5是根据本发明一个实施例的图4中光电器件的制造工艺500的流程图。
[0058]工艺500可被用于制造图4中光电器件的硅基脊型波导调制器400。工艺500可包括许多操作步骤，包括但不限于图5中示出的那些。虽然图5中的操作步骤502-526以特定的顺序示出，但在各实施例中，操作步骤502-526中的某些步骤可能以不同于图5中示出的顺序执行。此外，操作步骤502-526中的某些步骤可并行执行，不必如图5所示的那样串行地执行。为说明性目的，以下对工艺500的描述参考图4中硅基脊型波导调制器400。
[0059]在操作步骤502中，工艺500可包含制备第一SOI晶片410，其包括第一硅衬底412、第一BOX层414和形成于第一BOX层414上方的第一顶部娃层(未不出)。
[0060]在操作步骤504中，工艺500可包含执行第一离子注入工艺，以在第一顶部硅层中形成第一掺杂区。第一掺杂区可至少部分地掺杂，以呈现第一型导电性，如N型。
[0061 ]在操作步骤506中，工艺500可包含执行第一干法刻蚀工艺，以将第一顶部硅层的部分向下蚀刻到第一 BOX层414，形成第一顶部硅区420，第一掺杂区的至少部分被保留。
[0062]在操作步骤508中，工艺500可包含执行厚介质沉积工艺，以形成厚介质层416，厚介质层416具有完全覆盖第一顶部硅区420的足够厚度。
[0063]在操作步骤510中，工艺500可包含执行CMP(化学机械抛光)工艺，以使厚介质层416平面化，去除厚介质层416位于第一顶部硅区420上方的部分。
[0064]在操作步骤512中，工艺500可包含执行第一热处理工艺，以在第一顶部硅区420上方形成第一薄热氧化介质层440。
[0065]在操作步骤514中，工艺500可包含制备第二SOI晶片(未示出)，其包括第二硅衬底(未示出)、第二BOX层(未示出)和形成于第二BOX层上方的第二顶部硅区430。
[0066]在操作步骤516中，工艺500可包含执行晶圆键合工艺，以便随着第二顶部硅区430面对面地与薄介质层440键合，将第一 SOI晶片410和第二 SOI晶片结合。
[0067]在操作步骤518中，工艺500可包含执行研磨工艺和第二干法刻蚀工艺，以去除第二 S0I晶片的第二硅衬底层，将第二 BOX层用作第二干法刻蚀工艺的阻挡层。
[0068]在操作步骤520中，工艺500可包含执行第三干法刻蚀工艺，以去除第二BOX层，将第二顶部硅区430用作第三干法刻蚀工艺的阻挡层。
[0069]在操作步骤522中，工艺500可包含执行第二离子注入工艺，以在第二顶部硅区430中形成第二掺杂区432。第二掺杂区432可至少部分地掺杂，以呈现第二型导电性，如P型。第二掺杂区432可至少部分地恰好位于第一顶部硅区420的第一掺杂区上方。
[0070]在操作步骤524中，工艺500可包含执行第四干法刻蚀工艺，以在第二顶部硅区430上形成脊型波导(未示出)。
[0071]在操作步骤526中，工艺500可包含执行钝化工艺和金属化工艺，以在第一顶部硅区420上形成第一电触头425和在第二顶部硅区430上形成第二电触头435。
[0072]在至少一些实施例中，工艺500还包含在第二S0I晶片上执行第二热处理工艺，以在第二顶部硅层上方形成第二薄介质层。工艺500还包含执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 S0I晶片和所述第二 S0I晶片全士么云口口 ο
[0073 ]图6示出根据本发明的实施例的马赫-曾德干涉仪600。
[0074]参见图6，马赫-曾德干涉仪600可包括输入光波导分路器，其具有输入波导部件610和分路器650。马赫-曾德干涉仪600还包括输出光波导合路器，其具有输出波导部件620和合路器660。输入光波导分路器可包括设置成平行的第一臂630和第二臂640。输入波导部件610可以光学耦合到第一臂630和第二臂640。输出波导部件可以光学耦合到输入光波导分路器的第一臂630及第二臂640。输入光波导分路器的第一臂630可包括第一光电相位调制器，例如，如上所述的硅基脊型波导调制器100或硅基脊型波导调制器400。第一光电相位调制器可包括第一顶部硅层、第二顶部硅层和位于第一顶部硅层及第二顶部硅层之间的薄栅介质层。第一顶部硅层可至少部分地掺杂，以呈现第一型导电性。第二顶部硅层可至少部分地掺杂，以呈现第二型导电性。第二顶部硅层的掺杂区的至少部分恰好在第一顶部硅层的掺杂区上方。第一光电相位调制器也可包括形成于第二顶部硅层上的脊型波导、形成于第一顶部硅层上的第一电触头和形成于第二顶部硅层上的第二电触头。当电信号施加到第一和第二电触头时，第一光电相位调制器中的自由载流子同时在薄栅介质层的第一和第二侧上的第一顶部硅层和第二顶部硅层内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0075]在一些实施例中，第一顶部硅层和第二顶部硅层中的至少一个可由单晶硅制成。
[0076]在一些实施例中，输入光波导分路器的第二臂可包括第二光电相位调制器，例如，如上所述的硅基脊型波导调制器100或硅基脊型波导调制器400。第二光电相位调制器可包括第一单晶顶部硅层、第二单晶顶部硅层和薄栅介质层。第一单晶顶部硅层可至少部分地掺杂，以呈现第一型导电性。第二单晶顶部硅层可至少部分地掺杂，以呈现第二型导电性。第二顶部硅层的掺杂区的至少部分恰好在第一顶部硅层的掺杂区上方。薄栅介质层设于第一顶部硅层与第二顶部硅层之间。第二光电相位调制器也可包括形成于第二顶部硅层上的脊型波导、形成于第一顶部硅层上的第一电触头和形成于第二顶部硅层上的第二电触头。当电信号施加到第二光电相位调制器的第一和第二电触头时，第二光电相位调制器中的自由载流子同时在薄栅介质层的第一和第二侧上的第一顶部硅层和第二顶部硅层内积累、耗尽或反向。此外，约束光场的脊型波导的折射率可被调制。即，导光的相位可被调制。
[0077]附加说明
[0078]虽然上面公开了一些实施例，但并非旨在限制本发明的范围。对本领域的技术人员显而易见的是，在不脱离本发明原则的情况下，可对本发明已公开的实施例进行各种修改和替换。基于以上所述，本发明的范围应由后面的权利要求和其对等内容限定。
【主权项】
1.一种光电器件，包括: 硅基脊型波导调制器，包括: 第一顶部硅层，包括第一掺杂区，所述第一掺杂区至少部分地用第一导电型掺杂剂进"?Τ惨杂； 第二顶部硅层，包括第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂，所述第二顶部硅层的所述第二掺杂区至少部分在所述第一顶部硅层的所述第一掺杂区的正上方； 薄栅介质层，设于所述第一顶部硅层和第二顶部硅层之间，所述薄栅介质层包括与所述第一顶部硅层接触的第一侧和与所述第二顶部硅层接触的第二侧； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。2.根据权利要求1所述的光电器件，其特征在于，所述第一顶部硅层和所述第二顶部硅层中的至少一个由单晶硅制成。3.—种光电器件的制造方法，包括: 形成第一SOI晶片，其包括第一娃衬底、第一BOX层和形成于所述第一BOX层上方的第一顶部娃层； 执行 第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区可至少部分地用第一导电型掺杂剂进行掺杂； 执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层； 制备包括第二硅衬底的第二 SOI晶片、第二 BOX层和形成于所述第二 BOX层上方的第二顶部娃层； 执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合； 执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层； 执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层； 执行第二离子注入工艺，以在所述第二顶部硅层中形成第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂； 执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导;和执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。4.根据权利要求3所述的制造方法，包括: 在所述第二 SOI晶片上执行第二热处理工艺，以在所述第二顶部硅层上方形成第二薄介质层； 执行晶圆键合工艺，以随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合。5.一种光电器件的制造方法，包括: 制备包括第一娃衬底的第一 SOI晶片、第一 BOX层和形成于所述第一 BOX层上方的第一顶部娃层； 执行第一热处理工艺，以在所述第一顶部硅层上方形成第一薄介质层； 制备具有第二硅衬底的第二 SOI晶片、第二 BOX层和形成于所述第二 BOX层上方的第二顶部娃层； 执行晶圆键合工艺，以便随着所述第二顶部硅层面对面地与所述薄介质层键合，将所述第一 SOI晶片和第二 SOI晶片结合； 执行研磨工艺和第一干法刻蚀工艺，以去除所述第二 SOI晶片的所述第二硅衬底，将所述第二 BOX层用作所述第一干法刻蚀工艺的阻挡层； 执行第二干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅层用作所述第二干法刻蚀工艺的阻挡层； 执行第三干法刻蚀工艺，以在所述第二顶部硅层上形成脊型波导，其中所述第二顶部硅层的窗口区向下蚀刻到所述薄介质层； 执行第一离子注入工艺，以通过所述窗口区将第一型掺杂剂注入所述第一顶部硅层；执行第三热处理工艺，以引起所述第一型掺杂剂的横向扩散，在所述第一顶部硅层中形成第一导电型区； 执行第二离子注入工艺，以便用第二型掺杂剂在所述第二顶部硅层中形成第二导电型区；和 执行钝化工艺和金属化工艺，以在所述第一顶部硅层上形成第一电触头和在所述第二顶部硅层上形成第二电触头。6.根据权利要求5所述的制造方法，包括: 在所述第二 SOI晶片上执行第二热处理工艺，以在所述第二顶部硅层上方形成第二薄介质层； 执行晶圆键合工艺，以随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合。7.一种光电器件，包括: 硅基脊型波导调制器，所述硅基脊型波导调制器包括: 第一顶部硅区，其至少部分地掺杂，以呈现第一型导电性； 厚介质层，其具有与所述第一顶部硅区的厚度近似相同的厚度，且所述厚介质层充满所述第一顶部硅区平面的空间； 第二顶部硅区，其至少部分地掺杂，以呈现第二型导电性，所述第二顶部硅区至少部分在所述第一顶部硅区的正上方； 薄栅介质层，设于所述第一顶部硅区和所述第二顶部硅区之间，所述薄栅介质层包括与所述第一顶部硅区接触的第一侧和与所述第二顶部硅区接触的第二侧； 脊型波导，形成于所述第二顶部硅区上； 第一电触头，形成于所述第一顶部硅区上;和 第二电触头，形成于所述第二顶部硅区上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的第一顶部硅区和第二顶部硅区内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。8.根据权利要求7所述的光电器件，其特征在于，所述第一顶部硅区和第二顶部硅区中的至少一个由单晶硅制成。9.一种光电器件的制造方法，包括: 制备第一 SOI晶片，其包括第一硅衬底、第一埋氧层(BOX)和形成于所述第一 BOX层上方的第一顶部硅层； 执行第一离子注入工艺，以在所述第一顶部硅层中形成第一掺杂区，所述第一掺杂区至少部分地掺杂，以呈现第一型导电性； 执行第一干法刻蚀工艺，以将所述第一顶部硅层的部分向下蚀刻到所述第一 BOX层，以形成第一顶部硅区，所述第一掺杂区的至少部分被保留； 执行厚介质沉积工艺，以形成厚介质层，所述厚介质层具有完全覆盖所述第一顶部硅区的足够厚度； 执行化学机械抛光工艺，以使所述厚介质层平面化，去除所述厚介质层位于所述第一顶部硅区上方的部分； 执行第一热处理工艺，以在所述第一顶部硅区上方形成第一薄介质层； 制备第二SOI晶片，其包括第二硅衬底、第二BOX层和形成于所述第二BOX层上方的第二顶部娃区； 执行晶圆键合工艺，以便随着所述第二顶部硅区面对面地与所述薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合； 执行研磨工艺和第二干法刻蚀工艺，以去除所述第二 SOI晶片的第二硅衬底，将所述第二 BOX层用作所述第二干法刻蚀工艺的阻挡层； 执行第三干法刻蚀工艺，以去除所述第二 BOX层，将所述第二顶部硅区用作所述第三干法刻蚀工艺的阻挡层； 执行第二离子注入工艺，以在所述第二顶部硅区中形成第二掺杂区，所述第二掺杂区至少部分地掺杂，以呈现第二型导电性，所述第二掺杂区至少部分地位于所述第一掺杂区的正上方； 执行第四干法刻蚀工艺，以在所述第二顶部硅区上形成脊型波导;和执行钝化工艺和金属化工艺，以在所述第一顶部硅区上形成第一电触头和在所述第二顶部硅区上形成第二电触头。10.根据权利要求9所述的制造方法，包括: 在所述第二 SOI晶片上执行第二热处理工艺，以在所述第二顶部硅层上方形成第二薄介质层； 执行晶圆键合工艺，以随着所述第二顶部硅层面对面地与所述第一薄介质层键合，将所述第一 SOI晶片和所述第二 SOI晶片结合。11.一种马赫-曾德干涉仪，包括: 输入光波导分路器，包括第一臂、第二臂和光学耦合到平行设置的所述第一臂和第二臂的输入波导部件;和 输出光波导合路器，包括光学親合到所述输入光波导分路器的所述第一臂和第二臂的输出波导部件； 其中，所述输入光波导分路器的所述第一臂包括第一光电相位调制器，所述第一光电相位调制器包括: 第一顶部硅层，其至少部分地掺杂，以呈现第一型导电性； 第二顶部硅层，其至少部分地掺杂，以呈现第二型导电性，所述第二顶部硅层的掺杂区的至少部分在所述第一顶部硅层的掺杂区正上方； 薄栅介质层，设于所述第一顶部硅层和所述第二顶部硅层之间； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。12.根据权利要求11所述的马赫-曾德干涉仪，其特征在于，所述第一顶部硅层和所述第二顶部硅层中的至少一个由单晶硅制成。13.根据权利要求11所述的马赫-曾德干涉仪，其特征在于，所述输入光波导分路器的所述第二臂包括第二光电相位调制器，所述第二光电相位调制器包括: 第一单晶顶部硅层，其至少部分地掺杂，以呈现第一型导电性； 第二单晶顶部硅层，其至少部分地掺杂，以呈现第二型导电性，所述第二顶部硅层的掺杂区的至少部分在所述第一顶部硅层的掺杂区的正上方； 薄栅介质层，设于所述第一顶部硅层与所述第二顶部硅层之间； 脊型波导，形成于所述第二顶部硅层上； 第一电触头，形成于所述第一顶部硅层上;和 第二电触头，形成于所述第二顶部硅层上； 其中，当电信号施加到所述第二光电相位调制器的所述第一和第二电触头时，自由载流子同时在所述薄栅介质层的所述第一和第二侧上的所述第一顶部硅层和所述第二顶部硅层内积累、耗尽或反向，且约束光场的所述脊型波导的折射率被调制。
【专利摘要】本发明公开了光电器件的各种结构及其制造方法。光电器件可包括硅基脊型波导调制器，所述硅基脊型波导调制器可包括第一顶部硅层，第二顶部硅层和薄栅介质层。所述第一顶部硅层包括第一掺杂区，所述第一掺杂区至少部分地用第一导电型掺杂剂进行掺杂；所述第二顶部硅层包括第二掺杂区，所述第二掺杂区至少部分地用第二导电型掺杂剂进行掺杂；所述薄栅介质层设于所述第一顶部硅层和第二顶部硅层之间。所述第二掺杂区至少部分在所述第一掺杂区的正上方。所述调制器也可包括形成于所述第二顶部硅层上的脊型波导、形成于所述第一顶部硅层上的第一电触头、和形成于所述第二顶部硅层上的第二电触头。
【IPC分类】G02F1/01
【公开号】CN105487263
【申请号】CN201510387070
【发明人】石拓, 邵永波, 陈昌华, 苏宗一, 潘栋
【申请人】硅光电科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年6月30日
【公告号】US20150378185
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