可扩展的2.5d接口架构的制作方法
可扩展的2.5d接口架构的制作方法
【专利说明】可扩展的2. 5D接口架构
[0001] 相关申请的夺叉引用
[0002] 本申请要求2014年10月2日提交的同在申请中的、共同受让的美国临时专利申 请号62/058, 933的优先权，该申请的全部内容通过引用明确地合并于此。
技术领域
[0003] 该公开总体涉及用于在多个存储器件之间建立通信的系统互连架构的领域。
【背景技术】
[0004] 半导体行业正逐步走向2. ?和3D架构以解决硅可扩展性。2. ?配置是指经由 相同封装上的硅中介或等同物连接两个或多个硅片。各种硅片典型地经由称作微凸块的小 凸块连接。2. ?接口架构是行业中新的但越来越从很多专用集成电路（ASIC)、专用标准产 品（ASSP)和现场可编程门阵列（FPGA)的开发者获得动力和支持、尤其是在用于对接至以 解决时延和带宽关注为目标的存储器件的应用中。然而，当前的2. f5D架构仅能够对接至单 一 2. f5D器件并且不以用于通用2. f5D器件的可扩展接口作为目标。
【发明内容】
[0005] 该发明涉及可扩展2.f5D接口的架构，具体为输入/输出（I/O)缓冲器的分区、横 跨允许相同接口块与无数2. ?存储器件通信以及允许其他集成电路器件（例如，ASIC、 ASSP和FPGA)经由硅中介或桥与类似2. ?接口通信的整个架构的控制以及功能。
[0006] 该接口架构使接口的有用性延伸超过只对接至2. ?存储器件。公开包括可以被 复制以匹配2. ?接口的宽度、接口 I/O缓冲器的分区及其控制的有效分组以允许接口至变 化的协议标准的最大灵活性的小型可编程I/O模块的限定。最终得到的架构允许单一个 硬件结构简单地通过将其与利用诸如FPGA构造等的可编程逻辑构造实施的合适的软件逻 辑配对物联接而与无数存储器件接口。架构的延伸还允许相同的硬件接口缩放以与外部 ASIC、ASSP或其他硅片接口以解决很多其他应用领域问题而不必重新制造用于接口架构的 硬件。
[0007] 现有的2. ?接口架构典型地被开发用于经由专有的2. ?接口协议对接至专有的 静态随机存取内存（SRAM)芯片。接口架构经由简单I/O接口使双倍数据速率（DDR)信令 适应于与由主机驱动的时钟同步。由于由互连传播引入的时延可以降低接口上可得到的采 用窗口，所以接口架构的同步DDR信令可能会限制可由架构实现的最大频率。在一些实施 例中，同步DDR架构勉强能够实现500MHz操作，而现实操作很可能在甚至更低的频率。此 外，接口架构仅可以提供用于对接至专有SRAM内存芯片。接口不可扩展至行业上开发的通 信协议，从而将可得到的子代器件的选择锁定为对接至专有选项。
[0008] 各种2. f5D接口架构的分区也可以是刚性的并且不允许用于各种新兴2. f5D接口标 准的支持的可配置性。例如，四倍数据率宽输入输出（QDR WIO) SRAM是一种电超集但不是 高带宽内存（HBM)DRAM的协议子集。现有的行业2. ?接口架构未分区成适应于这些不同 的标准，并且不可以允许相同的ASIC/ASSP硅对接至不同的存储器件。
[0009] 于是，描述了涉及可扩展2. f5D接口的架构的系统和方法。在一些方面中，所公开 的接口架构包括接口块。输入/输出模块沿着接口块分布。中间栈模块散置在多个输入/ 输出模块内。输入/输出模块包括至少一个数据模块和至少一个命令模块。多个输入/输 出模块中的至少一个由毗邻的一对信道共享。多个输入/输出模块中的每个被配置成经由 娃中介、娃桥或等同物中的一个与存储器件对接。输入/输出模块中的每个可以包括48-1/ 〇模块。中间栈模块经由可编程逻辑电路与输入/输出模块通信。
[0010] 在一些实施例中，中间栈包括独立的时钟象限。各时钟象限被配置成以不同相位 操作。在一些实施例中，各相位对准至相应的核心时钟。在一些实施例中，每个相应的核心 时钟对准至物理层时钟。
[0011] 在一些实施例中，输入/输出模块中的每个包括：被映射至一组可编程单端输入/ 输出（PSI0)子模块中的一个的第一组引脚，和被映射至一组可编程差分/单端输入/输出 (PDI0)子模块中的一个的第二组引脚。可以设置被分区使得第一时钟集可从PSI0子模块 的第一半部重新分布至PSI0子模块的第二半部的时钟拓扑。
[0012] 在一些实施例中，由毗邻的一对信道共享的输入/输出模块中的至少一个被分区 成具有相同数量引脚的两个子模块。
[0013] 在一些实施例中，输入/输出模块的数据模块包括被映射至输出选通引脚的roio 子模块的第一子集和被映射至输入选通引脚的第二子集roio的子模块。输入/输出模块 的命令模块可以包括被映射至roio子模块的差分时钟输出。
[0014] 在一些实施例中，至少一个数据模块进一步包括被映射至roio子模块的第一子 集的第一环形电路和被映射至roio子模块的第二子集的第二环形电路。第一环形电路被 配置成使被映射至psio组的输出选通单元延迟。第一环形电路和第二环形电路可以包括 延迟锁相环（DLL)电路和锁相环（PLL)电路。
[0015] 在一些实施例中，各输入/输出模块经由包括了控制接口组和/或数据接口组的 通用接口协议与所述可编程逻辑电路通信。控制接口组将地址、命令和/或控制信号发送 至所述可编程逻辑电路。数据接口组将数据发送至可编程逻辑电路并且从可编程逻辑电路 接收数据。
[0016] 在一些方面中，这里所描述的系统和方法包括涉及可扩展的2. ?接口的架构以 执行这里所描述的功能的方法。
[0017] 应该注意的是，上面描述的系统和/或方法可以应用于其他系统、方法和/或设备 或者依照其他系统、方法和/或设备使用。
【附图说明】
[0018] 发明的以上和其他优点将在考虑到结合附图进行的以下详细描述时变得显而易 见，在附图中同样的附图标记始终是指同样的部件，并且附图中：
[0019] 图1是根据某些实施例的说明性接口块；
[0020] 图2是根据某些实施例的包括了用于与32-信道QDR WIO SRAM对接的48-10模 块的说明性接口块；
[0021] 图3是根据某些实施例的包括了用于与8-信道HBM DRAM对接的48-10模块的说 明性接口块；
[0022] 图4是根据某些实施例的将48-10模块连接至各个内存接口的说明性描绘；
[0023] 图5是根据某些实施例的装配在微凸块阵列之上的48-10模块的说明性描绘；
[0024] 图6是根据某些实施例的48-10模块微凸块映射的说明性描绘；
[0025] 图7A和图7B(下文中统称为图7)描绘了根据某些实施例的具有分区的时钟拓扑 的说明性48-10模块；
[0026] 图8A、图8B和图8C (在下文中统称为图8)描绘了根据某些实施例的用于接口块 的说明性时钟网络拓扑；
[0027] 图9A和图9B(下文中统称为图9)描绘了根据某些实施例的用于接口块的说明性 时钟网络拓扑；
[0028] 图10A和图10B(下文中统称为图10)描绘了根据某些实施例的用于被集成到可 编程器件时钟网络内的接口块的说明性时钟网络拓扑；
[0029] 图11A和图11B(下文中统称为图11)描绘了根据某些实施例的具有时钟域分区 拓扑的说明性48-10模块；
[0030] 图12是根据某些实施例的PSI0的说明性逻辑代表；
[0031] 图13是根据某些实施例的PSI0的说明性定时图；
[0032] 图14A、图14B和图14C (下文中统称为图14)描绘了根据某些实施例的ΗΠ 0的说 明性逻辑代表；
[0033] 图15A和图15B(下文中统称为图15)描绘了根据某些实施例的ΗΠΟ的说明性定 时图；
[0034] 图16A和图16B (下文中统称为图16)描绘了根据某些实施例的包括了 48-10模 块的接口块的说明性定时图；
[0035] 图17A和图17B(下文中统称为图17)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的说明性定时图；
[0036] 图18A和图18B (下文中统称为图18)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的另一说明性定时图；
[0037] 图19A和图19B (下文中统称为图19)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的又另一说明性定时图；和
[0038] 图20A和图20B (下文中统称为图20)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的又另一说明性定时图。
【具体实施方式】
[0039] 该公开描述了 2. f5D接口架构。尽管描述的内容主要使用所公开的接口块作为 2. 内存架构解决方案（例如，支持QDR WIO SRAM和HBM DRAM两者），但决不限制所公开 的接口块支持以任何2. ?配置或者在主芯片上或者在子代芯片上的任何2. ?接口，只要 接口性质上源同步。
[0040] 图1是根据某些实施例的说明性接口块。接口块100被以模块化方式组织并且 包括48-10模块104(包括边信道108)与被称作中间栈模块106的中间奇数模块的集合。 分布带和物理层（PHY)逻辑区域102包括用于I/O校准和分段所需的综合控制逻辑。各 48-10模块104可以被配置成或者数据模块或者命令模块。命令模块可以仅占据48-10模 块的半部使得毗邻的信道可以物理上共享48-10模块。这可以允许更好的引脚使用以及匹 配内存接口标准的微凸块组织。需要一个以上的48-10模块的组合以形成QDRWIO SRAM、 HBM DRAM或另一合适存储器件的接口。图2和图3提供了形成这样的接口的说 明性示例。 所示出的尺寸是说明性的并且不限于针对接口块100的尺寸。图1中的说明性实施例使 用了 48-10模块但公开不限于此。使用了 48-10模块的随后附图的说明性示例也并不限于 此。说明性实施例可以替代使用另一适当类型的模块。48-10模块是能够提供双源双向源 同步信令能力的块。示例性48-10模块包括：各具有20个PSI0缓冲器的两个PSI0组、四 个roio、两个DLL和指针发生器。
[0041] 图2示出根据某些实施例的用于与32-信道QDR WIO SRAM接口的说明性接口块。 接口块200被以模块化方式组织并且包括48-10模块204与中间栈模块206的集合。接口 块200示出各种48-10模块映射如何形成用于32-信道QDR WIO SRAM的内存接口。
[0042] 图3示出根据某些实施例的用于与8-信道HBM DRAM接口的说明性接口块。接口 块300也以模块化方式组织并且包括48-10模块304与中间栈模块306的集合。接口块 300还包括对于与8-信道HBM DRAM接口而言不需要的未使用的48-10模块308的集。接 口块300示出各种48-10模块映射如何形成用于8-信道HBM DRAM的内存接口。
[0043] 下面的表1详述了针对不同内存信道配置的各种模块要求。例如，接口块200需 要配置为命令模块的16个模块和配置为数据模块的32个模块以与32-信道QDR WIO SRAM 接口。在另一示例中，接口块200需要配置为命令模块的12个模块和配置为数据模块的24 个模块以与24-信道QDR WIO SRAM接口。在又另一示例中，接口块300需要配置为命令模 块的仅4个模块和配置为数据模块的32个模块以与8-信道HBM DRAM接口。
[0044] 表1 :用于内存信道配置的示例映射
[0045]
[0046] 图4是根据某些实施例的将48-10模块映射至各个内存接口的说明性描绘400。 各种48-10模块402至各个内存接口的映射通常有利于如所示出的横跨接口的均匀长度布 线。微凸块404与406之间的连接经由具有如所示出的均匀长度的硅桥408来建立。微凸 块典型地允许在小型封装覆盖区上的增加的器件互连。均匀长度布线有助于较小的I/O缓 冲器预驱动器/驱动器设计，因为组成部件必须驱动的范围是在彼此的小增量内。然而，某 些信号、例如在中间栈内的信号当它们大多是非关键性信号、例如可测试性信号时可能不 需要增量小。小增量允许I/O缓冲器如图5所示装配在微凸块阵列之上。
[0047] 图5是根据某些实施例的装配在微凸块阵列之上的48-10模块的说明性描绘500。 该实施例中的微凸块阵列采用如QDR WIO SRAM和HBM DRAM规格中详述的且满足55 μ m的 最小微凸块节距的面心矩形（FCR)图案。C4凸块代表参考时钟引脚和电源/接地凸块。尺 寸是说明性的并且不限于针对微凸块的尺寸。48-10模块502至各个内存的映射被布线为 如图4所示横跨接口均匀长度的。微凸块504对应于图4中的微凸块404并且可以经由硅 中介或等同物建立均匀长度布线。图5还示出PSI0缓冲器408、ΗΠ0缓冲器510、PSI0微 凸块522和ΗΠΟ微凸块524。中间栈506包括用于延迟锁相环（DLL)电路512、时钟网络 /垂直布线514和锁相环（PLL)电路516的区域。图5还示出接地电压微凸块VSSQ518和 高电压微凸块VDDQ520。
[0048] 图6是根据某些实施例的48-10模块微凸块映射600的说明性描绘。该描绘提供 了微凸块映射600的底部视图。典型地，用于接口块的这样的微凸块映射将尽可能与QDR WIO SRAM和HBM DRAM微凸块映射（排除归因于由于PLL的阻塞的中间栈模块）匹配。如 所示出的，各48-10模块包括48个引脚602并且被分成作为PSIO引脚的40个引脚和作为 roio引脚的8个引脚。
[0049] PSIO引脚被进一步细分成两个组（组0和组1)，在各组中具有20个I/O引脚。在 相同组内共享用于所有20个I/O的控制。各组还包括VSSQ引脚606和VDDQ引脚608。在 一些实施例中，各组可以包括用于组水平可配置性的输入/输出配置（IOCSR)位的集。各 PSIO也可以具有用于单个未可配置性的它自己的IOCSR位的集。
[0050] roio引脚包括可以或者作为差分I/O对被单个地编程或者作为两个单端I/O被单 个地编程的四对引脚604。各roio可以具有用于单个位可配置性的它自己的IOCSR位的 集。如果roio被配置为差分I/O对，则仅用于引脚〇的iocsr位经应用至roio。在一些实 施例中，48-10模块中的引脚源同步地操作。时钟/选通仅可以映射至roio引脚但其对应 的信号可以映射至任何PSIO引脚（甚至映射至roio引脚内的PSIO引脚）。
[0051] 图7是根据某些实施例的具有分区的时钟拓扑的说明性48-10模块。如所示出 的，各48-10模块内的时钟拓扑被分区使得仅一个时钟的集可以被从roio集702和752的 半部或者重新分布至另一半部或者重新分布至自身。这允许了 48-10模块虚拟分区成两个 24-10组成部件700和750,从而允许一个48-10模块被横跨两个毗邻的信道共享。用于 QDR WI0 SRAM和HBM DRAM两者的引脚映射被示出在下面的表2中。
[0052] 表2 :用于QDR WI0 SRAM和HBM DRAM的引脚映射
[0053]
[0057] 如果48-10模块被配置成数据模块，则两个Η)Ι0 (-个来自虚拟分区的各半部） 将被用作用于输出和输入选通引脚的差分对。剩 余的PSI0706和756(包括未使用的ΗΠΟ组内的剩余的PSI0704和754)可以被映射为1/ 〇引脚。
[0058] 被附接至映射为输出选通引脚的半部的DLL 708可以用来使输出选通对延迟以 使其集中在被映射至PSIO的传出数据上。被附接至映射为输入选通引脚的半部的DLL 758 可以用来使传入的读取选通延迟以使其集中在被映射至PSIO的传入数据上。在其中48-10 模块被配置成命令模块的实施例中，pdio的相同半部内的仅psio(包括未使用的roio组 内的未使用的psio)可以用作用于命令引脚的映射。相同半部内的任一roio可以被映射 为差分时钟输出（0(_七和0(_(3)。被附接至相同半部的DLL接着用来使时钟输出延迟以使 其集中在被映射至PSIO自身半部的传出命令总线上。
[0059] 图8是根据某些实施例的用于接口块的说明性时钟网络拓扑800。各接口块由驻 留在接口块布图规划的中间（例如，位于如图5所示的中间栈模块的上半部）的一个PLL 计时。图8中的中间栈模块未按比例绘制。PLL 808接收来自位于PHY逻辑区域之上的一 对参考时钟引脚（例如，图5中示出的C4凸块）的其参考时钟810。PLL 808输出给送四 个独立的PHY时钟网络（如图8所示以象限对分组）的一个PHY时钟。各PHY时钟网络包 括时钟门（CG)块802、核心时钟选择器（CCS)块804和时钟相位校准（CPA)块806。CG块 802提供了接通未使用的象限中的PHY时钟的权限的能力。CCS块804被利用IOCSR配置 位（例如，用于各CCs的2-位）控制并且提供了选择核心时钟源（直到标有814的所支持 的四个核心时钟网络）的能力。CPA块806包括相位检测器（PD)和提供了或者使PHY时钟 网络相位对准到核心时钟网络相位或者反之亦然的能力以有助于核心到PHY(C2P)和PHY 到核心（P2C)转存的DLL。图9图示出具有其中PHY时钟被对准至核心时钟的逆向校准的 用于接口块的时钟网络拓扑900。
[0060] 四个独立的时钟象限（标记为象限AB、⑶、EF和GH)允许接口块在相同频率但不 同相位的四个不同时钟域内操作。各时钟象限经由CPA被相位对准至如由CCS编程的相应 的核心时钟。这允许了用于在核心到接口与接口到核心之间的交叉的最大定时预算。该灵 活性可以对于具有其中所有可得到的信道都没有相位/偏斜要求的HBM DRAM的应用是有 用的。在这些应用中，与接口块接口的模块可以选取给具有与自身相同的时钟源（和与HBM DRAM相同的频率）的接口块计时。对于具有QDR WIO SRAM的应用，给送PHY逻辑的核心时 钟可以被配置成选择相同源，即，所有四个CCS都可以被配置成选择相同的核心时钟源。这 间接暗示，PHY逻辑以及核心构造中的软逻辑中的管线式触发也可以从相同的核心时钟网 络获得来源。这使作为用于至少QDR WIO SRAM应用的要求的信道到信道偏斜最小化。
[0061] PLL 808还将两个同步的时钟输出812提供至核心构造。一个时钟输出可以代表 全频率时钟而另一时钟输出可以代表用N的因数除的全频率时钟。后一时钟输出被预计用 作用于内存接口的内存控制器时钟。全频率时钟可以配置成经由核心时钟网格网络被供给 回到接口块以给PHY逻辑触发以及如图10所示与接口块接口的软逻辑计时。
[0062] 图10是根据某些实施例的用于被集成到可编程器件时钟网络内的接口块的说明 性时钟网络拓扑1000。除了其他组成部件以外，拓扑包括接口块1002、时钟线1004XPA块 1006和高速串行接口（HSSI)模块1008。在一些实施例中，内存控制器（MC)软逻辑负责当 使用用N除的时钟输出时处理用N除的时钟输出与全频率时钟输出之间的时钟交叉。核心 时钟源可以被从任何时钟区域驱动并且可以被从时钟脊柱驱动到接口块1002内并且通过 VI0IF1010 被复用。
[0063] 整个接口块被预计以与其接口所至的存储器件相同的频率计时。例如，接口块在 当其对接至以750MHz操作的QDR WIO SRAM时被以750MHz计时（与PHY时钟一起）。然 而，将存在有以虽然相同频率但不同相位潜在地操作的高达八个 时钟域。这些时钟域直接 映射到四个I/O象限和图8中示出的四个PHY象限内。各I/O象限包含十二个48-10模块。 [0064]图11是根据某些实施例的具有时钟域分区拓扑的说明性48-10模块1100。各 48-10模块具有可以被获得来源以供给至各I/O组（组0和组1)的一对时钟域。取决于 48-10模块的映射，各I/O组可以被配置成从任一时钟域获得来源。PSI0组1102和1104可 以仅具有在用于读取FIFO的它们的采用时钟上的可配置性，而ΗΠ 0组1106和1108可以 具有用于读取FIFO的它们的采样时钟以及它们的发送时钟两者上的可配置性。模块1100 包括能够以例如近似20ps步长使至少一个时钟周期（tCK)延迟的两个DLL 1110和1112。 时钟周期可以根据适合于应用而大于或小于20ps。各DLL可以被配置成从来自相同半部中 的任一 roio对或PHY时钟的输入信号获得其输入时钟的来源。输入信号典型地被用来使 用于第一阶段数据采集的输入读取数据选通延迟。PHY时钟典型地被用来使输出时钟或输 出写入数据选通延迟以集中在命令或写入数据窗口的中间。下面的表3示出了用于针对如 图11中描绘的模块1100及其输入的命令和数据模块的示例配置。
[0065] 表3 :用于命令和数据模块的示例配置
[0066]
[0067] 与接口块（和时钟）接口以形成内存子系统的MC可以在与接口块相同的时钟域 中操作或者可以被分区成直到三个（例如，典型地为两个分区）的相互依赖的时钟域，即核 心时钟域、内存控制器时钟域和PHY时钟域。典型地，核心时钟和内存控制器时钟以相同频 率操作。然而，这可以取决于时钟域的配置而变化。对于其中它们不是相同频率的配置，MC 软逻辑可以处理用某一常数K除内存控制器时钟以满足期望的核心时钟频率。源时钟可以 从PLL所提供的两个核心时钟选择性地导出（经由核心时钟网格）。
[0068] 图12是根据某些实施例的PSI0的说明性逻辑代表。在示出的实施例中，PSI01200 布置在48-10模块内。在其他实施例中，PSI0的实施可以不同于该代表但是这里所示出的 主要功能和可编程性被保留。PSI01200包括可编程性选项、可配置性选项和I0CSR选项中 的一个或多个（更多细节提供在下面的表4中）。输出使能（0E) 1206位可以静态地启用/ 禁用输出驱动器。当启用时，输出使能的动态控制来自"〇e"信号（图13中的信号1306)。 输入使能（IE)位1204可以静态地启用/禁用输入接收器。当启用时，输入使能的动态控 制来自"ie"信号（图13中的信号1304)。数据输入选择（DINSEL)位1202(对应于图13 中的信号1302)可以静态地选择用于输入数据的源。输入数据可以从读取FIFO、直接从在 输出时钟的正沿采样的或在输出时钟的负沿采样（例如，在输出时钟的上升沿上上演的以 启用从管线至核心的全循环定时）的输入（旁通读取FIFO)获得来源。
[0069] 图13是根据某些实施例的PSI0的说明性定时图。例如，图13示出PSI01200如 何基于如根据下面的表4配置的各种控制而行为的定时图1300。例如，如果配置位被设置 为0E = 0、IE = 1和DINSEL = 01，则PSI0输入数据被预计异步于子系统内的任何时钟。 PSI0输入数据被进一步预计映射至异步输入信号（例如，用于QDR WIO SRAM的ERR_n)。在 另一示例中，如果配置位被设置为0E = 1、IE = 0和DINSEL = XX，则PSI0输出1208/1308 被预计同步于输出时钟的上升沿。PSI0输出1208被进一步预计映射至SDR/DDR输出信号 (例如，用于QDR WIO SRAM的A、LD_n、RW_n、CFG和用于HBM DRAM的C、R)。下面在图4中 示出了基于配置位预计的各种PSI0配置。这些配置位可以利用诸如FPGA等的可编程逻辑 或电路来提供。未使用的配置用星号（*)指示出。
[0070] 表4 :预计的PSI0配置
[0073] 图14是根据某些实施例的roio的说明性逻辑代表。在示出的实施例中，roio 1400布置在48-10模块内。各roio可以在逻辑上被视为包括具有允许其被配置为或者单 一个差分I/O缓冲器或者两个单端I/O缓冲器的附加共享源的两个PSIO。在其他实施例 中，PDIO的确切实施可以不同于该代表但这里示出的主要功能和可编程性被保留。PDIO 1400包括可编程性选项、可配置性选项和IOCSR选项中的一个或多个（更多细节提供在下 面的表5中）。0E位1406、0E0和0E1可以静态地启用/禁用输出驱动器。当启用时，输出 使能的动态控制来自"〇e"信号（图15中的信号1506)。IE位1404、IE0和IE1可以静态 地启用/禁用输入接收器。当启用时，输入使能的动态控制来自"ie"信号（图15中的信 号1504)。DINSEL位1402、DINSEL 0和DINSEL 1可以静态地选择用于输入数据的源（对 应于图15中的信号1502)。输入数据可以从读取FIFO、直接从在输出时钟的正沿采样的或 在输出时钟的负沿采样（例如，在输出时钟的上升沿上上演的以启用从管线至核心的全循 环定时）的输入（旁通读取FIFO)获得来源。
[0074] 输出时钟选择（0CKSEL)位1412、0CKSEL0和0CKSEL1可以静态地选择输出时钟 源。输出时钟可以或者从预DLL PHY时钟或者从后DLL PHY时钟获得来源。从后DLL PHY 获得输出时钟的来源可以允许roio的输出被共享的DLL延迟。例如，该途径可以典型地用 来或者使时钟或者使接口上的选通信号延迟。差分输入使能（DIFFIE)位1410可以静态地 启用/禁用差分输入接收器。当启用时，输入使能的动态控制来自"ie [0] "信号（图15中 的信号1504)。差分接收器不具有任何同步逻辑，因为接收到的差分信号被预计或者是时钟 或者是选通信号。
[0075] 图15是根据某些实施例的roio的说明性定时图。例如，图15示出Η)Ι01400如 何基于如根据下面的表5配置的各种控制而行为的定时图1500。例如，如果配置位被设置 为 0E = 0、IE = 0、DINSEL = XX、OCKSEL = X 和 DIFFIE = 1，则 PDIO 输出 1408 被预计在 性质上是差分。roio输出1408/1508被进一步预计映射至差分输入选通（例如，RDQS_t/ RDQS_c)。在另一示例中，如果配置位被设置为OE = 0、IE = 1、DINSEL = 10、OCKSEL = X 和DIFFIE = 0,则任一或两个ΗΠΟ输出1408被预计为单端并且输入数据被预计同步于输 出时钟的上升沿。roio输出1408/1508被进一步预计映射至SDR输入信号（例如，用于HBM DRAM的DERR)。下面在图5中示出基于配置位预计的各种ΗΠ 0配置。这些配置位可以利 用诸如FPGA等的可编程逻辑或电路来提供。未使用的配置用星号（*)指示出。
[0076] 表5:预计的roio配置
[0080] PHY接口是内存控制器与如图1至图3所图示的PHY之间的通信接口。在与QDR WIO SRAM或HBM DRAM有关的实施例中，PHY接口是DDR PHY接口（DFI)的变型。DFI变型 PHY接口被称作用于该公开的剩余部分的通用PHY接口（UFI)。下面所描述的UFI的内容 中的这样的变型将仍然在该公开的范围内。
[0081] UFI限定了跨越MC与PHY之间的UFI转存控制信息和数据所需的信号、定时参数 和可编程参数。UFI适用于QDR WIO SRAM、HBM DRAM和其他合适内存。UFI限定了包括控 制和状态、数据、中间栈和边带的接口组。控制和状态接口将地址、命令和控制信号驱动至 存储器件并且从存储器件接收信令错误。数据接口被用来横跨UFI发出写入数据并接收读 取数据。中间栈接口将复位和可测试性信号去冬至存储器件并从存储器件接收温度信息。 边带接口充当到PHY内部配置寄存器的桥。
[0082] 单端和差分接口组两者都可以根据相同接口协议和定时起作用但在它们接口所 至的单独I/O的信号宽度和数量方面不同。各接口可以具有控制/数据信号，包括输出驱 动器使能信号（ufi_{s|d}dout{x}_en)、输出数据信号（ufi_{s|d}dout{x})、输入接收器 使能信号（ufi_{s|d}din{x}_en)、输入数据读取使能信号（ufi_{s|d}din{x}_rden)和输 入数据信号（ufi_{s|d}din{x})。图15输出用于使用这些信号的48-10接口的示例定时 图。表6总结了至QDR WIO SRAM和HBM DRAM存储器件的UFI控制和状态信号映射。表7 总结了至QDR WIO SRAM和HBM DRAM存储器件的UFI数据信号映射。
[0083] 输出驱动器使能信号可以启用单端或差分I/O缓冲器的输出驱动器。输出数据信 号可以包括待在单端或差分I/O缓冲器的引脚上被驱动的数据值。总线宽度可以是该组中 的I/O缓冲器的数量的宽度的两倍以支持双倍数据速率（例如，对于I/O组的Υ，Ι0[ζ]在 相位0中被用ufi_{s I d} dout {x} [Z]驱动并且在相位1中被用ufi_{s I d} dout {x} [Z+Y]驱 动）。输入接收器使能信号可以启用单端或差分I/O缓冲器的输入接收器。输入数据读取 使能信号可以具有排空读取FIFO的控制，即，使用于I/O组的读取指针前进。如果有虚读脉 冲，则该信号需要被认定归因于虚读脉冲而将数据从FIFO入口另外地排空。输出数据信号 可以包括来自接收器的数据值，或者来自由PHY时钟（上升沿/下降沿）采用的读取FIFO， 或者从引脚输入旁通。
[0084] 图16是根据某些实施例的包括48-10模块的接口块的说明性定时图1600。在示 出的实施例中，一 个管道阶段延迟被假设用于接口块。在例如信号1602中的"CORE"的记号 是指MC(在核心构造中实施的）中的最终触发之后的定时，而例如在信号1604中的"PHY" 的记号是指在接口块管道阶段之后的在PHY接口处的定时。接口块也可以允许多个逻辑管 线被插入MC与PHY之间用于较长布线以花费额外的时延获得期望的频率。在一些实施例 中，这是接口的基本要求以限制在MC与PHY之间交叉的信号的数量。图16中的定时图示 出了被插在MC与PHY之间的一个管线的示例。MC与PHY之间的管线的附加可以通过MC中 的控制逻辑来解释。
[0085] UFI控制和状态接口处理将地址、命令和控制信号驱动至存储器件所需的信号的 发送。它还接收用于存储器件的错误指示。传出信号被以维持UFI上的信号之中的定时关 系的方式传输至存储器件。传出控制接口上的所有信号都被假设是双倍数据速率，即，时钟 的高、低相位通信不同的属性。在一些实施例中，单倍数据速率信号被利用相同假设驱动但 相同属性被驱动用于时钟的高、低相位。传入信号通信来自存储器件的状态/错误。传入 状态接口上的所有信号都被假设为单倍数据率并且可以在它们被布线回到核心构造之前 被同步到PHY时钟。下面的表6总结了至QDR WI0 SRAM和HBM DRAM存储器件的这些UFI 控制和状态信号映射。
[0086] 表6 :UFI控制和状态信号映射
[0087]
[0090] 数据接口处理横跨UFI的写入数据的发送和读取数据的采集/返回。信号被以与 控制和状态接口类似地维持UFI上的信号之中的定时关系的方式传输至存储器件。数据 接口上的所有信号都被假设为双倍数据速率，即，时钟的高、低相位两者通信不同的属性。 在一些实施例中，单倍数据速率信号被利用相同假设驱动但相同的属性被驱动用于时钟的 高、低相位两者。表7总结了至QDR WIO SRAM和HBM DRAM存储器件的这些UFI数据信号 映射。
[0091] 表7 :UFI数据信号映射
[0099] 图17至图20是根据某些实施例的与QDR WIO SRAM -起工作的接口块的说明性 定时图。图17示出与QDR WIO SRAM(用于写入时延，WL = 8) -起工作的接口块的内存写 入定时图1700。图18示出与QDR WIO SRAM(用于读取时延，RL = 13) -起工作的接口块 的内存读取定时图1800。图19示出与其中内存读取（用于读取时延，RL13)随后是内存写 入（用于写入时延，WL = 8)的QDR WIO SRAM-起工作的接口块的定时图1900。图20示 出与其中内存写入（用于写入时延，WL = 8)随后是内存读取（用于读取时延，RL= 13)的 QDR WIO SRAM-起工作的接口块的定时图2000。
[0100] 应该理解的是，术语"可编程逻辑"和"FPGA"的前述使用是示例性的，并且这样的 使用可以适用于可编程逻辑器件和其他合适的电路，包括但不限于商业FPGA、可配置ASSP 器件、可配置DSP和GPU器件、混合ASIC/可编程器件、被描述为具有可编程逻辑核心的 ASIC的器件或具有嵌入的ASIC或ASSP核心的可编程逻辑器件。
[0101] 应该理解的是，前述仅说明了发明的原理，并且本领域技术人员可以在不脱离发 明的范围和精神的情况下做出各种修改，并且本发明仅由随附权利要求限制。例如，本文已 经讨论的各种发明方面可以或者是在某些实施例中全部一起使用，或者是其他实施例可以 仅采用发明方面的一个或多个（但少于全部）。并且如果采用了发明方面中的多个（但少 于全部），那么可能会牵涉到发明方面的任何组合的采用。作为可能的修改的另一示例，遍 及该公开，提到了特定参数值。这些特定值仅是示例，并且而且可以根据期望使用其他合适 的参数值。
【主权项】
1. 一种接口块，包括： 沿着所述接口块分布的多个输入/输出模块；以及 散置在所述多个输入/输出模块内的中间栈模块，所述中间栈模块经由可编程逻辑电 路与所述多个输入/输出模块通信， 其中： 所述多个输入/输出模块包括至少一个数据模块和至少一个命令模块， 所述多个输入/输出模块中的至少一个输入/输出模块由毗邻的一对信道共享，并且 所述多个输入/输出模块中的每个输入/输出模块被配置成经由娃中介和娃桥中的一 个与存储器件对接。2. 根据权利要求1所述的接口块，其中所述输入/输出模块中的每个输入/输出模块 包括：被映射至多个可编程单端输入/输出（PSIO)子模块中的一个可编程单端输入/输出 子模块的第一多个引脚，以及被映射至多个可编程差分/单端输入/输出（PDIO)子模块中 的一个可编程差分/单端输入/输出子模块的第二多个引脚。3. 根据权利要求2所述的接口块，其中时钟拓扑被分区以使得第一时钟集能够从所述 PSIO子模块的第一半部重新分布至所述PSIO子模块的第二半部。4. 根据权利要求1所述的接口块，其中由所述毗邻的一对信道共享的所述多个输入/ 输出模块中的所述至少一个输入/输出模块被分区成具有相同数量的引脚的两个子模块。5. 根据权利要求1所述的接口块，其中所述至少一个数据模块包括被映射至输出选通 引脚的roio子模块的第一子集和被映射至输入选通引脚的roio的子模块的第二子集。6. 根据权利要求5所述的接口块，其中所述至少一个数据模块进一步包括被映射至 roio子模块的所述第一子集的第一环形电路和被映射至roio子模块的所述第二子集的第 二环形电路，其中所述第一环形电路被配置成使被映射至psio子模块的输出选通单元延 迟。7. 根据权利要求6所述的接口块，其中所述第一环形电路和所述第二环形电路是延迟 锁相环（DLL)电路和锁相环（PLL)电路中的一个。8. 根据权利要求1所述的接口块，其中所述至少一个命令模块包括被映射至roio子模 块的差分时钟输出。9. 根据权利要求1所述的接口块，其中所述中间栈包括独立的时钟象限，其中每个时 钟象限被配置成在不同相位处操作，其中每个相位被对准至相应的核心时钟或者每个相应 的核心时钟被对准至物理层时钟。10. 根据权利要求1所述的接口块，其中所述多个输入/输出模块中的每个输入/输出 模块是48-10模块。11. 一种接口块，包括： 沿着所述接口块分布的多个输入/输出模块，其中所述多个输入/输出模块包括至少 一个数据模块和至少一个命令模块，其中所述多个输入/输出模块中的至少一个输入/输 出模块由毗邻的一对信道共享，并且其中所述多个输入/输出模块中的每个输入/输出模 块被配置成经由硅中介和硅桥中的一个与存储器件对接。12. 根据权利要求11所述的接口块，其中所述输入/输出模块中的每个输入/输出模 块包括：被映射至多个可编程单端输入/输出（PSIO)子模块中的一个可编程单端输入/输 出子模块的第一多个引脚，以及被映射至多个可编程差分/单端输入/输出（PDIO)子模块 中的一个可编程差分/单端输入/输出子模块的第二多个引脚。13. 根据权利要求12所述的接口块，其中时钟拓扑被分区以使得第一时钟集能够从所 述PSI0子模块的第一半部重新分布至所述PSI0子模块的第二半部。14. 根据权利要求11所述的接口块，其中由所述毗邻的一对信道共享的所述多个输入 /输出模块中的所述至少一个多个输入/输出模块被分区成具有相同数量的引脚的两个子 丰旲块。15. 根据权利要求11所述的接口块，其中所述至少一个数据模块包括被映射至输出选 通引脚的roio子模块的第一子集和被映射至输入选通引脚的roio子模块的第二子集。16. 根据权利要求15所述的接口块，其中所述至少一个数据模块进一步包括被映射至 roio子模块的所述第一子集的第一环形电路和被映射至roio子模块的所述第二子集的第 二环形电路，其中所述第一环形电路被配置成使被映射至psio组的输出选通单元延迟。17. 根据权利要求16所述的接口块，其中所述第一环形电路和所述第二环形电路是延 迟锁相环（DLL)电路和锁相环（PLL)电路中的一个。18. 根据权利要求11所述的接口块，其中所述至少一个命令模块包括被映射至PSI0组 的差分时钟输出。19. 根据权利要求11所述的接口块，其中所述多个输入/输出模块中的每个输入/输 出模块是48-10模块。20. -种接口块，包括： 沿着所述接口块分布的多个输入/输出模块；以及 散置在所述多个输入/输出模块内的中间栈模块，所述中间栈模块经由可编程逻辑电 路与所述多个输入/输出模块通信，其中所述中间栈模块包括独立的时钟象限，其中每个 时钟象限被配置成在不同相位处操作，并且其中每个相位被对准至相应的核心时钟。21. 根据权利要求20所述的接口块，其中每个输入/输出模块经由包括控制接口组和 数据接口组中的一个或多个的通用接口协议与所述可编程逻辑电路通信，其中： 所述控制接口组将地址、命令和控制信号中的至少一个传输至所述可编程逻辑电路， 并且 所述数据接口组将数据传输至所述可编程逻辑电路并且从所述可编程逻辑电路接收 数据。
【专利摘要】本公开涉及用于接口块的系统和方法。接口块包括沿着接口块分布的输入/输出模块和散置在输入/输出模块内的中间栈。输入/输出模块包括至少一个数据模块和至少一个命令模块。输入/输出模块中的至少一个由毗邻的一对信道共享。输入/输出模块中的每个被配置成经由硅中介或等同物与存储器件对接。中间栈模块经由可编程逻辑电路与输入/输出模块通信。中间栈模块可以包括独立的时钟象限。各时钟象限被配置成在不同相位处操作，其中各相位被对准到相应的核心时钟。
【IPC分类】G06F13/38
【公开号】CN105487994
【申请号】CN201510617804
【发明人】郑志学
【申请人】阿尔特拉公司
【公开日】2016年4月13日
【申请日】2015年9月24日
【公告号】US20160098061
【专利说明】可扩展的2. 5D接口架构
[0001] 相关申请的夺叉引用
[0002] 本申请要求2014年10月2日提交的同在申请中的、共同受让的美国临时专利申 请号62/058, 933的优先权，该申请的全部内容通过引用明确地合并于此。
技术领域
[0003] 该公开总体涉及用于在多个存储器件之间建立通信的系统互连架构的领域。
【背景技术】
[0004] 半导体行业正逐步走向2. ?和3D架构以解决硅可扩展性。2. ?配置是指经由 相同封装上的硅中介或等同物连接两个或多个硅片。各种硅片典型地经由称作微凸块的小 凸块连接。2. ?接口架构是行业中新的但越来越从很多专用集成电路（ASIC)、专用标准产 品（ASSP)和现场可编程门阵列（FPGA)的开发者获得动力和支持、尤其是在用于对接至以 解决时延和带宽关注为目标的存储器件的应用中。然而，当前的2. f5D架构仅能够对接至单 一 2. f5D器件并且不以用于通用2. f5D器件的可扩展接口作为目标。
【发明内容】
[0005] 该发明涉及可扩展2.f5D接口的架构，具体为输入/输出（I/O)缓冲器的分区、横 跨允许相同接口块与无数2. ?存储器件通信以及允许其他集成电路器件（例如，ASIC、 ASSP和FPGA)经由硅中介或桥与类似2. ?接口通信的整个架构的控制以及功能。
[0006] 该接口架构使接口的有用性延伸超过只对接至2. ?存储器件。公开包括可以被 复制以匹配2. ?接口的宽度、接口 I/O缓冲器的分区及其控制的有效分组以允许接口至变 化的协议标准的最大灵活性的小型可编程I/O模块的限定。最终得到的架构允许单一个 硬件结构简单地通过将其与利用诸如FPGA构造等的可编程逻辑构造实施的合适的软件逻 辑配对物联接而与无数存储器件接口。架构的延伸还允许相同的硬件接口缩放以与外部 ASIC、ASSP或其他硅片接口以解决很多其他应用领域问题而不必重新制造用于接口架构的 硬件。
[0007] 现有的2. ?接口架构典型地被开发用于经由专有的2. ?接口协议对接至专有的 静态随机存取内存（SRAM)芯片。接口架构经由简单I/O接口使双倍数据速率（DDR)信令 适应于与由主机驱动的时钟同步。由于由互连传播引入的时延可以降低接口上可得到的采 用窗口，所以接口架构的同步DDR信令可能会限制可由架构实现的最大频率。在一些实施 例中，同步DDR架构勉强能够实现500MHz操作，而现实操作很可能在甚至更低的频率。此 外，接口架构仅可以提供用于对接至专有SRAM内存芯片。接口不可扩展至行业上开发的通 信协议，从而将可得到的子代器件的选择锁定为对接至专有选项。
[0008] 各种2. f5D接口架构的分区也可以是刚性的并且不允许用于各种新兴2. f5D接口标 准的支持的可配置性。例如，四倍数据率宽输入输出（QDR WIO) SRAM是一种电超集但不是 高带宽内存（HBM)DRAM的协议子集。现有的行业2. ?接口架构未分区成适应于这些不同 的标准，并且不可以允许相同的ASIC/ASSP硅对接至不同的存储器件。
[0009] 于是，描述了涉及可扩展2. f5D接口的架构的系统和方法。在一些方面中，所公开 的接口架构包括接口块。输入/输出模块沿着接口块分布。中间栈模块散置在多个输入/ 输出模块内。输入/输出模块包括至少一个数据模块和至少一个命令模块。多个输入/输 出模块中的至少一个由毗邻的一对信道共享。多个输入/输出模块中的每个被配置成经由 娃中介、娃桥或等同物中的一个与存储器件对接。输入/输出模块中的每个可以包括48-1/ 〇模块。中间栈模块经由可编程逻辑电路与输入/输出模块通信。
[0010] 在一些实施例中，中间栈包括独立的时钟象限。各时钟象限被配置成以不同相位 操作。在一些实施例中，各相位对准至相应的核心时钟。在一些实施例中，每个相应的核心 时钟对准至物理层时钟。
[0011] 在一些实施例中，输入/输出模块中的每个包括：被映射至一组可编程单端输入/ 输出（PSI0)子模块中的一个的第一组引脚，和被映射至一组可编程差分/单端输入/输出 (PDI0)子模块中的一个的第二组引脚。可以设置被分区使得第一时钟集可从PSI0子模块 的第一半部重新分布至PSI0子模块的第二半部的时钟拓扑。
[0012] 在一些实施例中，由毗邻的一对信道共享的输入/输出模块中的至少一个被分区 成具有相同数量引脚的两个子模块。
[0013] 在一些实施例中，输入/输出模块的数据模块包括被映射至输出选通引脚的roio 子模块的第一子集和被映射至输入选通引脚的第二子集roio的子模块。输入/输出模块 的命令模块可以包括被映射至roio子模块的差分时钟输出。
[0014] 在一些实施例中，至少一个数据模块进一步包括被映射至roio子模块的第一子 集的第一环形电路和被映射至roio子模块的第二子集的第二环形电路。第一环形电路被 配置成使被映射至psio组的输出选通单元延迟。第一环形电路和第二环形电路可以包括 延迟锁相环（DLL)电路和锁相环（PLL)电路。
[0015] 在一些实施例中，各输入/输出模块经由包括了控制接口组和/或数据接口组的 通用接口协议与所述可编程逻辑电路通信。控制接口组将地址、命令和/或控制信号发送 至所述可编程逻辑电路。数据接口组将数据发送至可编程逻辑电路并且从可编程逻辑电路 接收数据。
[0016] 在一些方面中，这里所描述的系统和方法包括涉及可扩展的2. ?接口的架构以 执行这里所描述的功能的方法。
[0017] 应该注意的是，上面描述的系统和/或方法可以应用于其他系统、方法和/或设备 或者依照其他系统、方法和/或设备使用。
【附图说明】
[0018] 发明的以上和其他优点将在考虑到结合附图进行的以下详细描述时变得显而易 见，在附图中同样的附图标记始终是指同样的部件，并且附图中：
[0019] 图1是根据某些实施例的说明性接口块；
[0020] 图2是根据某些实施例的包括了用于与32-信道QDR WIO SRAM对接的48-10模 块的说明性接口块；
[0021] 图3是根据某些实施例的包括了用于与8-信道HBM DRAM对接的48-10模块的说 明性接口块；
[0022] 图4是根据某些实施例的将48-10模块连接至各个内存接口的说明性描绘；
[0023] 图5是根据某些实施例的装配在微凸块阵列之上的48-10模块的说明性描绘；
[0024] 图6是根据某些实施例的48-10模块微凸块映射的说明性描绘；
[0025] 图7A和图7B(下文中统称为图7)描绘了根据某些实施例的具有分区的时钟拓扑 的说明性48-10模块；
[0026] 图8A、图8B和图8C (在下文中统称为图8)描绘了根据某些实施例的用于接口块 的说明性时钟网络拓扑；
[0027] 图9A和图9B(下文中统称为图9)描绘了根据某些实施例的用于接口块的说明性 时钟网络拓扑；
[0028] 图10A和图10B(下文中统称为图10)描绘了根据某些实施例的用于被集成到可 编程器件时钟网络内的接口块的说明性时钟网络拓扑；
[0029] 图11A和图11B(下文中统称为图11)描绘了根据某些实施例的具有时钟域分区 拓扑的说明性48-10模块；
[0030] 图12是根据某些实施例的PSI0的说明性逻辑代表；
[0031] 图13是根据某些实施例的PSI0的说明性定时图；
[0032] 图14A、图14B和图14C (下文中统称为图14)描绘了根据某些实施例的ΗΠ 0的说 明性逻辑代表；
[0033] 图15A和图15B(下文中统称为图15)描绘了根据某些实施例的ΗΠΟ的说明性定 时图；
[0034] 图16A和图16B (下文中统称为图16)描绘了根据某些实施例的包括了 48-10模 块的接口块的说明性定时图；
[0035] 图17A和图17B(下文中统称为图17)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的说明性定时图；
[0036] 图18A和图18B (下文中统称为图18)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的另一说明性定时图；
[0037] 图19A和图19B (下文中统称为图19)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的又另一说明性定时图；和
[0038] 图20A和图20B (下文中统称为图20)描绘了根据某些实施例的与QDR WIO SRAM 一起工作的接口块的又另一说明性定时图。
【具体实施方式】
[0039] 该公开描述了 2. f5D接口架构。尽管描述的内容主要使用所公开的接口块作为 2. 内存架构解决方案（例如，支持QDR WIO SRAM和HBM DRAM两者），但决不限制所公开 的接口块支持以任何2. ?配置或者在主芯片上或者在子代芯片上的任何2. ?接口，只要 接口性质上源同步。
[0040] 图1是根据某些实施例的说明性接口块。接口块100被以模块化方式组织并且 包括48-10模块104(包括边信道108)与被称作中间栈模块106的中间奇数模块的集合。 分布带和物理层（PHY)逻辑区域102包括用于I/O校准和分段所需的综合控制逻辑。各 48-10模块104可以被配置成或者数据模块或者命令模块。命令模块可以仅占据48-10模 块的半部使得毗邻的信道可以物理上共享48-10模块。这可以允许更好的引脚使用以及匹 配内存接口标准的微凸块组织。需要一个以上的48-10模块的组合以形成QDRWIO SRAM、 HBM DRAM或另一合适存储器件的接口。图2和图3提供了形成这样的接口的说 明性示例。 所示出的尺寸是说明性的并且不限于针对接口块100的尺寸。图1中的说明性实施例使 用了 48-10模块但公开不限于此。使用了 48-10模块的随后附图的说明性示例也并不限于 此。说明性实施例可以替代使用另一适当类型的模块。48-10模块是能够提供双源双向源 同步信令能力的块。示例性48-10模块包括：各具有20个PSI0缓冲器的两个PSI0组、四 个roio、两个DLL和指针发生器。
[0041] 图2示出根据某些实施例的用于与32-信道QDR WIO SRAM接口的说明性接口块。 接口块200被以模块化方式组织并且包括48-10模块204与中间栈模块206的集合。接口 块200示出各种48-10模块映射如何形成用于32-信道QDR WIO SRAM的内存接口。
[0042] 图3示出根据某些实施例的用于与8-信道HBM DRAM接口的说明性接口块。接口 块300也以模块化方式组织并且包括48-10模块304与中间栈模块306的集合。接口块 300还包括对于与8-信道HBM DRAM接口而言不需要的未使用的48-10模块308的集。接 口块300示出各种48-10模块映射如何形成用于8-信道HBM DRAM的内存接口。
[0043] 下面的表1详述了针对不同内存信道配置的各种模块要求。例如，接口块200需 要配置为命令模块的16个模块和配置为数据模块的32个模块以与32-信道QDR WIO SRAM 接口。在另一示例中，接口块200需要配置为命令模块的12个模块和配置为数据模块的24 个模块以与24-信道QDR WIO SRAM接口。在又另一示例中，接口块300需要配置为命令模 块的仅4个模块和配置为数据模块的32个模块以与8-信道HBM DRAM接口。
[0044] 表1 :用于内存信道配置的示例映射
[0045]
[0046] 图4是根据某些实施例的将48-10模块映射至各个内存接口的说明性描绘400。 各种48-10模块402至各个内存接口的映射通常有利于如所示出的横跨接口的均匀长度布 线。微凸块404与406之间的连接经由具有如所示出的均匀长度的硅桥408来建立。微凸 块典型地允许在小型封装覆盖区上的增加的器件互连。均匀长度布线有助于较小的I/O缓 冲器预驱动器/驱动器设计，因为组成部件必须驱动的范围是在彼此的小增量内。然而，某 些信号、例如在中间栈内的信号当它们大多是非关键性信号、例如可测试性信号时可能不 需要增量小。小增量允许I/O缓冲器如图5所示装配在微凸块阵列之上。
[0047] 图5是根据某些实施例的装配在微凸块阵列之上的48-10模块的说明性描绘500。 该实施例中的微凸块阵列采用如QDR WIO SRAM和HBM DRAM规格中详述的且满足55 μ m的 最小微凸块节距的面心矩形（FCR)图案。C4凸块代表参考时钟引脚和电源/接地凸块。尺 寸是说明性的并且不限于针对微凸块的尺寸。48-10模块502至各个内存的映射被布线为 如图4所示横跨接口均匀长度的。微凸块504对应于图4中的微凸块404并且可以经由硅 中介或等同物建立均匀长度布线。图5还示出PSI0缓冲器408、ΗΠ0缓冲器510、PSI0微 凸块522和ΗΠΟ微凸块524。中间栈506包括用于延迟锁相环（DLL)电路512、时钟网络 /垂直布线514和锁相环（PLL)电路516的区域。图5还示出接地电压微凸块VSSQ518和 高电压微凸块VDDQ520。
[0048] 图6是根据某些实施例的48-10模块微凸块映射600的说明性描绘。该描绘提供 了微凸块映射600的底部视图。典型地，用于接口块的这样的微凸块映射将尽可能与QDR WIO SRAM和HBM DRAM微凸块映射（排除归因于由于PLL的阻塞的中间栈模块）匹配。如 所示出的，各48-10模块包括48个引脚602并且被分成作为PSIO引脚的40个引脚和作为 roio引脚的8个引脚。
[0049] PSIO引脚被进一步细分成两个组（组0和组1)，在各组中具有20个I/O引脚。在 相同组内共享用于所有20个I/O的控制。各组还包括VSSQ引脚606和VDDQ引脚608。在 一些实施例中，各组可以包括用于组水平可配置性的输入/输出配置（IOCSR)位的集。各 PSIO也可以具有用于单个未可配置性的它自己的IOCSR位的集。
[0050] roio引脚包括可以或者作为差分I/O对被单个地编程或者作为两个单端I/O被单 个地编程的四对引脚604。各roio可以具有用于单个位可配置性的它自己的IOCSR位的 集。如果roio被配置为差分I/O对，则仅用于引脚〇的iocsr位经应用至roio。在一些实 施例中，48-10模块中的引脚源同步地操作。时钟/选通仅可以映射至roio引脚但其对应 的信号可以映射至任何PSIO引脚（甚至映射至roio引脚内的PSIO引脚）。
[0051] 图7是根据某些实施例的具有分区的时钟拓扑的说明性48-10模块。如所示出 的，各48-10模块内的时钟拓扑被分区使得仅一个时钟的集可以被从roio集702和752的 半部或者重新分布至另一半部或者重新分布至自身。这允许了 48-10模块虚拟分区成两个 24-10组成部件700和750,从而允许一个48-10模块被横跨两个毗邻的信道共享。用于 QDR WI0 SRAM和HBM DRAM两者的引脚映射被示出在下面的表2中。
[0052] 表2 :用于QDR WI0 SRAM和HBM DRAM的引脚映射
[0053]
[0057] 如果48-10模块被配置成数据模块，则两个Η)Ι0 (-个来自虚拟分区的各半部） 将被用作用于输出和输入选通引脚的差分对。剩 余的PSI0706和756(包括未使用的ΗΠΟ组内的剩余的PSI0704和754)可以被映射为1/ 〇引脚。
[0058] 被附接至映射为输出选通引脚的半部的DLL 708可以用来使输出选通对延迟以 使其集中在被映射至PSIO的传出数据上。被附接至映射为输入选通引脚的半部的DLL 758 可以用来使传入的读取选通延迟以使其集中在被映射至PSIO的传入数据上。在其中48-10 模块被配置成命令模块的实施例中，pdio的相同半部内的仅psio(包括未使用的roio组 内的未使用的psio)可以用作用于命令引脚的映射。相同半部内的任一roio可以被映射 为差分时钟输出（0(_七和0(_(3)。被附接至相同半部的DLL接着用来使时钟输出延迟以使 其集中在被映射至PSIO自身半部的传出命令总线上。
[0059] 图8是根据某些实施例的用于接口块的说明性时钟网络拓扑800。各接口块由驻 留在接口块布图规划的中间（例如，位于如图5所示的中间栈模块的上半部）的一个PLL 计时。图8中的中间栈模块未按比例绘制。PLL 808接收来自位于PHY逻辑区域之上的一 对参考时钟引脚（例如，图5中示出的C4凸块）的其参考时钟810。PLL 808输出给送四 个独立的PHY时钟网络（如图8所示以象限对分组）的一个PHY时钟。各PHY时钟网络包 括时钟门（CG)块802、核心时钟选择器（CCS)块804和时钟相位校准（CPA)块806。CG块 802提供了接通未使用的象限中的PHY时钟的权限的能力。CCS块804被利用IOCSR配置 位（例如，用于各CCs的2-位）控制并且提供了选择核心时钟源（直到标有814的所支持 的四个核心时钟网络）的能力。CPA块806包括相位检测器（PD)和提供了或者使PHY时钟 网络相位对准到核心时钟网络相位或者反之亦然的能力以有助于核心到PHY(C2P)和PHY 到核心（P2C)转存的DLL。图9图示出具有其中PHY时钟被对准至核心时钟的逆向校准的 用于接口块的时钟网络拓扑900。
[0060] 四个独立的时钟象限（标记为象限AB、⑶、EF和GH)允许接口块在相同频率但不 同相位的四个不同时钟域内操作。各时钟象限经由CPA被相位对准至如由CCS编程的相应 的核心时钟。这允许了用于在核心到接口与接口到核心之间的交叉的最大定时预算。该灵 活性可以对于具有其中所有可得到的信道都没有相位/偏斜要求的HBM DRAM的应用是有 用的。在这些应用中，与接口块接口的模块可以选取给具有与自身相同的时钟源（和与HBM DRAM相同的频率）的接口块计时。对于具有QDR WIO SRAM的应用，给送PHY逻辑的核心时 钟可以被配置成选择相同源，即，所有四个CCS都可以被配置成选择相同的核心时钟源。这 间接暗示，PHY逻辑以及核心构造中的软逻辑中的管线式触发也可以从相同的核心时钟网 络获得来源。这使作为用于至少QDR WIO SRAM应用的要求的信道到信道偏斜最小化。
[0061] PLL 808还将两个同步的时钟输出812提供至核心构造。一个时钟输出可以代表 全频率时钟而另一时钟输出可以代表用N的因数除的全频率时钟。后一时钟输出被预计用 作用于内存接口的内存控制器时钟。全频率时钟可以配置成经由核心时钟网格网络被供给 回到接口块以给PHY逻辑触发以及如图10所示与接口块接口的软逻辑计时。
[0062] 图10是根据某些实施例的用于被集成到可编程器件时钟网络内的接口块的说明 性时钟网络拓扑1000。除了其他组成部件以外，拓扑包括接口块1002、时钟线1004XPA块 1006和高速串行接口（HSSI)模块1008。在一些实施例中，内存控制器（MC)软逻辑负责当 使用用N除的时钟输出时处理用N除的时钟输出与全频率时钟输出之间的时钟交叉。核心 时钟源可以被从任何时钟区域驱动并且可以被从时钟脊柱驱动到接口块1002内并且通过 VI0IF1010 被复用。
[0063] 整个接口块被预计以与其接口所至的存储器件相同的频率计时。例如，接口块在 当其对接至以750MHz操作的QDR WIO SRAM时被以750MHz计时（与PHY时钟一起）。然 而，将存在有以虽然相同频率但不同相位潜在地操作的高达八个 时钟域。这些时钟域直接 映射到四个I/O象限和图8中示出的四个PHY象限内。各I/O象限包含十二个48-10模块。 [0064]图11是根据某些实施例的具有时钟域分区拓扑的说明性48-10模块1100。各 48-10模块具有可以被获得来源以供给至各I/O组（组0和组1)的一对时钟域。取决于 48-10模块的映射，各I/O组可以被配置成从任一时钟域获得来源。PSI0组1102和1104可 以仅具有在用于读取FIFO的它们的采用时钟上的可配置性，而ΗΠ 0组1106和1108可以 具有用于读取FIFO的它们的采样时钟以及它们的发送时钟两者上的可配置性。模块1100 包括能够以例如近似20ps步长使至少一个时钟周期（tCK)延迟的两个DLL 1110和1112。 时钟周期可以根据适合于应用而大于或小于20ps。各DLL可以被配置成从来自相同半部中 的任一 roio对或PHY时钟的输入信号获得其输入时钟的来源。输入信号典型地被用来使 用于第一阶段数据采集的输入读取数据选通延迟。PHY时钟典型地被用来使输出时钟或输 出写入数据选通延迟以集中在命令或写入数据窗口的中间。下面的表3示出了用于针对如 图11中描绘的模块1100及其输入的命令和数据模块的示例配置。
[0065] 表3 :用于命令和数据模块的示例配置
[0066]
[0067] 与接口块（和时钟）接口以形成内存子系统的MC可以在与接口块相同的时钟域 中操作或者可以被分区成直到三个（例如，典型地为两个分区）的相互依赖的时钟域，即核 心时钟域、内存控制器时钟域和PHY时钟域。典型地，核心时钟和内存控制器时钟以相同频 率操作。然而，这可以取决于时钟域的配置而变化。对于其中它们不是相同频率的配置，MC 软逻辑可以处理用某一常数K除内存控制器时钟以满足期望的核心时钟频率。源时钟可以 从PLL所提供的两个核心时钟选择性地导出（经由核心时钟网格）。
[0068] 图12是根据某些实施例的PSI0的说明性逻辑代表。在示出的实施例中，PSI01200 布置在48-10模块内。在其他实施例中，PSI0的实施可以不同于该代表但是这里所示出的 主要功能和可编程性被保留。PSI01200包括可编程性选项、可配置性选项和I0CSR选项中 的一个或多个（更多细节提供在下面的表4中）。输出使能（0E) 1206位可以静态地启用/ 禁用输出驱动器。当启用时，输出使能的动态控制来自"〇e"信号（图13中的信号1306)。 输入使能（IE)位1204可以静态地启用/禁用输入接收器。当启用时，输入使能的动态控 制来自"ie"信号（图13中的信号1304)。数据输入选择（DINSEL)位1202(对应于图13 中的信号1302)可以静态地选择用于输入数据的源。输入数据可以从读取FIFO、直接从在 输出时钟的正沿采样的或在输出时钟的负沿采样（例如，在输出时钟的上升沿上上演的以 启用从管线至核心的全循环定时）的输入（旁通读取FIFO)获得来源。
[0069] 图13是根据某些实施例的PSI0的说明性定时图。例如，图13示出PSI01200如 何基于如根据下面的表4配置的各种控制而行为的定时图1300。例如，如果配置位被设置 为0E = 0、IE = 1和DINSEL = 01，则PSI0输入数据被预计异步于子系统内的任何时钟。 PSI0输入数据被进一步预计映射至异步输入信号（例如，用于QDR WIO SRAM的ERR_n)。在 另一示例中，如果配置位被设置为0E = 1、IE = 0和DINSEL = XX，则PSI0输出1208/1308 被预计同步于输出时钟的上升沿。PSI0输出1208被进一步预计映射至SDR/DDR输出信号 (例如，用于QDR WIO SRAM的A、LD_n、RW_n、CFG和用于HBM DRAM的C、R)。下面在图4中 示出了基于配置位预计的各种PSI0配置。这些配置位可以利用诸如FPGA等的可编程逻辑 或电路来提供。未使用的配置用星号（*)指示出。
[0070] 表4 :预计的PSI0配置
[0073] 图14是根据某些实施例的roio的说明性逻辑代表。在示出的实施例中，roio 1400布置在48-10模块内。各roio可以在逻辑上被视为包括具有允许其被配置为或者单 一个差分I/O缓冲器或者两个单端I/O缓冲器的附加共享源的两个PSIO。在其他实施例 中，PDIO的确切实施可以不同于该代表但这里示出的主要功能和可编程性被保留。PDIO 1400包括可编程性选项、可配置性选项和IOCSR选项中的一个或多个（更多细节提供在下 面的表5中）。0E位1406、0E0和0E1可以静态地启用/禁用输出驱动器。当启用时，输出 使能的动态控制来自"〇e"信号（图15中的信号1506)。IE位1404、IE0和IE1可以静态 地启用/禁用输入接收器。当启用时，输入使能的动态控制来自"ie"信号（图15中的信 号1504)。DINSEL位1402、DINSEL 0和DINSEL 1可以静态地选择用于输入数据的源（对 应于图15中的信号1502)。输入数据可以从读取FIFO、直接从在输出时钟的正沿采样的或 在输出时钟的负沿采样（例如，在输出时钟的上升沿上上演的以启用从管线至核心的全循 环定时）的输入（旁通读取FIFO)获得来源。
[0074] 输出时钟选择（0CKSEL)位1412、0CKSEL0和0CKSEL1可以静态地选择输出时钟 源。输出时钟可以或者从预DLL PHY时钟或者从后DLL PHY时钟获得来源。从后DLL PHY 获得输出时钟的来源可以允许roio的输出被共享的DLL延迟。例如，该途径可以典型地用 来或者使时钟或者使接口上的选通信号延迟。差分输入使能（DIFFIE)位1410可以静态地 启用/禁用差分输入接收器。当启用时，输入使能的动态控制来自"ie [0] "信号（图15中 的信号1504)。差分接收器不具有任何同步逻辑，因为接收到的差分信号被预计或者是时钟 或者是选通信号。
[0075] 图15是根据某些实施例的roio的说明性定时图。例如，图15示出Η)Ι01400如 何基于如根据下面的表5配置的各种控制而行为的定时图1500。例如，如果配置位被设置 为 0E = 0、IE = 0、DINSEL = XX、OCKSEL = X 和 DIFFIE = 1，则 PDIO 输出 1408 被预计在 性质上是差分。roio输出1408/1508被进一步预计映射至差分输入选通（例如，RDQS_t/ RDQS_c)。在另一示例中，如果配置位被设置为OE = 0、IE = 1、DINSEL = 10、OCKSEL = X 和DIFFIE = 0,则任一或两个ΗΠΟ输出1408被预计为单端并且输入数据被预计同步于输 出时钟的上升沿。roio输出1408/1508被进一步预计映射至SDR输入信号（例如，用于HBM DRAM的DERR)。下面在图5中示出基于配置位预计的各种ΗΠ 0配置。这些配置位可以利 用诸如FPGA等的可编程逻辑或电路来提供。未使用的配置用星号（*)指示出。
[0076] 表5:预计的roio配置
[0080] PHY接口是内存控制器与如图1至图3所图示的PHY之间的通信接口。在与QDR WIO SRAM或HBM DRAM有关的实施例中，PHY接口是DDR PHY接口（DFI)的变型。DFI变型 PHY接口被称作用于该公开的剩余部分的通用PHY接口（UFI)。下面所描述的UFI的内容 中的这样的变型将仍然在该公开的范围内。
[0081] UFI限定了跨越MC与PHY之间的UFI转存控制信息和数据所需的信号、定时参数 和可编程参数。UFI适用于QDR WIO SRAM、HBM DRAM和其他合适内存。UFI限定了包括控 制和状态、数据、中间栈和边带的接口组。控制和状态接口将地址、命令和控制信号驱动至 存储器件并且从存储器件接收信令错误。数据接口被用来横跨UFI发出写入数据并接收读 取数据。中间栈接口将复位和可测试性信号去冬至存储器件并从存储器件接收温度信息。 边带接口充当到PHY内部配置寄存器的桥。
[0082] 单端和差分接口组两者都可以根据相同接口协议和定时起作用但在它们接口所 至的单独I/O的信号宽度和数量方面不同。各接口可以具有控制/数据信号，包括输出驱 动器使能信号（ufi_{s|d}dout{x}_en)、输出数据信号（ufi_{s|d}dout{x})、输入接收器 使能信号（ufi_{s|d}din{x}_en)、输入数据读取使能信号（ufi_{s|d}din{x}_rden)和输 入数据信号（ufi_{s|d}din{x})。图15输出用于使用这些信号的48-10接口的示例定时 图。表6总结了至QDR WIO SRAM和HBM DRAM存储器件的UFI控制和状态信号映射。表7 总结了至QDR WIO SRAM和HBM DRAM存储器件的UFI数据信号映射。
[0083] 输出驱动器使能信号可以启用单端或差分I/O缓冲器的输出驱动器。输出数据信 号可以包括待在单端或差分I/O缓冲器的引脚上被驱动的数据值。总线宽度可以是该组中 的I/O缓冲器的数量的宽度的两倍以支持双倍数据速率（例如，对于I/O组的Υ，Ι0[ζ]在 相位0中被用ufi_{s I d} dout {x} [Z]驱动并且在相位1中被用ufi_{s I d} dout {x} [Z+Y]驱 动）。输入接收器使能信号可以启用单端或差分I/O缓冲器的输入接收器。输入数据读取 使能信号可以具有排空读取FIFO的控制，即，使用于I/O组的读取指针前进。如果有虚读脉 冲，则该信号需要被认定归因于虚读脉冲而将数据从FIFO入口另外地排空。输出数据信号 可以包括来自接收器的数据值，或者来自由PHY时钟（上升沿/下降沿）采用的读取FIFO， 或者从引脚输入旁通。
[0084] 图16是根据某些实施例的包括48-10模块的接口块的说明性定时图1600。在示 出的实施例中，一 个管道阶段延迟被假设用于接口块。在例如信号1602中的"CORE"的记号 是指MC(在核心构造中实施的）中的最终触发之后的定时，而例如在信号1604中的"PHY" 的记号是指在接口块管道阶段之后的在PHY接口处的定时。接口块也可以允许多个逻辑管 线被插入MC与PHY之间用于较长布线以花费额外的时延获得期望的频率。在一些实施例 中，这是接口的基本要求以限制在MC与PHY之间交叉的信号的数量。图16中的定时图示 出了被插在MC与PHY之间的一个管线的示例。MC与PHY之间的管线的附加可以通过MC中 的控制逻辑来解释。
[0085] UFI控制和状态接口处理将地址、命令和控制信号驱动至存储器件所需的信号的 发送。它还接收用于存储器件的错误指示。传出信号被以维持UFI上的信号之中的定时关 系的方式传输至存储器件。传出控制接口上的所有信号都被假设是双倍数据速率，即，时钟 的高、低相位通信不同的属性。在一些实施例中，单倍数据速率信号被利用相同假设驱动但 相同属性被驱动用于时钟的高、低相位。传入信号通信来自存储器件的状态/错误。传入 状态接口上的所有信号都被假设为单倍数据率并且可以在它们被布线回到核心构造之前 被同步到PHY时钟。下面的表6总结了至QDR WI0 SRAM和HBM DRAM存储器件的这些UFI 控制和状态信号映射。
[0086] 表6 :UFI控制和状态信号映射
[0087]
[0090] 数据接口处理横跨UFI的写入数据的发送和读取数据的采集/返回。信号被以与 控制和状态接口类似地维持UFI上的信号之中的定时关系的方式传输至存储器件。数据 接口上的所有信号都被假设为双倍数据速率，即，时钟的高、低相位两者通信不同的属性。 在一些实施例中，单倍数据速率信号被利用相同假设驱动但相同的属性被驱动用于时钟的 高、低相位两者。表7总结了至QDR WIO SRAM和HBM DRAM存储器件的这些UFI数据信号 映射。
[0091] 表7 :UFI数据信号映射
[0099] 图17至图20是根据某些实施例的与QDR WIO SRAM -起工作的接口块的说明性 定时图。图17示出与QDR WIO SRAM(用于写入时延，WL = 8) -起工作的接口块的内存写 入定时图1700。图18示出与QDR WIO SRAM(用于读取时延，RL = 13) -起工作的接口块 的内存读取定时图1800。图19示出与其中内存读取（用于读取时延，RL13)随后是内存写 入（用于写入时延，WL = 8)的QDR WIO SRAM-起工作的接口块的定时图1900。图20示 出与其中内存写入（用于写入时延，WL = 8)随后是内存读取（用于读取时延，RL= 13)的 QDR WIO SRAM-起工作的接口块的定时图2000。
[0100] 应该理解的是，术语"可编程逻辑"和"FPGA"的前述使用是示例性的，并且这样的 使用可以适用于可编程逻辑器件和其他合适的电路，包括但不限于商业FPGA、可配置ASSP 器件、可配置DSP和GPU器件、混合ASIC/可编程器件、被描述为具有可编程逻辑核心的 ASIC的器件或具有嵌入的ASIC或ASSP核心的可编程逻辑器件。
[0101] 应该理解的是，前述仅说明了发明的原理，并且本领域技术人员可以在不脱离发 明的范围和精神的情况下做出各种修改，并且本发明仅由随附权利要求限制。例如，本文已 经讨论的各种发明方面可以或者是在某些实施例中全部一起使用，或者是其他实施例可以 仅采用发明方面的一个或多个（但少于全部）。并且如果采用了发明方面中的多个（但少 于全部），那么可能会牵涉到发明方面的任何组合的采用。作为可能的修改的另一示例，遍 及该公开，提到了特定参数值。这些特定值仅是示例，并且而且可以根据期望使用其他合适 的参数值。
【主权项】
1. 一种接口块，包括： 沿着所述接口块分布的多个输入/输出模块；以及 散置在所述多个输入/输出模块内的中间栈模块，所述中间栈模块经由可编程逻辑电 路与所述多个输入/输出模块通信， 其中： 所述多个输入/输出模块包括至少一个数据模块和至少一个命令模块， 所述多个输入/输出模块中的至少一个输入/输出模块由毗邻的一对信道共享，并且 所述多个输入/输出模块中的每个输入/输出模块被配置成经由娃中介和娃桥中的一 个与存储器件对接。2. 根据权利要求1所述的接口块，其中所述输入/输出模块中的每个输入/输出模块 包括：被映射至多个可编程单端输入/输出（PSIO)子模块中的一个可编程单端输入/输出 子模块的第一多个引脚，以及被映射至多个可编程差分/单端输入/输出（PDIO)子模块中 的一个可编程差分/单端输入/输出子模块的第二多个引脚。3. 根据权利要求2所述的接口块，其中时钟拓扑被分区以使得第一时钟集能够从所述 PSIO子模块的第一半部重新分布至所述PSIO子模块的第二半部。4. 根据权利要求1所述的接口块，其中由所述毗邻的一对信道共享的所述多个输入/ 输出模块中的所述至少一个输入/输出模块被分区成具有相同数量的引脚的两个子模块。5. 根据权利要求1所述的接口块，其中所述至少一个数据模块包括被映射至输出选通 引脚的roio子模块的第一子集和被映射至输入选通引脚的roio的子模块的第二子集。6. 根据权利要求5所述的接口块，其中所述至少一个数据模块进一步包括被映射至 roio子模块的所述第一子集的第一环形电路和被映射至roio子模块的所述第二子集的第 二环形电路，其中所述第一环形电路被配置成使被映射至psio子模块的输出选通单元延 迟。7. 根据权利要求6所述的接口块，其中所述第一环形电路和所述第二环形电路是延迟 锁相环（DLL)电路和锁相环（PLL)电路中的一个。8. 根据权利要求1所述的接口块，其中所述至少一个命令模块包括被映射至roio子模 块的差分时钟输出。9. 根据权利要求1所述的接口块，其中所述中间栈包括独立的时钟象限，其中每个时 钟象限被配置成在不同相位处操作，其中每个相位被对准至相应的核心时钟或者每个相应 的核心时钟被对准至物理层时钟。10. 根据权利要求1所述的接口块，其中所述多个输入/输出模块中的每个输入/输出 模块是48-10模块。11. 一种接口块，包括： 沿着所述接口块分布的多个输入/输出模块，其中所述多个输入/输出模块包括至少 一个数据模块和至少一个命令模块，其中所述多个输入/输出模块中的至少一个输入/输 出模块由毗邻的一对信道共享，并且其中所述多个输入/输出模块中的每个输入/输出模 块被配置成经由硅中介和硅桥中的一个与存储器件对接。12. 根据权利要求11所述的接口块，其中所述输入/输出模块中的每个输入/输出模 块包括：被映射至多个可编程单端输入/输出（PSIO)子模块中的一个可编程单端输入/输 出子模块的第一多个引脚，以及被映射至多个可编程差分/单端输入/输出（PDIO)子模块 中的一个可编程差分/单端输入/输出子模块的第二多个引脚。13. 根据权利要求12所述的接口块，其中时钟拓扑被分区以使得第一时钟集能够从所 述PSI0子模块的第一半部重新分布至所述PSI0子模块的第二半部。14. 根据权利要求11所述的接口块，其中由所述毗邻的一对信道共享的所述多个输入 /输出模块中的所述至少一个多个输入/输出模块被分区成具有相同数量的引脚的两个子 丰旲块。15. 根据权利要求11所述的接口块，其中所述至少一个数据模块包括被映射至输出选 通引脚的roio子模块的第一子集和被映射至输入选通引脚的roio子模块的第二子集。16. 根据权利要求15所述的接口块，其中所述至少一个数据模块进一步包括被映射至 roio子模块的所述第一子集的第一环形电路和被映射至roio子模块的所述第二子集的第 二环形电路，其中所述第一环形电路被配置成使被映射至psio组的输出选通单元延迟。17. 根据权利要求16所述的接口块，其中所述第一环形电路和所述第二环形电路是延 迟锁相环（DLL)电路和锁相环（PLL)电路中的一个。18. 根据权利要求11所述的接口块，其中所述至少一个命令模块包括被映射至PSI0组 的差分时钟输出。19. 根据权利要求11所述的接口块，其中所述多个输入/输出模块中的每个输入/输 出模块是48-10模块。20. -种接口块，包括： 沿着所述接口块分布的多个输入/输出模块；以及 散置在所述多个输入/输出模块内的中间栈模块，所述中间栈模块经由可编程逻辑电 路与所述多个输入/输出模块通信，其中所述中间栈模块包括独立的时钟象限，其中每个 时钟象限被配置成在不同相位处操作，并且其中每个相位被对准至相应的核心时钟。21. 根据权利要求20所述的接口块，其中每个输入/输出模块经由包括控制接口组和 数据接口组中的一个或多个的通用接口协议与所述可编程逻辑电路通信，其中： 所述控制接口组将地址、命令和控制信号中的至少一个传输至所述可编程逻辑电路， 并且 所述数据接口组将数据传输至所述可编程逻辑电路并且从所述可编程逻辑电路接收 数据。
【专利摘要】本公开涉及用于接口块的系统和方法。接口块包括沿着接口块分布的输入/输出模块和散置在输入/输出模块内的中间栈。输入/输出模块包括至少一个数据模块和至少一个命令模块。输入/输出模块中的至少一个由毗邻的一对信道共享。输入/输出模块中的每个被配置成经由硅中介或等同物与存储器件对接。中间栈模块经由可编程逻辑电路与输入/输出模块通信。中间栈模块可以包括独立的时钟象限。各时钟象限被配置成在不同相位处操作，其中各相位被对准到相应的核心时钟。
【IPC分类】G06F13/38
【公开号】CN105487994
【申请号】CN201510617804
【发明人】郑志学
【申请人】阿尔特拉公司
【公开日】2016年4月13日
【申请日】2015年9月24日
【公告号】US20160098061
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