一种显示装置及其驱动方法
一种显示装置及其驱动方法
【技术领域】
[0001]本发明涉及显示技术领域，特别是涉及一种显示装置，及该显示装置的驱动方法。
【背景技术】
[0002]随着显示技术的发展，显示装置的分辨率越来越高，数据线越来越多，造成显示面板台阶处线路过多，影响台阶处窄边框话。因此，现有技术中，提出了一种采用多路选择单元(Demultiplexer，DEMUX)，使用一条数据通道，时分多路输入数据信号。
[0003]请参考图1和图2，图1为一种现有技术中的多路选择单元，图2为图1中多路选择单元的时序图。以选择路数为6的多路选择器来说明现有技术中存在的问题。请参考图1，该现有技术中的多路选择单元包括:一个输入端，该输入端用来输入数据线信号DATA;六个PM0S晶体管;六个输出端，分别向不同的数据线输出驱动信号。六个PM0S晶体管的栅极连接到六个不同的时序控制端，分别用来输入不同的六个始终信号，以控制六个PM0S晶体管依次开启。六个PM0S晶体管的源极均连接到输入端，漏极连接到不同的数据线，晶体管开启时，将数据线信号DATA输出到对应的数据线。如图1所示，六个晶体管的栅极分别连接到CKH1、CKH2、CKH3、CKH4、CKH5和CKH6，六个晶体管的的漏极分别连接到Rl、Gl、B1、R2、B2和G2六条数据线。
[0004]请参考图2，在tl时刻，CKH1变为低电平脉冲信号，连接到CKH1的晶体管打开，其他晶体管关闭，DEMUX电路向R1输出数据线信号DATA;在t2时刻，CKH2变为低电平脉冲信号，连接到CKH2的晶体管打开，其他晶体管关闭，DEMUX电路向G1输出数据线信号DATA;在t3时刻，CKH3变为低电平脉冲信号，连接到CKH3的晶体管打开，其他晶体管关闭，DEMUX电路向B1输出数据线信号DATA;在t4时刻，CKH4变为低电平脉冲信号，连接到CKH4的晶体管打开，其他晶体管关闭，DEMUX电路向R2输出数据线信号DATA;在t5时刻，CKH5变为低电平脉冲信号，连接到CKH5的晶体管打开，其他晶体管关闭，DEMUX电路向G2输出数据线信号DATA;在t6时刻，CKH6变为低电平脉冲信号，连接到CKH6的晶体管打开，其他晶体管关闭，DEMUX电路向B2输出数据线信号DATA。可见，通过DEMUX电路，可以将一路数据线信号DATA输入到六路数据线中，通过分时控制，实现不同数据线对应像素的驱动。
[0005]然而在现有技术中，由于不同的晶体管打开顺序不同，因此不同的数据线输入的信号时间也不同，在数据线停止输入信号后，由于数据线上寄生电容的作用，仍旧会对像素进行充电，导致不同时刻打开的两天数据线充电时间不同。并且两个晶体管打开的时间间隔越大，相应的数据线充电时间差异也越大，显示相同图像时显示效果会产生差异，导致显示不良。并且，随着DEMUX的选择路数增多，显示不良越明显。
【发明内容】
[0006]有鉴于此，本发明实施例提供一种显示装置，包括:
[0007]多个像素电路；
[0008]耦接至所述多个像素电路的多条数据线；
[0009]驱动芯片，用于提供第一数据信号以及第二数据信号;所述第一数据信号为时变信号，其最低电位为第一电位;所述第二数据信号为恒压信号，其电位为第二电位;所述第二电位低于所述第一电位；
[0010]第一多路选择单元，包括一个第一输入端和多个第一输出端，所述第一输入端与所述驱动芯片连接，每个所述第一输出端与一条所述数据线连接，以将所述第一数据信号转换为多个第一次级数据信号传输给所述多条数据线，所述第一次级数据信号为时变信号，其最低电位为第一电位；
[0011]第二多路选择单元，包括一个第二输入端与多个第二输出端，所述第二输入端与所述驱动芯片连接，每个所述第二输出端与一条所述数据线连接，以将所述第二数据信号转换为多个第二次级数据信号传输给所述多条数据线，所述第二次级数据信号为恒压信号，其电位为第二电位；
[0012]其中，在所述像素电路的数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号；在所述像素电路的截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号，其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
[0013]本发明实施例还提供一种上述显示装置的驱动方法，包括:
[0014]像素电路数据写入阶段，在所述像素电路数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号;所述第一次级数据信号为时变信号，其最低电位为第一电位；
[0015]像素电路截止阶段，在所述像素电路截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号;所述第二次级数据信号为恒压信号，其电位为第二电位，其中所述第二电位低于所述第一电位；
[0016]其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
[0017]与现有技术相比，本发明至少具有如下突出的优点之一:本发明实施例提供的显示装置及驱动方法，具有第一多路选择单元和第二多路选择单元，数据线在数据写入阶段和截止阶段分别接受来自不容多路选择单元输出的数据信号，使得每个像素电路的实际数据写入时间以及补偿时间仅仅为第一多路选择单元相应晶体管打开的时间，因此，在均一画面下，各个像素电路被写入相同数据，画面显示均匀，不会形成显示不均(Mura)。
【附图说明】
[0018]图1为一种现有技术中的多路选择单元；
[0019]图2为图1中多路选择单元的时序图；
[0020]图3是本发明实施例提供的一种显示装置俯视结构示意图；
[0021]图4为图3中像素电路的一种结构示意图；
[0022]图5为图3中多路选择单元的结构示意图；
[0023]图6为图3中多路选择单元运行时序图；
[0024]图7为图4中像素电路在数据写入阶段的简化示意图。
【具体实施方式】
[0025]为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
[0026]需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0027]请参考图3，图3是本发明实施例提供的一种显示装置俯视结构示意图。本实施例提供的显示装置中，包括基板10，在基板10的一侧表面上，设置有沿第一方向延伸的多条扫描线11和沿第二方向延伸的多条数据线12，其中，第一方向为图示的水平方向，第二方向为图示的垂直方向，即，第一方向和第二方向实质上垂直。相邻的两条扫描线11和相邻的两条数据线12交叉围成一个像素单元，所有的扫描线和所有的数据线交叉围成呈矩阵排列的多个像素单元，并且在每个像素单元中设置有像素电路13，并且多条数据线12被耦接至各个像素电路13，以为各个像素电路提供数据信号。本实施例中图示中，示意性地示出了6*7个像素单元，以及六条数据线D1、D2、D3、D4、D5和D6，图3所示的像素电路也仅仅是示意性说明，在实际实施中，不应以本实施例所示的结构作为对本发明的限定。
[0028]具体的，请参考图4，图4为图3中像素电路的一种结构示意图。本实施例提供的像素电路为有机发光像素电路，其中包括一个发光二极管LED，多个第三晶体管和至少一个电容C1，并且该多个第三晶体管为PM0S晶体管。进一步的，本实施例提供的显示装置的像素电路包括一个发光二极管1^)，一个电容(:1和六个第三晶体管了31、了32、了33、了34、了35和了36。以连接到第η条扫描线和第m条数据线的像素电路为例进行说明，其中η为大于1的正整数。第一个第三晶体管Τ31的栅极连接第η-1条扫描线，接收第η-1条扫描线的扫描信号Scan(n-
1)，第一极连接参考电压线，接受参考电压Vref，第二极连接第一节点N;第二个第三晶体管T32的栅极连接第η条扫描线，接受第η条扫描线的扫描信号Scan(n)，第一极连接第一节点N，第二极连接第三个第三晶体管T33的第二极;第三个第三晶体管T33的栅极连接第一节点N，第一极连接第四个第三晶体管T34的第二极;第四个第三晶体管T34的第一极连接第η条发光信号数据线，接受发光信号Emit(n)，第一极连接第一电压线，接受第一电压PVDD;第五个第三晶体管T34的栅极连接第四个第三晶体管T34的栅极，第一极连接第二电压线，接收第二电压PVEE，第二极连接至第二个第三晶体管T32的第二极;第六个第三晶体管T36的栅极连接第二个第三晶体管T32的栅极，第一极连接数据线Dm，以接收数据信号，第二极连接至第三个第三晶体管T33的第一极。其中，第一电压PVDD、第二电压PVEE以及参考电压Vref都是恒定电压，并且第一电压PVDD比第二电压PVEE 要高，并且参考电压Vref为可以使PM0S型晶体管打开的低电平信号。
[0029]请继续参考图3，在基板10的一侧边缘上，设置有驱动芯片15，由于提供第一数据信号和第二数据信号，驱动芯片15与第一多路选择单元DEMUX1和第二多路选择单元DEMUX2连接。驱动芯片15为第一多路选择单元DEMUX1提供第一数据信号，为第二多路选择单元DEMUX提供第二数据信号，其中第一数据信号为时变信号，其电位值在一定时刻内保持不变，并随着时刻的不同而不同，其最低电位为第一电位，而第二数据信号为恒压信号，其电位为第二电位，并且第二电位低于第一电位。
[0030]第一多路选择单元DEMUX1，包括一个第一输入端和多个第一输出端，第一输入端与所述驱动芯片15连接，每个第一输出端与一条数据线12连接，，以将第一数据信号转换为多个第一次级数据信号传输给多条数据线12，其中第一次级数据信号也为时变信号，其最低电位为第一电位。第二多路选择单元DEMUX2，包括一个第二输入端与多个第二输出端，第二输入端与驱动芯片15连接，每个第二输出端与一条数据线12连接，以将第二数据信号转换为多个第二次级数据信号传输给数据线12，所述第二次级数据信号为恒压信号，其电位为第二电位。
[0031]具体的，请参考图5及图6，图5为图3中多路选择单元的结构示意图，图6为图3中多路选择单元运行时序图。其中，第一多路选择单元DEMUX1包括第一输入端P1，用于输入第一数据信号DATA，并包括多个第一开关晶体管。本实施例提供的第一多路选择单元DEMUX1的选择比为1:6，即可以将一路输入信号生成6路次级信号输出。第一多路选择单元DEMUX1包括六个第一晶体管T11、T12、T13、T14、T15和T16，该六个第一晶体管的栅极分别连接至六个第一时钟信号线0011、0012、0(!13、0(!14、0(!15和0(册，六个第一晶体管的源极均连接至第一输入端？1，并且六个第一晶体管的漏极分别连接至六条数据线01、02、03、04、05和06。本实施例中，该六个晶体管也为PM0S型晶体管，PM0S型晶体管的特性为当栅极电压低于阈值电压时，晶体管打开，晶体管的源极和漏极导通，因此，当该六个晶体管的栅极的六个第一时钟信号依次改变时，该六个第一晶体管依次打开或者关闭，对应的第一晶体管打开时，可以将第一数据信号DATA传输到对应的数据线。其中第一数据信号DATA为时变信号，并且第一时钟信号为脉冲信号，并且第一数据信号DATA的时变频率和第一时钟信号的脉冲频率相等。当对应的晶体管打开时，该时刻对应的第一数据信号DATA传输到对应的数据线，传输的信号与第一数据信号DATA在对应时刻的电位相等。即，第一数据信号DATA的最低电位为第一电位，多个第一次级数据信号的最低电位也为第一电位。
[0032]相应的，第二多路选择单元DEMUX2包括第二输入端P2，用于输入第二数据信号VINIT，并包括多个第二开关晶体管。第二多路选择单元DEMUX2的选择比同样为1:6。第二多路选择单元DEMUX2包括六个第二晶体管T11、T12、T13、T14、T15和T16，该六个第二晶体管的栅极分别连接至六个第二时钟信号线0^!11、0^!12、0^!13、0^!14、0^!15和0^!16，六个第二晶体管的源极均连接至第二输入端P2，并且六个第二晶体管的漏极分别连接至六条数据线D1、D2、D3、D4、D5和D6。本实施例中，该六个第二晶体管也为PM0S型晶体管，当该六个晶体管的栅极的六个第二时钟信号依次改变时，该六个第二晶体管依次打开或者关闭，对应的第二晶体管打开时，可以将第二数据信号VINIT传输到对应的数据线。其中第二时钟信号也为脉冲信号，并且第二时钟信号的脉冲频率和第一时钟信号的脉冲频率相等。当对应的晶体管打开时，该时刻对应的第一数据信号DATA传输到对应的数据线，传输的信号与第二数据信号VINIT在对应时刻的电位相等。即，第二数据信号VINIT为电位等于第二电位的恒压信号，多个第二次级数据信号也为电位等于第二电位的恒压信号。
[0033]并且，同一条信号线连接的第一晶体管和第二晶体管连接的第一时钟信号线和第二时钟信号线上的时钟信号相位相反。例如，连接信号线D1的第一晶体管T11和第二晶体管T21，和第一晶体管T11连接的第一时钟信号CKH1和与和第二晶体管T21连接的第二时钟信号CKBH1的相位相反。即，当第一时钟信号CKH1为高电平信号(高于PM0S型晶体管的阈值电压)时，第二时钟信号CKBH1为低电平信号(低于PM0S型晶体管的阈值电压)，而当第一时钟信号CKH1为低电平时，第二时钟信号CKBH1为高电平，S卩，第一晶体管T11和第二晶体管T21开关状态相反。即连接到同一条数据线的第一晶体管和第二晶体管开关状态相反。
[0034]在像素电路的数据写入阶段，与该像素电路耦接的数据线接收来自第一多路选择单元DEMUX1的第一次级数据信号;在像素电路的截止阶段，与该像素电路耦接的数据线接收来自第二多路选择单元DEMUX2的第二次级数据信号。请结合参考图4至图6，仍旧以图4所示的像素电路，并连接到数据线D1的像素电路为例来进行说明。在第一阶段tl，发光信号Emit(n)为高电平信号，第n-Ι条扫描线的扫描信号Scan(n-l)为低电平信号，第η条扫描线的扫描信号Scan(n)为高电平信号。此时，第一个第三晶体管Τ31打开，参考电压Vref经过第一个第三晶体管T31进入第一节点N。此时，没有电流流经发光二极管LED，像素不发光。第二阶段t2根据连接到同一个多路选择单元的数据线，被分为六个次级阶段，第一次级阶段t21、第二次级阶段t22、第三次级阶段t23、第四次级阶段t24、第五次级阶段t25和第六次级阶段t26。在六个次级阶段，六个第一时钟信号信号依次输入低电平脉冲，由于PM0S型晶体管的开关特性，六个第一晶体管依次打开，即，多个第一时钟信号控制多个第一晶体管依次打开。同理，在六个次级阶段，六个第二时钟信号依次输入高电平脉冲，六个第二晶体管依次关闭，并且第一晶体管与第二晶体管的开关状态相反。
[0035]对于连接到数据线D1的像素单元，在像素电路中，第一次级阶段t21为数据写入阶段，此时，第一个第一晶体管T11打开，因此第一数据信号DATA通过第一个第一晶体管T11成为第一次级数据信号进入数据线D1，而此时第一个第二晶体管T21关闭，无法向数据线D1提供第二次级信号，此时，在数据线上传输的是低电平信号。在第一次级阶段t21，第一个第三晶体管T31关闭，第一节点N保持Vref电位，即低电位。第η条扫描线的扫描信号Scan(n)为低电平信号，第二个第三晶体管T32和第六个第三晶体管T36打开，第三个第三晶体管T33打开。第一次级信号经过第六个第三晶体管T36、第三个第三晶体管T33和第二个第三晶体管T32进入第一节点N，第一次级数据信号对第一节点N进行充电，把第三个第三晶体管T33的栅极电位抬高，使经过第三个第三晶体管T33的电流逐渐减小。即，像素电路开始补偿，即对于一个像素电路来说，数据写入阶段和像素电路补偿阶段为同一阶段，数据写入和像素电路补偿同时进行。请参考图7，图7为图4中像素电路在信号写入阶段的简化示意图。根据第一次级数据信号的大小不同，第一节点N的电位不同，并且第一节点N的电位等于相应的第一次级数据信号的电位，其充电后的最低电位等于第一数据信号的最低电位，即，等于第一电位。
[0036]在第一次级阶段t21结束后至第二阶段t2结束之前，对于连接到第一条数据线D1的像素电路来说，即为该像素电路的截止阶段，即，对于一个像素电路来说，像素电路的截止阶段处于所述像素电路的数据写入阶段之后并且紧接在像素电路的数据写入阶段之后。本实施例中，第三阶段t3为发光阶段，因此，像素电路的截止阶段在数据写入阶段和发光阶段之间。在该截止阶段，连接到该数据线D1的第一多路选择单元DEMUX1中的第一个第一晶体管T11关闭，第一次级数据信号不再传输到数据线D1。而连接到该数据线D1的第二多路选择单元DEMUX2中的第一个第一晶体管T21打开，第二次级数据信号传输至D1。由于第二数据信号VINIT为恒压信号，其电位等于第二电位。因此，在像素电路的截止阶段，由于其他信号没有发生改变，其简化电路仍旧参考图7，第三个第三晶体管T33的第一极接入第二次级数据信号，其电位为第二电位，而第三个晶体管T33的栅极连接第一节点N，其值为数据写入阶段输入的第一次级数据信号，由于第一次级数据信号的最低电位为第一电位，第二电位低于第一电位，因此，在截止阶段，由于第三个第三晶体管T33的第一极电位比栅极电位低，根据PMOS型晶体管的特性，无法充入比第三个晶体管T33的栅极电位更低的电位，因此，在截止阶段，数据线D1不再对第一节点N进行充电，实际的数据写入时间仅为第一次级阶段t21。对于连接到相同多路选择单元的其他像素电路，例如，对于连接到数据线D2的像素电路，数据写入时间为第二次级阶段t22，截止阶段为数据写入阶段t22至发光阶段t3之前的时间，数据线D2不再对第一节点N进行充电，实际输入写入时间为第二次级阶段t22。
[0 037]因此，对于连接到同一个第一多路选择单元DEMUX 1和同一个第二多路选择单元DEMUX2的多个像素电路，其实际数据写入阶段都是相等的，即等于次级阶段的时间，即等于时钟信号的脉冲频率。
[0038]在第二阶段t2之后，为发光阶段，即第三阶段t3，此时，第一个第三晶体管T31、第二个第三晶体管T32和第六个第三晶体管T36关闭，发光信号Emit(n)为低电平信号，第四个第三晶体管T34和第五个第三晶体管T35打开，由于第一电压PVDD大于第二电压PVEE，因此，第三个第三晶体管T33也打开，电流从第一电压线流向第二电压线，二极管LED发光。
[0039]相比于现有技术中，连接到像素电路的数据线关闭后，数据线上的存储电容对像素电路的驱动管进行充电，不同时刻进行数据写入的像素电路的实际充电时间不相等。本实施例提供的显示装置，具有第一多路选择单元和第二多路选择单元，数据线在数据写入阶段和截止阶段分别接受来自不容多路选择单元输出的数据信号，使得每个像素电路的实际数据写入时间及补偿时间仅仅为第一多路选择单元相应晶体管打开的时间，各个像素电路的实际数据写入时间相等，从而使得再单色均一画面下，被像素电路锁入的信号一致，画面显示均匀，不会形成显示不均。
[0040]更具体的，在本实施例提供的显示装置中，对于任意一个像素电路，除了数据写入阶段之外，其他阶段，数据线接收来自第二多路选择单元的第二次级数据信号。仍旧以连接到数据线D1的像素电路为例，在第一阶段tl，第二阶段t2中的截止阶段，第三阶段t3中，数据线D1都接收来自第二多路选择单元DEMUX2的第二次级数据信号。因此，可以避免在这些阶段数据线中的寄生电容对像素电路的干扰，保持像素电路驱动管栅极电压的稳定，保证流经二极管的电路大小，保证发光强度。
[0041]进一步地，在本实施例中，第一电位与第二电位的电压差大于等于3伏，可是使得第二电位对像素电路数据的写入截止效果更好。
[0042]需要说明的是，以上内容仅仅是本实施例的示意性说明，在本发明的其他实施例中，还可以有其他结构设计。
[0043]例如，在本实施例中，第一多路选择单元的第一晶体管的数量为6，在本发明的其他实施例中，还可以是大于3的其他值，当第一晶体管的数据大于3时，即多路选择单元的选择比小于1:3时，对于连接到同一个第一多路选择单元的像素电路，截止时间差距更大，采用现有设计的实际数据写入时间差距更大，因此采用本发明的设计，可以避免实际写入时间差距加大。
[0044]并且，在本实施例中，第一多路选择单元的第一晶体管的数量等于第二多路选择单元的第二晶体管的数量，即第一多路选择单元的选择比等于第二多路选择单元的选择比，但是在本发明的其他实施例中，第一多路选择单元雨第二多路选择单元的选择比也可以是不相同的。
[0045]并且，本实施例中，是以6T1C模式的像素电路为例进行说明的，在本发明的其他实施例中，还可以使包含发光二极管、多个第三晶体管、至少一个电容的其他像素电路。并且在本发明的其他实施例中，像素电路还可以使液晶显示像素电路，即包括一个第一晶体管，并且第四晶体管为PMOS晶体管。不应以本实施例的结构作为对本发明的限定。
[0046]本发明实施例还提供了一种上述显示装置的驱动方法，包括:
[0047]像素电路数据写入阶段，在该像素电路数据写入阶段，与该像素电路耦接的数据线接收来自第一多路选择单元的第一次级数据信号；其中第一次级数据信号为时变信号，其最低电位为第一电位；
[0048]像素电路截止阶段，在该像素电路截止阶段，与该像素电路耦接的数据线接收来自第二多路选择单元的第二次级数据信号；该第二次级数据信号为恒压信号，其电位为第二电位，其中第二电位低于第一电位；
[0049]其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
[0050]具体地，仍旧参考图5至图7，以图4中所示的像素电路为例来说明，在此不再赘述。以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种显示装置，包括: 多个像素电路； 耦接至所述多个像素电路的多条数据线； 驱动芯片，用于提供第一数据信号以及第二数据信号;所述第一数据信号为时变信号，其最低电位为第一电位;所述第二数据信号为恒压信号，其电位为第二电位;所述第二电位低于所述第一电位； 第一多路选择单元，包括一个第一输入端和多个第一输出端，所述第一输入端与所述驱动芯片连接，每个所述第一输出端与一条所述数据线连接，以将所述第一数据信号转换为多个第一次级数据信号传输给所述多条数据线，所述第一次级数据信号为时变信号，其最低电位为第一电位； 第二多路选择单元，包括一个第二输入端与多个第二输出端，所述第二数据端与所述驱动芯片连接，每个所述第二输出端与一条所述数据线连接，，以将所述第二数据信号转换为多个第二次级数据信号传输给所述多条数据线，所述第二次级数据信号为恒压信号，其电位为第二电位； 其中，在所述像素电路的数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号；在所述像素电路的截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号，其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。2.如权利要求1所述的显示装置，其特征在于，包括: 所述第一多路选择单元包括: 所述第一输入端，用于输入所述第一数据信号；多个第一开关晶体管;所述多个第一晶体管的栅极分别连接至多个第一时钟信号线，所述多个第一晶体管的源极均连接至所述第一输入端，所述多个第一晶体管的漏极分别连接至所述多个第一输出端； 所述第二多路选择单元包括: 所述第二输入端，用于输入所述第二数据信号；多个第二晶体管;所述多个第二晶体管的栅极分别连接至多个第二时钟信号线，所述多个第二晶体管的源极均连接至所述第二输入端，所述多个第二晶体管的漏极分别连接至所述多个第二输出端； 同一条所述信号线连接的第一晶体管和第二晶体管连接的第一时钟信号线和第二时钟信号线上的时钟信号相位相反。3.如权利要求2所述的显示装置，所述多个第一时钟信号控制所述多个第一晶体管依次打开，所述多个第二时钟信号控制所述多个第二晶体管依次关闭。4.如权利要求2所述的显示装置，其特征在于，所述第一多路选择单元的第一晶体管数量大于3。5.如权利要求4所述的显示装置，其特征在于，所述第一多路选择单元的第一晶体管数量等于所述第二多路选择单元的第二晶体管数量。6.如权利要求2所述的显示装置，其特征在于，所述第一晶体管和所述第二晶体管为PMOS晶体管。7.如权利要求1所述的显示装置，其特征在于，所述像素电路包括:发光二极管、多个第三晶体管、至少一个电容;所述多个第三晶体管为PMOS晶体管。8.如权利要求1所述的显示装置，其特征在于，所述像素电路包括:一个第四晶体管，所述第四晶体管为PMOS晶体管。9.如权利要求1所述的显示装置，其特征在于，所述截止阶段处于数据写入阶段和发光阶段之间。10.如权利要求1所述的显示装置，其特征在于，所述第一电位与所述第二电位的电压差大于等于3伏。11.一种如权利要求1所述的显示装置的驱动方法，其特征在于，包括: 像素电路数据写入阶段，在所述像素电路数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号;所述第一次级数据信号为时变信号，其最低电位为第一电位； 像素电路截止阶段，在所述像素电路截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号;所述第二次级数据信号为恒压信号，其电位为第二电位，其中所述第二电位低于所述第一电位； 其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
【专利摘要】本发明描述了一种显示装置，包括多个像素电路；多条数据线；驱动芯片，提供第一数据信号以及第二数据信号；其中第一数据信号为时变信号，第二数据信号为恒压信号，第二数据信号的电位低于第一数据信号的最低电位；第一多路选择单元，将第一数据信号转换为多个第一次级数据信号传输给多条数据线；第二多路选择单元，将第二数据信号转换为多个第二次级数据信号传输给数据线；其中，在像素电路的数据写入阶段，数据线接收来自第一多路选择单元的第一次级数据信号；在像素电路的截止阶段，数据线接收来自第二多路选择单元的第二次级数据信号。本发明实施例提供的显示装置，每个像素电路的实际数据写入时间相等，画面显示均匀，不会形成显示不均。
【IPC分类】G09G3/20, G09G3/3233
【公开号】CN105489154
【申请号】CN201511026913
【发明人】翟应腾
【申请人】上海天马微电子有限公司, 天马微电子股份有限公司
【公开日】2016年4月13日
【申请日】2015年12月31日
【技术领域】
[0001]本发明涉及显示技术领域，特别是涉及一种显示装置，及该显示装置的驱动方法。
【背景技术】
[0002]随着显示技术的发展，显示装置的分辨率越来越高，数据线越来越多，造成显示面板台阶处线路过多，影响台阶处窄边框话。因此，现有技术中，提出了一种采用多路选择单元(Demultiplexer，DEMUX)，使用一条数据通道，时分多路输入数据信号。
[0003]请参考图1和图2，图1为一种现有技术中的多路选择单元，图2为图1中多路选择单元的时序图。以选择路数为6的多路选择器来说明现有技术中存在的问题。请参考图1，该现有技术中的多路选择单元包括:一个输入端，该输入端用来输入数据线信号DATA;六个PM0S晶体管;六个输出端，分别向不同的数据线输出驱动信号。六个PM0S晶体管的栅极连接到六个不同的时序控制端，分别用来输入不同的六个始终信号，以控制六个PM0S晶体管依次开启。六个PM0S晶体管的源极均连接到输入端，漏极连接到不同的数据线，晶体管开启时，将数据线信号DATA输出到对应的数据线。如图1所示，六个晶体管的栅极分别连接到CKH1、CKH2、CKH3、CKH4、CKH5和CKH6，六个晶体管的的漏极分别连接到Rl、Gl、B1、R2、B2和G2六条数据线。
[0004]请参考图2，在tl时刻，CKH1变为低电平脉冲信号，连接到CKH1的晶体管打开，其他晶体管关闭，DEMUX电路向R1输出数据线信号DATA;在t2时刻，CKH2变为低电平脉冲信号，连接到CKH2的晶体管打开，其他晶体管关闭，DEMUX电路向G1输出数据线信号DATA;在t3时刻，CKH3变为低电平脉冲信号，连接到CKH3的晶体管打开，其他晶体管关闭，DEMUX电路向B1输出数据线信号DATA;在t4时刻，CKH4变为低电平脉冲信号，连接到CKH4的晶体管打开，其他晶体管关闭，DEMUX电路向R2输出数据线信号DATA;在t5时刻，CKH5变为低电平脉冲信号，连接到CKH5的晶体管打开，其他晶体管关闭，DEMUX电路向G2输出数据线信号DATA;在t6时刻，CKH6变为低电平脉冲信号，连接到CKH6的晶体管打开，其他晶体管关闭，DEMUX电路向B2输出数据线信号DATA。可见，通过DEMUX电路，可以将一路数据线信号DATA输入到六路数据线中，通过分时控制，实现不同数据线对应像素的驱动。
[0005]然而在现有技术中，由于不同的晶体管打开顺序不同，因此不同的数据线输入的信号时间也不同，在数据线停止输入信号后，由于数据线上寄生电容的作用，仍旧会对像素进行充电，导致不同时刻打开的两天数据线充电时间不同。并且两个晶体管打开的时间间隔越大，相应的数据线充电时间差异也越大，显示相同图像时显示效果会产生差异，导致显示不良。并且，随着DEMUX的选择路数增多，显示不良越明显。
【发明内容】
[0006]有鉴于此，本发明实施例提供一种显示装置，包括:
[0007]多个像素电路；
[0008]耦接至所述多个像素电路的多条数据线；
[0009]驱动芯片，用于提供第一数据信号以及第二数据信号;所述第一数据信号为时变信号，其最低电位为第一电位;所述第二数据信号为恒压信号，其电位为第二电位;所述第二电位低于所述第一电位；
[0010]第一多路选择单元，包括一个第一输入端和多个第一输出端，所述第一输入端与所述驱动芯片连接，每个所述第一输出端与一条所述数据线连接，以将所述第一数据信号转换为多个第一次级数据信号传输给所述多条数据线，所述第一次级数据信号为时变信号，其最低电位为第一电位；
[0011]第二多路选择单元，包括一个第二输入端与多个第二输出端，所述第二输入端与所述驱动芯片连接，每个所述第二输出端与一条所述数据线连接，以将所述第二数据信号转换为多个第二次级数据信号传输给所述多条数据线，所述第二次级数据信号为恒压信号，其电位为第二电位；
[0012]其中，在所述像素电路的数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号；在所述像素电路的截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号，其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
[0013]本发明实施例还提供一种上述显示装置的驱动方法，包括:
[0014]像素电路数据写入阶段，在所述像素电路数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号;所述第一次级数据信号为时变信号，其最低电位为第一电位；
[0015]像素电路截止阶段，在所述像素电路截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号;所述第二次级数据信号为恒压信号，其电位为第二电位，其中所述第二电位低于所述第一电位；
[0016]其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
[0017]与现有技术相比，本发明至少具有如下突出的优点之一:本发明实施例提供的显示装置及驱动方法，具有第一多路选择单元和第二多路选择单元，数据线在数据写入阶段和截止阶段分别接受来自不容多路选择单元输出的数据信号，使得每个像素电路的实际数据写入时间以及补偿时间仅仅为第一多路选择单元相应晶体管打开的时间，因此，在均一画面下，各个像素电路被写入相同数据，画面显示均匀，不会形成显示不均(Mura)。
【附图说明】
[0018]图1为一种现有技术中的多路选择单元；
[0019]图2为图1中多路选择单元的时序图；
[0020]图3是本发明实施例提供的一种显示装置俯视结构示意图；
[0021]图4为图3中像素电路的一种结构示意图；
[0022]图5为图3中多路选择单元的结构示意图；
[0023]图6为图3中多路选择单元运行时序图；
[0024]图7为图4中像素电路在数据写入阶段的简化示意图。
【具体实施方式】
[0025]为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
[0026]需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0027]请参考图3，图3是本发明实施例提供的一种显示装置俯视结构示意图。本实施例提供的显示装置中，包括基板10，在基板10的一侧表面上，设置有沿第一方向延伸的多条扫描线11和沿第二方向延伸的多条数据线12，其中，第一方向为图示的水平方向，第二方向为图示的垂直方向，即，第一方向和第二方向实质上垂直。相邻的两条扫描线11和相邻的两条数据线12交叉围成一个像素单元，所有的扫描线和所有的数据线交叉围成呈矩阵排列的多个像素单元，并且在每个像素单元中设置有像素电路13，并且多条数据线12被耦接至各个像素电路13，以为各个像素电路提供数据信号。本实施例中图示中，示意性地示出了6*7个像素单元，以及六条数据线D1、D2、D3、D4、D5和D6，图3所示的像素电路也仅仅是示意性说明，在实际实施中，不应以本实施例所示的结构作为对本发明的限定。
[0028]具体的，请参考图4，图4为图3中像素电路的一种结构示意图。本实施例提供的像素电路为有机发光像素电路，其中包括一个发光二极管LED，多个第三晶体管和至少一个电容C1，并且该多个第三晶体管为PM0S晶体管。进一步的，本实施例提供的显示装置的像素电路包括一个发光二极管1^)，一个电容(:1和六个第三晶体管了31、了32、了33、了34、了35和了36。以连接到第η条扫描线和第m条数据线的像素电路为例进行说明，其中η为大于1的正整数。第一个第三晶体管Τ31的栅极连接第η-1条扫描线，接收第η-1条扫描线的扫描信号Scan(n-
1)，第一极连接参考电压线，接受参考电压Vref，第二极连接第一节点N;第二个第三晶体管T32的栅极连接第η条扫描线，接受第η条扫描线的扫描信号Scan(n)，第一极连接第一节点N，第二极连接第三个第三晶体管T33的第二极;第三个第三晶体管T33的栅极连接第一节点N，第一极连接第四个第三晶体管T34的第二极;第四个第三晶体管T34的第一极连接第η条发光信号数据线，接受发光信号Emit(n)，第一极连接第一电压线，接受第一电压PVDD;第五个第三晶体管T34的栅极连接第四个第三晶体管T34的栅极，第一极连接第二电压线，接收第二电压PVEE，第二极连接至第二个第三晶体管T32的第二极;第六个第三晶体管T36的栅极连接第二个第三晶体管T32的栅极，第一极连接数据线Dm，以接收数据信号，第二极连接至第三个第三晶体管T33的第一极。其中，第一电压PVDD、第二电压PVEE以及参考电压Vref都是恒定电压，并且第一电压PVDD比第二电压PVEE 要高，并且参考电压Vref为可以使PM0S型晶体管打开的低电平信号。
[0029]请继续参考图3，在基板10的一侧边缘上，设置有驱动芯片15，由于提供第一数据信号和第二数据信号，驱动芯片15与第一多路选择单元DEMUX1和第二多路选择单元DEMUX2连接。驱动芯片15为第一多路选择单元DEMUX1提供第一数据信号，为第二多路选择单元DEMUX提供第二数据信号，其中第一数据信号为时变信号，其电位值在一定时刻内保持不变，并随着时刻的不同而不同，其最低电位为第一电位，而第二数据信号为恒压信号，其电位为第二电位，并且第二电位低于第一电位。
[0030]第一多路选择单元DEMUX1，包括一个第一输入端和多个第一输出端，第一输入端与所述驱动芯片15连接，每个第一输出端与一条数据线12连接，，以将第一数据信号转换为多个第一次级数据信号传输给多条数据线12，其中第一次级数据信号也为时变信号，其最低电位为第一电位。第二多路选择单元DEMUX2，包括一个第二输入端与多个第二输出端，第二输入端与驱动芯片15连接，每个第二输出端与一条数据线12连接，以将第二数据信号转换为多个第二次级数据信号传输给数据线12，所述第二次级数据信号为恒压信号，其电位为第二电位。
[0031]具体的，请参考图5及图6，图5为图3中多路选择单元的结构示意图，图6为图3中多路选择单元运行时序图。其中，第一多路选择单元DEMUX1包括第一输入端P1，用于输入第一数据信号DATA，并包括多个第一开关晶体管。本实施例提供的第一多路选择单元DEMUX1的选择比为1:6，即可以将一路输入信号生成6路次级信号输出。第一多路选择单元DEMUX1包括六个第一晶体管T11、T12、T13、T14、T15和T16，该六个第一晶体管的栅极分别连接至六个第一时钟信号线0011、0012、0(!13、0(!14、0(!15和0(册，六个第一晶体管的源极均连接至第一输入端？1，并且六个第一晶体管的漏极分别连接至六条数据线01、02、03、04、05和06。本实施例中，该六个晶体管也为PM0S型晶体管，PM0S型晶体管的特性为当栅极电压低于阈值电压时，晶体管打开，晶体管的源极和漏极导通，因此，当该六个晶体管的栅极的六个第一时钟信号依次改变时，该六个第一晶体管依次打开或者关闭，对应的第一晶体管打开时，可以将第一数据信号DATA传输到对应的数据线。其中第一数据信号DATA为时变信号，并且第一时钟信号为脉冲信号，并且第一数据信号DATA的时变频率和第一时钟信号的脉冲频率相等。当对应的晶体管打开时，该时刻对应的第一数据信号DATA传输到对应的数据线，传输的信号与第一数据信号DATA在对应时刻的电位相等。即，第一数据信号DATA的最低电位为第一电位，多个第一次级数据信号的最低电位也为第一电位。
[0032]相应的，第二多路选择单元DEMUX2包括第二输入端P2，用于输入第二数据信号VINIT，并包括多个第二开关晶体管。第二多路选择单元DEMUX2的选择比同样为1:6。第二多路选择单元DEMUX2包括六个第二晶体管T11、T12、T13、T14、T15和T16，该六个第二晶体管的栅极分别连接至六个第二时钟信号线0^!11、0^!12、0^!13、0^!14、0^!15和0^!16，六个第二晶体管的源极均连接至第二输入端P2，并且六个第二晶体管的漏极分别连接至六条数据线D1、D2、D3、D4、D5和D6。本实施例中，该六个第二晶体管也为PM0S型晶体管，当该六个晶体管的栅极的六个第二时钟信号依次改变时，该六个第二晶体管依次打开或者关闭，对应的第二晶体管打开时，可以将第二数据信号VINIT传输到对应的数据线。其中第二时钟信号也为脉冲信号，并且第二时钟信号的脉冲频率和第一时钟信号的脉冲频率相等。当对应的晶体管打开时，该时刻对应的第一数据信号DATA传输到对应的数据线，传输的信号与第二数据信号VINIT在对应时刻的电位相等。即，第二数据信号VINIT为电位等于第二电位的恒压信号，多个第二次级数据信号也为电位等于第二电位的恒压信号。
[0033]并且，同一条信号线连接的第一晶体管和第二晶体管连接的第一时钟信号线和第二时钟信号线上的时钟信号相位相反。例如，连接信号线D1的第一晶体管T11和第二晶体管T21，和第一晶体管T11连接的第一时钟信号CKH1和与和第二晶体管T21连接的第二时钟信号CKBH1的相位相反。即，当第一时钟信号CKH1为高电平信号(高于PM0S型晶体管的阈值电压)时，第二时钟信号CKBH1为低电平信号(低于PM0S型晶体管的阈值电压)，而当第一时钟信号CKH1为低电平时，第二时钟信号CKBH1为高电平，S卩，第一晶体管T11和第二晶体管T21开关状态相反。即连接到同一条数据线的第一晶体管和第二晶体管开关状态相反。
[0034]在像素电路的数据写入阶段，与该像素电路耦接的数据线接收来自第一多路选择单元DEMUX1的第一次级数据信号;在像素电路的截止阶段，与该像素电路耦接的数据线接收来自第二多路选择单元DEMUX2的第二次级数据信号。请结合参考图4至图6，仍旧以图4所示的像素电路，并连接到数据线D1的像素电路为例来进行说明。在第一阶段tl，发光信号Emit(n)为高电平信号，第n-Ι条扫描线的扫描信号Scan(n-l)为低电平信号，第η条扫描线的扫描信号Scan(n)为高电平信号。此时，第一个第三晶体管Τ31打开，参考电压Vref经过第一个第三晶体管T31进入第一节点N。此时，没有电流流经发光二极管LED，像素不发光。第二阶段t2根据连接到同一个多路选择单元的数据线，被分为六个次级阶段，第一次级阶段t21、第二次级阶段t22、第三次级阶段t23、第四次级阶段t24、第五次级阶段t25和第六次级阶段t26。在六个次级阶段，六个第一时钟信号信号依次输入低电平脉冲，由于PM0S型晶体管的开关特性，六个第一晶体管依次打开，即，多个第一时钟信号控制多个第一晶体管依次打开。同理，在六个次级阶段，六个第二时钟信号依次输入高电平脉冲，六个第二晶体管依次关闭，并且第一晶体管与第二晶体管的开关状态相反。
[0035]对于连接到数据线D1的像素单元，在像素电路中，第一次级阶段t21为数据写入阶段，此时，第一个第一晶体管T11打开，因此第一数据信号DATA通过第一个第一晶体管T11成为第一次级数据信号进入数据线D1，而此时第一个第二晶体管T21关闭，无法向数据线D1提供第二次级信号，此时，在数据线上传输的是低电平信号。在第一次级阶段t21，第一个第三晶体管T31关闭，第一节点N保持Vref电位，即低电位。第η条扫描线的扫描信号Scan(n)为低电平信号，第二个第三晶体管T32和第六个第三晶体管T36打开，第三个第三晶体管T33打开。第一次级信号经过第六个第三晶体管T36、第三个第三晶体管T33和第二个第三晶体管T32进入第一节点N，第一次级数据信号对第一节点N进行充电，把第三个第三晶体管T33的栅极电位抬高，使经过第三个第三晶体管T33的电流逐渐减小。即，像素电路开始补偿，即对于一个像素电路来说，数据写入阶段和像素电路补偿阶段为同一阶段，数据写入和像素电路补偿同时进行。请参考图7，图7为图4中像素电路在信号写入阶段的简化示意图。根据第一次级数据信号的大小不同，第一节点N的电位不同，并且第一节点N的电位等于相应的第一次级数据信号的电位，其充电后的最低电位等于第一数据信号的最低电位，即，等于第一电位。
[0036]在第一次级阶段t21结束后至第二阶段t2结束之前，对于连接到第一条数据线D1的像素电路来说，即为该像素电路的截止阶段，即，对于一个像素电路来说，像素电路的截止阶段处于所述像素电路的数据写入阶段之后并且紧接在像素电路的数据写入阶段之后。本实施例中，第三阶段t3为发光阶段，因此，像素电路的截止阶段在数据写入阶段和发光阶段之间。在该截止阶段，连接到该数据线D1的第一多路选择单元DEMUX1中的第一个第一晶体管T11关闭，第一次级数据信号不再传输到数据线D1。而连接到该数据线D1的第二多路选择单元DEMUX2中的第一个第一晶体管T21打开，第二次级数据信号传输至D1。由于第二数据信号VINIT为恒压信号，其电位等于第二电位。因此，在像素电路的截止阶段，由于其他信号没有发生改变，其简化电路仍旧参考图7，第三个第三晶体管T33的第一极接入第二次级数据信号，其电位为第二电位，而第三个晶体管T33的栅极连接第一节点N，其值为数据写入阶段输入的第一次级数据信号，由于第一次级数据信号的最低电位为第一电位，第二电位低于第一电位，因此，在截止阶段，由于第三个第三晶体管T33的第一极电位比栅极电位低，根据PMOS型晶体管的特性，无法充入比第三个晶体管T33的栅极电位更低的电位，因此，在截止阶段，数据线D1不再对第一节点N进行充电，实际的数据写入时间仅为第一次级阶段t21。对于连接到相同多路选择单元的其他像素电路，例如，对于连接到数据线D2的像素电路，数据写入时间为第二次级阶段t22，截止阶段为数据写入阶段t22至发光阶段t3之前的时间，数据线D2不再对第一节点N进行充电，实际输入写入时间为第二次级阶段t22。
[0 037]因此，对于连接到同一个第一多路选择单元DEMUX 1和同一个第二多路选择单元DEMUX2的多个像素电路，其实际数据写入阶段都是相等的，即等于次级阶段的时间，即等于时钟信号的脉冲频率。
[0038]在第二阶段t2之后，为发光阶段，即第三阶段t3，此时，第一个第三晶体管T31、第二个第三晶体管T32和第六个第三晶体管T36关闭，发光信号Emit(n)为低电平信号，第四个第三晶体管T34和第五个第三晶体管T35打开，由于第一电压PVDD大于第二电压PVEE，因此，第三个第三晶体管T33也打开，电流从第一电压线流向第二电压线，二极管LED发光。
[0039]相比于现有技术中，连接到像素电路的数据线关闭后，数据线上的存储电容对像素电路的驱动管进行充电，不同时刻进行数据写入的像素电路的实际充电时间不相等。本实施例提供的显示装置，具有第一多路选择单元和第二多路选择单元，数据线在数据写入阶段和截止阶段分别接受来自不容多路选择单元输出的数据信号，使得每个像素电路的实际数据写入时间及补偿时间仅仅为第一多路选择单元相应晶体管打开的时间，各个像素电路的实际数据写入时间相等，从而使得再单色均一画面下，被像素电路锁入的信号一致，画面显示均匀，不会形成显示不均。
[0040]更具体的，在本实施例提供的显示装置中，对于任意一个像素电路，除了数据写入阶段之外，其他阶段，数据线接收来自第二多路选择单元的第二次级数据信号。仍旧以连接到数据线D1的像素电路为例，在第一阶段tl，第二阶段t2中的截止阶段，第三阶段t3中，数据线D1都接收来自第二多路选择单元DEMUX2的第二次级数据信号。因此，可以避免在这些阶段数据线中的寄生电容对像素电路的干扰，保持像素电路驱动管栅极电压的稳定，保证流经二极管的电路大小，保证发光强度。
[0041]进一步地，在本实施例中，第一电位与第二电位的电压差大于等于3伏，可是使得第二电位对像素电路数据的写入截止效果更好。
[0042]需要说明的是，以上内容仅仅是本实施例的示意性说明，在本发明的其他实施例中，还可以有其他结构设计。
[0043]例如，在本实施例中，第一多路选择单元的第一晶体管的数量为6，在本发明的其他实施例中，还可以是大于3的其他值，当第一晶体管的数据大于3时，即多路选择单元的选择比小于1:3时，对于连接到同一个第一多路选择单元的像素电路，截止时间差距更大，采用现有设计的实际数据写入时间差距更大，因此采用本发明的设计，可以避免实际写入时间差距加大。
[0044]并且，在本实施例中，第一多路选择单元的第一晶体管的数量等于第二多路选择单元的第二晶体管的数量，即第一多路选择单元的选择比等于第二多路选择单元的选择比，但是在本发明的其他实施例中，第一多路选择单元雨第二多路选择单元的选择比也可以是不相同的。
[0045]并且，本实施例中，是以6T1C模式的像素电路为例进行说明的，在本发明的其他实施例中，还可以使包含发光二极管、多个第三晶体管、至少一个电容的其他像素电路。并且在本发明的其他实施例中，像素电路还可以使液晶显示像素电路，即包括一个第一晶体管，并且第四晶体管为PMOS晶体管。不应以本实施例的结构作为对本发明的限定。
[0046]本发明实施例还提供了一种上述显示装置的驱动方法，包括:
[0047]像素电路数据写入阶段，在该像素电路数据写入阶段，与该像素电路耦接的数据线接收来自第一多路选择单元的第一次级数据信号；其中第一次级数据信号为时变信号，其最低电位为第一电位；
[0048]像素电路截止阶段，在该像素电路截止阶段，与该像素电路耦接的数据线接收来自第二多路选择单元的第二次级数据信号；该第二次级数据信号为恒压信号，其电位为第二电位，其中第二电位低于第一电位；
[0049]其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
[0050]具体地，仍旧参考图5至图7，以图4中所示的像素电路为例来说明，在此不再赘述。以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种显示装置，包括: 多个像素电路； 耦接至所述多个像素电路的多条数据线； 驱动芯片，用于提供第一数据信号以及第二数据信号;所述第一数据信号为时变信号，其最低电位为第一电位;所述第二数据信号为恒压信号，其电位为第二电位;所述第二电位低于所述第一电位； 第一多路选择单元，包括一个第一输入端和多个第一输出端，所述第一输入端与所述驱动芯片连接，每个所述第一输出端与一条所述数据线连接，以将所述第一数据信号转换为多个第一次级数据信号传输给所述多条数据线，所述第一次级数据信号为时变信号，其最低电位为第一电位； 第二多路选择单元，包括一个第二输入端与多个第二输出端，所述第二数据端与所述驱动芯片连接，每个所述第二输出端与一条所述数据线连接，，以将所述第二数据信号转换为多个第二次级数据信号传输给所述多条数据线，所述第二次级数据信号为恒压信号，其电位为第二电位； 其中，在所述像素电路的数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号；在所述像素电路的截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号，其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。2.如权利要求1所述的显示装置，其特征在于，包括: 所述第一多路选择单元包括: 所述第一输入端，用于输入所述第一数据信号；多个第一开关晶体管;所述多个第一晶体管的栅极分别连接至多个第一时钟信号线，所述多个第一晶体管的源极均连接至所述第一输入端，所述多个第一晶体管的漏极分别连接至所述多个第一输出端； 所述第二多路选择单元包括: 所述第二输入端，用于输入所述第二数据信号；多个第二晶体管;所述多个第二晶体管的栅极分别连接至多个第二时钟信号线，所述多个第二晶体管的源极均连接至所述第二输入端，所述多个第二晶体管的漏极分别连接至所述多个第二输出端； 同一条所述信号线连接的第一晶体管和第二晶体管连接的第一时钟信号线和第二时钟信号线上的时钟信号相位相反。3.如权利要求2所述的显示装置，所述多个第一时钟信号控制所述多个第一晶体管依次打开，所述多个第二时钟信号控制所述多个第二晶体管依次关闭。4.如权利要求2所述的显示装置，其特征在于，所述第一多路选择单元的第一晶体管数量大于3。5.如权利要求4所述的显示装置，其特征在于，所述第一多路选择单元的第一晶体管数量等于所述第二多路选择单元的第二晶体管数量。6.如权利要求2所述的显示装置，其特征在于，所述第一晶体管和所述第二晶体管为PMOS晶体管。7.如权利要求1所述的显示装置，其特征在于，所述像素电路包括:发光二极管、多个第三晶体管、至少一个电容;所述多个第三晶体管为PMOS晶体管。8.如权利要求1所述的显示装置，其特征在于，所述像素电路包括:一个第四晶体管，所述第四晶体管为PMOS晶体管。9.如权利要求1所述的显示装置，其特征在于，所述截止阶段处于数据写入阶段和发光阶段之间。10.如权利要求1所述的显示装置，其特征在于，所述第一电位与所述第二电位的电压差大于等于3伏。11.一种如权利要求1所述的显示装置的驱动方法，其特征在于，包括: 像素电路数据写入阶段，在所述像素电路数据写入阶段，与所述像素电路耦接的数据线接收来自所述第一多路选择单元的第一次级数据信号;所述第一次级数据信号为时变信号，其最低电位为第一电位； 像素电路截止阶段，在所述像素电路截止阶段，与所述像素电路耦接的数据线接收来自所述第二多路选择单元的第二次级数据信号;所述第二次级数据信号为恒压信号，其电位为第二电位，其中所述第二电位低于所述第一电位； 其中，所述像素电路的截止阶段处于所述像素电路的数据写入阶段之后。
【专利摘要】本发明描述了一种显示装置，包括多个像素电路；多条数据线；驱动芯片，提供第一数据信号以及第二数据信号；其中第一数据信号为时变信号，第二数据信号为恒压信号，第二数据信号的电位低于第一数据信号的最低电位；第一多路选择单元，将第一数据信号转换为多个第一次级数据信号传输给多条数据线；第二多路选择单元，将第二数据信号转换为多个第二次级数据信号传输给数据线；其中，在像素电路的数据写入阶段，数据线接收来自第一多路选择单元的第一次级数据信号；在像素电路的截止阶段，数据线接收来自第二多路选择单元的第二次级数据信号。本发明实施例提供的显示装置，每个像素电路的实际数据写入时间相等，画面显示均匀，不会形成显示不均。
【IPC分类】G09G3/20, G09G3/3233
【公开号】CN105489154
【申请号】CN201511026913
【发明人】翟应腾
【申请人】上海天马微电子有限公司, 天马微电子股份有限公司
【公开日】2016年4月13日
【申请日】2015年12月31日
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