静态随机存储器的制造方法
静态随机存储器的制造方法
【技术领域】
[0001]本申请涉及存储器领域，具体而言，涉及一种静态随机存储器。
【背景技术】
[0002]静态随机存储器(SRAM)可以实现快速的读/写操作。图1是根据现有技术的一种6T静态随机存储器的示意图，如图1所示，该6T静态随机存储器的每个存储模块包含6个晶体管，分别是晶体管PG-1、晶体管PG-2、晶体管PU-1、晶体管PD-1、晶体管PU-2和晶体管Η)-2。晶体管PU-1、晶体管PD-1、晶体管PU-2、晶体管PD-2、电源VDD和地VSS共同构成存储单元，用于存储电平状态，即高电平状态和低电平状态，该存储单元包括两个存储节点，分别是存储节点Q和存储节点QN，存储节点Q和存储节点QN存储一对相反的电平状态。字线WL连接至晶体管PG-1和晶体管PG-2的栅极，用于控制从存储单元读出电平状态或是向存储单元写入电平状态。晶体管PG-1通过源极和漏极连接在存储单元的存储节点Q和位线BL之间，晶体管PG-2通过源极和漏极连接在存储单元的存储节点QN和位线BLB之间。
[0003]当字线WL为高电平时，晶体管PG-1和晶体管PG-2同时导通，位线BL可以读取到存储节点Q的电平状态，位线BLB可以读取到存储节点QN的电平状态，实现从存储单元读取数据。同样的，例如向存储单元写入高电平“1”，首先将位线BL加入高电平，相应的位线BLB加入低电平，当字线WL为高电平时，晶体管PG-1和晶体管PG-2同时导通，位线BL、位线BLB的电平状态分别传输至存储节点Q和存储节点QN，使得存储节点Q为高电平状态“1”，相应的存储节点QN为低电平状态“0”，实现向存储单元写入数据。
[0004]该6T静态随机存储器只能实现单端口读/写，读写效率较低，并且该T静态随机存储器的存储节点电压会受到读操作的影响，静态噪声容限值较小，存储器稳定性太低。
[0005]图2是根据现有技术的一种双端口静态随机存储器示意图，如图2所示，该双端口静态随机存储器在图1所示的6T静态随机存储器的基础上，增加了晶体管PGA2和晶体管PGB2，以及位线BL2、BL1B和字线WLB，其中，晶体管PGA2通过源极或是漏极连接至位线BL2，晶体管PGB2通过源极或是漏极连接至位线BL1B，晶体管PGA2和晶体管PGB2栅极连接至字线WLB。图中其他元件分别与图1中元件对应，位线BL1对应于位线BL，位线BL2B对应于位线BLB，晶体管PGA1对应于晶体管PG-1，晶体管PGB1对应于晶体管PG-2，字线WLA对应于字线WL。
[0006]该双端口静态随机存储器可以实现同时从两个端口读/写，即可以同时从两个端口写入数据或是从两个端口读出数据，其读写效率得到提高，但是该双端口静态随机存储器的两个端口的读写操作会相互影响，其稳定性比传统的6T静态随机存储器还低。
[0007]为了提高静态随机存储器的静态噪声容限和稳定性，制造了 8T静态随机存储器和10T静态随机存储器，图3是根据现有技术的一种8T静态随机存储器示意图，图4是根据现有技术的一种10T静态随机存储器示意图。
[0008]如图3所示，8T静态随机存储器通过在图1所示的6T静态随机存储器的基础上增加了晶体管RPD和晶体管RPG，位线RBL经由晶体管RPD和晶体管RPG连接至存储节点QN，晶体管RPG的栅极连接至字线RWL，该字线RWL用于控制从静态随机存储器中读出数据，晶体管PG-1和晶体管PG-2连接至字线WWL，位线WWL用于控制向静态随机存储器中写入数据，该8T静态随机存储器其他部分同图1所示的6T静态随机存储器。由于晶体管RPD和晶体管RPG的存在，使得读端口电压不会影响到存储节点QN的电压，从而静态随机存储器的稳定性得到提高，静态噪声容限值变大，但是该8T静态随机存储器只能执行单端口读操作，读取效率较低。
[0009]如图4所示，10T静态随机存储器在8T静态随机存储器基础上进行了改进，在晶体管RPD和晶体管RPG对称的位置增加了两个晶体管，并且这两个晶体管连接至字线RWL和位线RBL，位线RBLB对应于图3中的位线RBL。该10T静态随机存储器的其他部分同图3所示的8T静态随机存储器。该10T静态随机存储器可以实现差分式读取，提高了存储器的访问速度，而且具有较高的稳定性，但是该10T静态随机存储器每个存储单元包含10个晶体管，面积较大，不利于集成制造。
[0010]综上，静态存储器(SRAM)可以实现快速的读/写操作，但是读静态噪声容限(RSNM)变得越来越差，稳定性越来越低。双端口(2RW，2个读写端口)静态存储器的读静态噪声容限比传统的6T静态存储器更差，虽然该双端口(2RW)静态存储器具有更快的存取速度。为了实现高读静态噪声容限，发明了 8T静态存储器和10T静态存储器，但是它的存取速度以及单元面积难以满足要求。
[0011]针对现有技术中静态随机存储器读取数据操作稳定性低的问题，目前尚未提出有效的解决方案。
【发明内容】
[0012]本申请实施例提供了一种静态随机存储器，以解决静态随机存储器读取数据操作稳定性低的问题。
[0013]根据本申请实施例的一个方面，提供了一种静态随机存储器，包括:第一位线;第一晶体管，通过源极和漏极连接在第一位线与电源或地之间；N个存储单元，该N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1 #个第二晶体管，与N个存储单元一一对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管的栅极之间；N个第一字线，与N个第二晶体管一一对应，N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态；第二位线；第三晶体管，通过源极和漏极连接在第二位线与电源或地之间#个第四晶体管，与N个存储单元一一对应，其中，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三晶体管的栅极之间；以及N个第二字线，与N个第四晶体管一一对应，N个第二字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元读出电平状态。
[0014]进一步地，N个存储单元中的每一存储单元包括:第一存储节点，用于存储与每一存储单元的电平状态同相的电平状态；第二存储节点，用于存储与每一存储单元的电平状态反相的电平状态；其中，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第一存储节点与第一晶体管的栅极之间，或者，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第二存储节点与第一晶体管的栅极之间。
[0015]进一步地，N个存储单元中的每一存储单元包括:第一反相器，连接在第一存储节点与第二存储节点之间；第二反相器，相对于第一反相器反向地连接在第一存储节点与第二存储节点之间。
[0016]进一步地，N个存储单元中的每一存储单元包括:第一 PM0S，通过源极和漏极连接在电源与第一存储节点之间，第一 PM0S的栅极连接至第二存储节点；第一 NM0S，通过源极和漏极连接在第一存储节点与地之间，第一 NM0S的栅极连接至第二存储节点；第二 PM0S，通过源极和漏极连接在电源与第二存储节点之间，第二 PM0S的栅极连接至第一存储节点；第二 NM0S，通过源极和漏极连接在第二存储节点与地之间，第二 NM0S的栅极连接至第一存储节点。
[0017]进一步地，该静态随机存储器还包括:第三位线；N个第五晶体管， 与N个存储单元一一对应，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三位线之间；第四位线；N个第六晶体管，与N个存储单元--对应,Ν个第六晶体管中的每一个通过源极和漏极连接在对应的存储单元与第四位线之间；Ν个第三字线，与Ν个第五晶体管和
Ν个第六晶体管--对应，Ν个第三字线中的每一个连接至对应的第五晶体管和第六晶体管的栅极，用于控制从对应的存储单元读出电平状态、和/或控制向对应的存储单元写入电平状态。
[0018]进一步地，该静态随机存储器还包括:处理器，连接第一位线和Ν个第一字线，用于向Ν个第一字线中的任一第一字线输出控制信号，以及从第一位线读出与任一第一字线对应的存储单元的电平状态，控制信号用于控制任一第一字线对应的第二晶体管的源极和漏极之间的导通。
[0019]进一步地,第一晶体管和第二晶体管为NM0S。
[0020]在本申请提供的静态随机存储器，通过第一字线控制第一晶体管和第二晶体管实现读静态存储器数据时保持存储单元的电平状态不变，达到了提高静态随机存储器读取数据操作稳定性的目的，进而解决了静态随机存储器读取数据操作稳定性低的技术问题。
【附图说明】
[0021]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0022]图1是根据现有技术的一种6Τ静态随机存储器的示意图；
[0023]图2是根据现有技术的一种双端口静态随机存储器示意图；
[0024]图3是根据现有技术的一种8Τ静态随机存储器示意图；
[0025]图4是根据现有技术的一种10Τ静态随机存储器示意图；
[0026]图5是根据本申请实施例的静态随机存储器的示意图；以及
[0027]图6是根据本申请实施例的存储模块的示意图。
【具体实施方式】
[0028]下文中将参考附图并结合实施例来详细说明本申请。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0029]为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
[0030]需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0031]根据本申请实施例，提供了一种静态随机存储器，图5是根据本申请实施例的静态随机存储器示意图。
[0032]如图5所示，该静态随机存储器包括:第一位线20，第一晶体管10，N个存储单元，N个第二晶体管，N个第一字线，第二位线40，第三晶体管30，N个第四晶体管和N个第二字线。
[0033]第一晶体管10，通过源极和漏极连接在第一位线20与电源或地之间；
[0034]N个存储单元，N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1 ;
[0035]N个第二晶体管，与N个存储单元--对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管10的栅极之间；
[0036]N个第一字线，与N个第二晶体管一一对应，N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态。
[0037]第三晶体管30，通过源极和漏极连接在第二位线与电源或地之间；
[0038]N个第四晶体管，与N个存储单元一一对应，其中，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三晶体管的栅极之间。
[0039]N个第二字线，与N个第四晶体管一一对应，N个第二字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元读出电平状态。
[0040]如图5所示，该随机静态存储器包含N存储模块，N个存储模块中的每一个存储模块50包括存储单元501、第二晶体管502，第一字线507，第四晶体管504和第二字线508。下述按照N个存储单元中的一个存储模块50为例对本实施例进行说明。
[0041]第一晶体管10的源极接地，该第一晶体管10栅极经由内接线ILB连接到第二晶体管502的源极，该第一晶体管10的漏极连接至第一位线20，第一位线20作为输出线，与外接电路(图中未示出)相连接，通过第一位线20输出存储器中存储的数据或是将外部输入数据写入至存储器。第二晶体管502的漏极连接至存储单元501第一端，栅极连接至第一字线507，该第二晶体管502作为存储器的读操作传输通道，当第一字线507高电平时，该第二晶体管502导通，存储单元501存储的数据就通过第二晶体管502传输至第一位线20，实现存储器数据的读操作。第三晶体管30的源极连接至地，第三晶体管30的漏极连接至第二位线40，第三晶体管30的栅极经由内接线ILA连接至第四晶体管504的源极。该第四晶体管504的栅极连接至第二字线508，该第四晶体管504的漏极连接至存储单元501
ΛΑ~ ~.上山弟一栖。
[0042]在读取该静态随机存储器的数据过程中，当第一字线507高电平时，第二晶体管502导通，从第一位线20可以读取到存储单元501的电平状态，由于第一晶体管10栅极与源极之间为断开状态，第一晶体管10的栅极没有电流流过，因此通过第二晶体管502和第一晶体管10执行的读操作能够保持存储单元501的电平状态不变。同样的，当第二字线508为高电平时，第四晶体管504导通，通过第二位线40可以读取到存储单元存储的电平状态，而第三晶体管30的栅极不通电流，因此该读取存储器的操作也不会影响到静态随机存储器的存储单元501的第二端的电压值。该静态存储器通过第一位线20、第一晶体管10和第二晶体管502作为第一读端口，通过第三晶体管30、第四晶体管504和第二位线40作为第二读端口，从静态存储器读取数据，从而实现两个读端口同时执行读取数据操作，提高了从存储器读取数据的效率，而且在读取数据过程中都能够保持存储单元两端的电压值不变，提高了从静态随机存储器中读取数据的稳定性，解决了静态随机存储器读数据操作稳定性低的问题，此外，该静态随机存储器结构简单，面积较小，便于集成制造。
[0043]可选地，上述Ν个存储单元中的每一存储单元501包括:第一存储节点5013和第二存储节点5014。
[0044]第一存储节点5013，用于存储与上述每一存储单元501的电平状态同相的电平状
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[0045]第二存储节点5014，用于存储与上述每一存储单元501的电平状态反相的电平状态；其中，上述Ν个第二晶体管502中的每一个通过源极和漏极连接在对应的存储单 元501中的第一存储节点5013与第一晶体管10的栅极之间。
[0046]从图5中可以看出，第二晶体管502通过漏极连接至第二存储节点5014实现与存储单元的连接。存储单元501通过第一存储节点5013存储与该存储单元501相同的电平状态，第二存储节点5014用于存储与该存储单元501反相的电平状态，例如，存储单元501存储的电平状态为“ 1 ”时，则第一存储节点5013存储的电平状态为“ 1 ”，第二存储节点5014存储的电平状态为“0”。
[0047]优选地，为了方便的实现存储单元501的第一存储节点5013和第二存储节点5014的电平状态为互为相反的电平状态，上述Ν个存储单元中的每一存储单元501包括:第一反相器5011和第二反相器5012。
[0048]第一反相器5011，连接在第一存储节点5013与第二存储节点5014之间。
[0049]第二反相器5012,相对于第一反相器5011反向地连接在第一存储节点5013与第二存储节点5014之间。
[0050]第一反相器5011的第一端连接至第一存储节点5013，第一反相器5011的第二端连接至第二存储节点5014。而第二反相器5012的第一端连接至第二存储节点5014,第二反相器5012的第二端连接至第一存储节点5013，实现第一反相器5011与第二反相器5012的反相连接。反相器用于将输入的电平状态反相，例如，电平状态“1”经由反相器得到电平状态“0”。通过反相器可以方便的得到两个相反的电平状态，实现第一存储节点5013与第二存储节点5014的电平状态的反相。
[0051 ] 图5中的存储模块的具体结构如图6所示，如图6所示，该存储模块包括存储单元501，优选地，为了降低静态随机存储器的功耗，上述N个存储单元中的每一存储单元501包括:第一 PMOS晶体管HJ-1，第一 NMOS晶体管Η)_1，第二 PMOS晶体管PU-2和第二 NMOS晶体管TO-2。
[0052]第一 PM0S晶体管PU-1，通过源极和漏极连接在电源VDD与第一存储节点Q之间，第一 PM0S晶体管PU-1的栅极连接至第二存储节点QN。
[0053]第一 NM0S晶体管Η)-1，通过源极和漏极连接在第一存储节点Q与地VSS之间，第一NM0S晶体管ro-Ι的栅极连接至所述第二存储节点QN。
[0054]第二 PM0S晶体管HJ-2，通过源极和漏极连接在电源VDD与所述第二存储节点QN之间，所述第二 PM0S晶体管PU-2的栅极连接至所述第一存储节点Q ；
[0055]第二 NM0S晶体管Η)-2，通过源极和漏极连接在所述第二存储节点QN与地VSS之间，所述第二 NM0S晶体管ro-2的栅极连接至所述第一存储节点Q。
[0056]如图6所示，存储单元501包括:第一 PM0S晶体管PU-1、第一 NM0S晶体管Η)_1、第二 PM0S晶体管PU-2、第二 NM0S晶体管Η)_2、电源VDD和地VSS。其中，第一 PM0S晶体管PU-1与第一 NM0S晶体管Η)-1的栅极共同连接至第二存储节点QN，第一 PM0S晶体管PU-1的漏极连接至电源VDD，第一 PM0S晶体管PU-1的源极连接至第一存储节点Q，第一 NM0S晶体管ro-1的漏极连接至第一存储节点Q，第一 NM0S晶体管ro-1的源极连接至地vss。同样的，第二 PM0S晶体管PU-2和第二 NM0S晶体管TO-2的栅极连接至第一存储节点Q，第二PM0S晶体管PU-2的漏极连接至电源VDD，第二 PM0S晶体管PU-2的源极和第二 NM0S晶体管ro-2的漏极连接至第二存储节点QN，第二 NM0S晶体管ro-2的源极连接至地VSS。
[0057]通过第一 PM0S晶体管PU-1、第一 NM0S晶体管PD-1、电源VDD和地VSS相互连接构成一个CMOS反相器，使得第一存储节点Q的电平状态反相得到第二存储节点QN的电平状态。同样的，第二 PM0S晶体管PU-2、第二 NM0S晶体管PD-2、电源VDD和地VSS相互连接也构成一个CMOS反相器，使得第二存储节点QN的电平状态反相得到第一存储节点Q的电平状态。CMOS反相器静态功耗低，而且抗干扰能力强，存储单元采用CMOS反相器可以降低整个静态随机存储器的功耗以及抗干扰能力。
[0058]优选地，为了进一步提高向静态随机存储器中写数据操作的效率，该静态随机存储器还包括:第三位线509，N个第五晶体管和，第四位线510和N个第三字线。
[0059]N个第五晶体管，与N个存储单元一一对应，所述N个第五晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三位线509之间；
[0060]N个第六晶体管，与N个存储单元--对应，N个第六晶体管中的每一个通过源极和漏极连接在对应的存储单元与第四位线510之间；
[0061]N个第三字线，与N个第五晶体管和N个第六晶体管一一对应，N个第三字线中的每一个连接至对应的第五晶体管和第六晶体管的栅极，用于控制从对应的存储单元读出电平状态、和/或控制向对应的存储单元写入电平状态。
[0062]如图5所示，第五晶体管505的栅极连接至第三字线511，该第五晶体管505通过源极连接至第三位线509，该第五晶体管505的漏极连接在第一存储节点5013。第三字线511用于控制向存储单元501写入数据。当第三字线511为高电平时，第五晶体管505导通，成为一个传输路径，此时可以通过第三位线509向存储单元501中写入电平状态。通过在上述静态随机存储器中增加第五晶体管505和第三位线509作为一个写端口，通过该写端口向静态随机存储器中写入数据，达到了提高向静态随机存储器中写入数据的效率。
[0063]第五晶体管505的栅极连接至第三字线511，该第五晶体管505通过源极连接至第三位线509，该第五晶体管505的漏极连接至存储单元501的第一存储节点5013。第六晶体管506的栅极也连接至第三字线511，该第六晶体管506通过源极连接至第四位线510，该第六晶体管506的漏极连接至存储单元501的第二端。第三字线511同时控制第五晶体管505和第六晶体管506的导通与截止来控制是否读取存储单元501存储的数据或者向存储单元501写入数据。在存储器的数据读取操作过程中，例如，读取存储单元501中存储的“1”，存储单元501的第一端的电平为“0”，存储单元501的第二端的电平为“1”，首先对第三位线509和第四位线510进行充电达到“1，第三字线511为高电平，第五晶体管505和第六晶体管506同时导通，这时在第五晶体管505和第六晶体管506中有电流流过，此时第三位线509的电平被拉低，第三位线509和第四位线510产生压差，当电压差达到预定值则灵敏放大器(图中未示出)打开，放大电压差，实现数据的读取。在向存储器中写入数据得过程中，将要写入的数据加载在第三位线509和第四位线510上，例如要向存储单元501中写入数据“ 1 ”，则令第三位线509加载数据“0”，第四位线510加载数据“ 1 ”，当第三字线511为高电平，第五晶体管505和第六晶体管506同时导通,此时第三位线509加载的“0”传输至存储单元501的第一端，第二位线307加载的数据“1”传输至存储单元501的第二端，实现向存储单元501写入数据。
[0064]第三字线511控制第五晶体管505和第六晶体管506，实现从存储单元读出电平状态、和/或向对应的 存储单元写入电平状态，在上述静态随机存储器的基础上增加了第五晶体管505、第六晶体管506、第三位线509和第四位线510作为一个存储器读/写端口，实现从静态随机存储器中读出数据或向静态随机存储器中写入数据，提高静态随机存储器的读/写速率。
[0065]可选地，该静态随机存储器还包括:处理器，连接第一位线20和N个第一字线，用于向N个第一字线5中的任一第一字线输出控制信号，以及从第一位线20读出与任一第一字线对应的存储单元的电平状态，控制信号用于控制任一第一字线对应的第二晶体管的源极和漏极之间的导通。
[0066]优选地，第一晶体管10和第二晶体管502为NM0S。
[0067]CMOS晶体管的功耗低于TTL晶体管的功耗，而且具有较强的抗干扰性。CMOS晶体管包括NM0S晶体管和PM0S晶体管，其中，NM0S晶体管导通需要使得栅极和源极的电压差大于一定的值才能导通，适用于源极接地的情况，而PM0S晶体管导通需要使得栅极和源极的电压差小于一定的值才能导通，适用于源极接电源。此外，NM0S晶体管导通电阻小于PM0S晶体管的导通电阻，从而NM0S晶体管的导通损耗相应的低于PM0S晶体管的导通损耗，因此采用NM0S晶体管可以降低静态随机存储器的损耗。
[0068]本申请提供了一种优选的实施例来进一步对本申请进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本申请，并不构成对本申请不当的限定。
[0069]从以上的描述中，可以看出，本申请实现了如下技术效果:
[0070]1)通过将第一晶体管的栅极经由内接线ILB连接至第二晶体管的源极，使得从静态随机存储器中读取数据时能够保持存储单元的第二存储节点的电压保持不变，通过将第三晶体管的栅极经由内接线ILA连接至第四晶体管的源极，使得从静态随机存储器中读取数据时能够保持存储单元的第一存储节点的电压保持不变，提高了从静态随机存储器中读取数据的稳定性，解决了从静态随机存储器中读取数据稳定性低的问题。而且该静态随机存储器晶体管数量较少，面积较小，便于集成制造。
[0071]2)该静态随机存储器可以执行2个端口同时读数据和1个端口写数据，或是执行3个端口同时读数据，该静态随机存储器的读数据效率得到很大提高。
[0072]3)该静态随机存储器的晶体管采用M0S晶体管组成，功耗较低，降低了静态随机存储器的功耗。
[0073]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种静态随机存储器，其特征在于，包括: 第一位线； 第一晶体管，通过源极和漏极连接在所述第一位线与电源或地之间； N个存储单元，所述N个存储单元中的每一个用于存储电平状态，所述电平状态包括高电平和低电平，N大于等于1 ; N个第二晶体管，与所述N个存储单元一一对应，所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第一晶体管的栅极之间； N个第一字线，与所述N个第二晶体管一一对应，所述N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态； 第二位线； 第三晶体管，通过源极和漏极连接在所述第二位线与电源或地之间； N个第四晶体管，与所述N个存储单元一一对应，其中，所述N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第三晶体管的栅极之间；以及 N个第二字线，与所述N个第四晶体管一一对应，所述N个第二字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元读出电平状态。2.根据权利要求1所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一存储节点，用于存储与所述每一存储单元的电平状态同相的电平状态； 第二存储节点，用于存储与所述每一存储单元的电平状态反相的电平状态；其中， 所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第一存储节点与所述第一晶体管的栅极之间，或者，所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第二存储节点与所述第一晶体管的栅极之间。3.根据权利要求2所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一反相器，连接在所述第一存储节点与所述第二存储节点之间； 第二反相器，相对于所述第一反相器反向地连接在所述第一存储节点与所述第二存储节点之间。4.根据权利要求2所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一 PMOS，通过源极和漏极连接在电源与所述第一存储节点之间，所述第一 PMOS的栅极连接至所述第二存储节点； 第一 NMOS，通过源极和漏极连接在所述第一存储节点与地之间，所述第一 NMOS的栅极连接至所述第二存储节点； 第二 PMOS，通过源极和漏极连接在电源与所述第二存储节点之间，所述第二 PMOS的栅极连接至所述第一存储节点； 第二 NMOS，通过源极和漏极连接在所述第二存储节点与地之间，所述第二 NMOS的栅极连接至所述第一存储节点。5.根据权利要求1所述的静态随机存储器，其特征在于，还包括: 第三位线； N个第五晶体管，与所述N个存储单元一一对应，所述N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第三位线之间； 第四位线； N个第六晶体管，与所述N个存储单元一一对应，所述N个第六晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第四位线之间； N个第三字线，与所述N个第五晶体管和N个第六晶体管一一对应，所述N个第三字线中的每一个连接至对应的第五晶体管和第六晶体管的栅极，用于控制从对应的存储单元读出电平状态、和/或控制向对应的存储单元写入电平状态。6.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，还包括: 处理器，连接所述第一位线和所述N个第一字线，用于向所述N个第一字线中的任一第一字线输出控制信号，以及从所述第一位线读出与所述任一第一字线对应的存储单元的电平状态，所述控制信号用于控制所述任一第一字线对应的第二晶体管的源极和漏极之间的导通。7.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，所述第一晶体管和所述第二晶体管为NMOS。
【专利摘要】本申请公开了一种静态随机存储器。其中，该静态随机存储器包括：第一位线；第一晶体管，通过源极和漏极连接在第一位线与电源或地之间；N个存储单元，N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1；N个第二晶体管，与N个存储单元一一对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管的栅极之间；N个第一字线，与N个第二晶体管一一对应；第二位线；第三晶体管，通过源极和漏极连接在第二位线与电源或地之间；N个第四晶体管，与N个存储单元一一对应；N个第二字线，与N个第四晶体管一一对应。本申请解决了静态随机存储器读取数据操作稳定性低的问题。
【IPC分类】G11C11/413
【公开号】CN105489241
【申请号】CN201410539431
【发明人】陈金明
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2016年4月13日
【申请日】2014年10月13日
【技术领域】
[0001]本申请涉及存储器领域，具体而言，涉及一种静态随机存储器。
【背景技术】
[0002]静态随机存储器(SRAM)可以实现快速的读/写操作。图1是根据现有技术的一种6T静态随机存储器的示意图，如图1所示，该6T静态随机存储器的每个存储模块包含6个晶体管，分别是晶体管PG-1、晶体管PG-2、晶体管PU-1、晶体管PD-1、晶体管PU-2和晶体管Η)-2。晶体管PU-1、晶体管PD-1、晶体管PU-2、晶体管PD-2、电源VDD和地VSS共同构成存储单元，用于存储电平状态，即高电平状态和低电平状态，该存储单元包括两个存储节点，分别是存储节点Q和存储节点QN，存储节点Q和存储节点QN存储一对相反的电平状态。字线WL连接至晶体管PG-1和晶体管PG-2的栅极，用于控制从存储单元读出电平状态或是向存储单元写入电平状态。晶体管PG-1通过源极和漏极连接在存储单元的存储节点Q和位线BL之间，晶体管PG-2通过源极和漏极连接在存储单元的存储节点QN和位线BLB之间。
[0003]当字线WL为高电平时，晶体管PG-1和晶体管PG-2同时导通，位线BL可以读取到存储节点Q的电平状态，位线BLB可以读取到存储节点QN的电平状态，实现从存储单元读取数据。同样的，例如向存储单元写入高电平“1”，首先将位线BL加入高电平，相应的位线BLB加入低电平，当字线WL为高电平时，晶体管PG-1和晶体管PG-2同时导通，位线BL、位线BLB的电平状态分别传输至存储节点Q和存储节点QN，使得存储节点Q为高电平状态“1”，相应的存储节点QN为低电平状态“0”，实现向存储单元写入数据。
[0004]该6T静态随机存储器只能实现单端口读/写，读写效率较低，并且该T静态随机存储器的存储节点电压会受到读操作的影响，静态噪声容限值较小，存储器稳定性太低。
[0005]图2是根据现有技术的一种双端口静态随机存储器示意图，如图2所示，该双端口静态随机存储器在图1所示的6T静态随机存储器的基础上，增加了晶体管PGA2和晶体管PGB2，以及位线BL2、BL1B和字线WLB，其中，晶体管PGA2通过源极或是漏极连接至位线BL2，晶体管PGB2通过源极或是漏极连接至位线BL1B，晶体管PGA2和晶体管PGB2栅极连接至字线WLB。图中其他元件分别与图1中元件对应，位线BL1对应于位线BL，位线BL2B对应于位线BLB，晶体管PGA1对应于晶体管PG-1，晶体管PGB1对应于晶体管PG-2，字线WLA对应于字线WL。
[0006]该双端口静态随机存储器可以实现同时从两个端口读/写，即可以同时从两个端口写入数据或是从两个端口读出数据，其读写效率得到提高，但是该双端口静态随机存储器的两个端口的读写操作会相互影响，其稳定性比传统的6T静态随机存储器还低。
[0007]为了提高静态随机存储器的静态噪声容限和稳定性，制造了 8T静态随机存储器和10T静态随机存储器，图3是根据现有技术的一种8T静态随机存储器示意图，图4是根据现有技术的一种10T静态随机存储器示意图。
[0008]如图3所示，8T静态随机存储器通过在图1所示的6T静态随机存储器的基础上增加了晶体管RPD和晶体管RPG，位线RBL经由晶体管RPD和晶体管RPG连接至存储节点QN，晶体管RPG的栅极连接至字线RWL，该字线RWL用于控制从静态随机存储器中读出数据，晶体管PG-1和晶体管PG-2连接至字线WWL，位线WWL用于控制向静态随机存储器中写入数据，该8T静态随机存储器其他部分同图1所示的6T静态随机存储器。由于晶体管RPD和晶体管RPG的存在，使得读端口电压不会影响到存储节点QN的电压，从而静态随机存储器的稳定性得到提高，静态噪声容限值变大，但是该8T静态随机存储器只能执行单端口读操作，读取效率较低。
[0009]如图4所示，10T静态随机存储器在8T静态随机存储器基础上进行了改进，在晶体管RPD和晶体管RPG对称的位置增加了两个晶体管，并且这两个晶体管连接至字线RWL和位线RBL，位线RBLB对应于图3中的位线RBL。该10T静态随机存储器的其他部分同图3所示的8T静态随机存储器。该10T静态随机存储器可以实现差分式读取，提高了存储器的访问速度，而且具有较高的稳定性，但是该10T静态随机存储器每个存储单元包含10个晶体管，面积较大，不利于集成制造。
[0010]综上，静态存储器(SRAM)可以实现快速的读/写操作，但是读静态噪声容限(RSNM)变得越来越差，稳定性越来越低。双端口(2RW，2个读写端口)静态存储器的读静态噪声容限比传统的6T静态存储器更差，虽然该双端口(2RW)静态存储器具有更快的存取速度。为了实现高读静态噪声容限，发明了 8T静态存储器和10T静态存储器，但是它的存取速度以及单元面积难以满足要求。
[0011]针对现有技术中静态随机存储器读取数据操作稳定性低的问题，目前尚未提出有效的解决方案。
【发明内容】
[0012]本申请实施例提供了一种静态随机存储器，以解决静态随机存储器读取数据操作稳定性低的问题。
[0013]根据本申请实施例的一个方面，提供了一种静态随机存储器，包括:第一位线;第一晶体管，通过源极和漏极连接在第一位线与电源或地之间；N个存储单元，该N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1 #个第二晶体管，与N个存储单元一一对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管的栅极之间；N个第一字线，与N个第二晶体管一一对应，N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态；第二位线；第三晶体管，通过源极和漏极连接在第二位线与电源或地之间#个第四晶体管，与N个存储单元一一对应，其中，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三晶体管的栅极之间；以及N个第二字线，与N个第四晶体管一一对应，N个第二字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元读出电平状态。
[0014]进一步地，N个存储单元中的每一存储单元包括:第一存储节点，用于存储与每一存储单元的电平状态同相的电平状态；第二存储节点，用于存储与每一存储单元的电平状态反相的电平状态；其中，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第一存储节点与第一晶体管的栅极之间，或者，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第二存储节点与第一晶体管的栅极之间。
[0015]进一步地，N个存储单元中的每一存储单元包括:第一反相器，连接在第一存储节点与第二存储节点之间；第二反相器，相对于第一反相器反向地连接在第一存储节点与第二存储节点之间。
[0016]进一步地，N个存储单元中的每一存储单元包括:第一 PM0S，通过源极和漏极连接在电源与第一存储节点之间，第一 PM0S的栅极连接至第二存储节点；第一 NM0S，通过源极和漏极连接在第一存储节点与地之间，第一 NM0S的栅极连接至第二存储节点；第二 PM0S，通过源极和漏极连接在电源与第二存储节点之间，第二 PM0S的栅极连接至第一存储节点；第二 NM0S，通过源极和漏极连接在第二存储节点与地之间，第二 NM0S的栅极连接至第一存储节点。
[0017]进一步地，该静态随机存储器还包括:第三位线；N个第五晶体管， 与N个存储单元一一对应，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三位线之间；第四位线；N个第六晶体管，与N个存储单元--对应,Ν个第六晶体管中的每一个通过源极和漏极连接在对应的存储单元与第四位线之间；Ν个第三字线，与Ν个第五晶体管和
Ν个第六晶体管--对应，Ν个第三字线中的每一个连接至对应的第五晶体管和第六晶体管的栅极，用于控制从对应的存储单元读出电平状态、和/或控制向对应的存储单元写入电平状态。
[0018]进一步地，该静态随机存储器还包括:处理器，连接第一位线和Ν个第一字线，用于向Ν个第一字线中的任一第一字线输出控制信号，以及从第一位线读出与任一第一字线对应的存储单元的电平状态，控制信号用于控制任一第一字线对应的第二晶体管的源极和漏极之间的导通。
[0019]进一步地,第一晶体管和第二晶体管为NM0S。
[0020]在本申请提供的静态随机存储器，通过第一字线控制第一晶体管和第二晶体管实现读静态存储器数据时保持存储单元的电平状态不变，达到了提高静态随机存储器读取数据操作稳定性的目的，进而解决了静态随机存储器读取数据操作稳定性低的技术问题。
【附图说明】
[0021]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0022]图1是根据现有技术的一种6Τ静态随机存储器的示意图；
[0023]图2是根据现有技术的一种双端口静态随机存储器示意图；
[0024]图3是根据现有技术的一种8Τ静态随机存储器示意图；
[0025]图4是根据现有技术的一种10Τ静态随机存储器示意图；
[0026]图5是根据本申请实施例的静态随机存储器的示意图；以及
[0027]图6是根据本申请实施例的存储模块的示意图。
【具体实施方式】
[0028]下文中将参考附图并结合实施例来详细说明本申请。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0029]为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
[0030]需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0031]根据本申请实施例，提供了一种静态随机存储器，图5是根据本申请实施例的静态随机存储器示意图。
[0032]如图5所示，该静态随机存储器包括:第一位线20，第一晶体管10，N个存储单元，N个第二晶体管，N个第一字线，第二位线40，第三晶体管30，N个第四晶体管和N个第二字线。
[0033]第一晶体管10，通过源极和漏极连接在第一位线20与电源或地之间；
[0034]N个存储单元，N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1 ;
[0035]N个第二晶体管，与N个存储单元--对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管10的栅极之间；
[0036]N个第一字线，与N个第二晶体管一一对应，N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态。
[0037]第三晶体管30，通过源极和漏极连接在第二位线与电源或地之间；
[0038]N个第四晶体管，与N个存储单元一一对应，其中，N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三晶体管的栅极之间。
[0039]N个第二字线，与N个第四晶体管一一对应，N个第二字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元读出电平状态。
[0040]如图5所示，该随机静态存储器包含N存储模块，N个存储模块中的每一个存储模块50包括存储单元501、第二晶体管502，第一字线507，第四晶体管504和第二字线508。下述按照N个存储单元中的一个存储模块50为例对本实施例进行说明。
[0041]第一晶体管10的源极接地，该第一晶体管10栅极经由内接线ILB连接到第二晶体管502的源极，该第一晶体管10的漏极连接至第一位线20，第一位线20作为输出线，与外接电路(图中未示出)相连接，通过第一位线20输出存储器中存储的数据或是将外部输入数据写入至存储器。第二晶体管502的漏极连接至存储单元501第一端，栅极连接至第一字线507，该第二晶体管502作为存储器的读操作传输通道，当第一字线507高电平时，该第二晶体管502导通，存储单元501存储的数据就通过第二晶体管502传输至第一位线20，实现存储器数据的读操作。第三晶体管30的源极连接至地，第三晶体管30的漏极连接至第二位线40，第三晶体管30的栅极经由内接线ILA连接至第四晶体管504的源极。该第四晶体管504的栅极连接至第二字线508，该第四晶体管504的漏极连接至存储单元501
ΛΑ~ ~.上山弟一栖。
[0042]在读取该静态随机存储器的数据过程中，当第一字线507高电平时，第二晶体管502导通，从第一位线20可以读取到存储单元501的电平状态，由于第一晶体管10栅极与源极之间为断开状态，第一晶体管10的栅极没有电流流过，因此通过第二晶体管502和第一晶体管10执行的读操作能够保持存储单元501的电平状态不变。同样的，当第二字线508为高电平时，第四晶体管504导通，通过第二位线40可以读取到存储单元存储的电平状态，而第三晶体管30的栅极不通电流，因此该读取存储器的操作也不会影响到静态随机存储器的存储单元501的第二端的电压值。该静态存储器通过第一位线20、第一晶体管10和第二晶体管502作为第一读端口，通过第三晶体管30、第四晶体管504和第二位线40作为第二读端口，从静态存储器读取数据，从而实现两个读端口同时执行读取数据操作，提高了从存储器读取数据的效率，而且在读取数据过程中都能够保持存储单元两端的电压值不变，提高了从静态随机存储器中读取数据的稳定性，解决了静态随机存储器读数据操作稳定性低的问题，此外，该静态随机存储器结构简单，面积较小，便于集成制造。
[0043]可选地，上述Ν个存储单元中的每一存储单元501包括:第一存储节点5013和第二存储节点5014。
[0044]第一存储节点5013，用于存储与上述每一存储单元501的电平状态同相的电平状
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[0045]第二存储节点5014，用于存储与上述每一存储单元501的电平状态反相的电平状态；其中，上述Ν个第二晶体管502中的每一个通过源极和漏极连接在对应的存储单 元501中的第一存储节点5013与第一晶体管10的栅极之间。
[0046]从图5中可以看出，第二晶体管502通过漏极连接至第二存储节点5014实现与存储单元的连接。存储单元501通过第一存储节点5013存储与该存储单元501相同的电平状态，第二存储节点5014用于存储与该存储单元501反相的电平状态，例如，存储单元501存储的电平状态为“ 1 ”时，则第一存储节点5013存储的电平状态为“ 1 ”，第二存储节点5014存储的电平状态为“0”。
[0047]优选地，为了方便的实现存储单元501的第一存储节点5013和第二存储节点5014的电平状态为互为相反的电平状态，上述Ν个存储单元中的每一存储单元501包括:第一反相器5011和第二反相器5012。
[0048]第一反相器5011，连接在第一存储节点5013与第二存储节点5014之间。
[0049]第二反相器5012,相对于第一反相器5011反向地连接在第一存储节点5013与第二存储节点5014之间。
[0050]第一反相器5011的第一端连接至第一存储节点5013，第一反相器5011的第二端连接至第二存储节点5014。而第二反相器5012的第一端连接至第二存储节点5014,第二反相器5012的第二端连接至第一存储节点5013，实现第一反相器5011与第二反相器5012的反相连接。反相器用于将输入的电平状态反相，例如，电平状态“1”经由反相器得到电平状态“0”。通过反相器可以方便的得到两个相反的电平状态，实现第一存储节点5013与第二存储节点5014的电平状态的反相。
[0051 ] 图5中的存储模块的具体结构如图6所示，如图6所示，该存储模块包括存储单元501，优选地，为了降低静态随机存储器的功耗，上述N个存储单元中的每一存储单元501包括:第一 PMOS晶体管HJ-1，第一 NMOS晶体管Η)_1，第二 PMOS晶体管PU-2和第二 NMOS晶体管TO-2。
[0052]第一 PM0S晶体管PU-1，通过源极和漏极连接在电源VDD与第一存储节点Q之间，第一 PM0S晶体管PU-1的栅极连接至第二存储节点QN。
[0053]第一 NM0S晶体管Η)-1，通过源极和漏极连接在第一存储节点Q与地VSS之间，第一NM0S晶体管ro-Ι的栅极连接至所述第二存储节点QN。
[0054]第二 PM0S晶体管HJ-2，通过源极和漏极连接在电源VDD与所述第二存储节点QN之间，所述第二 PM0S晶体管PU-2的栅极连接至所述第一存储节点Q ；
[0055]第二 NM0S晶体管Η)-2，通过源极和漏极连接在所述第二存储节点QN与地VSS之间，所述第二 NM0S晶体管ro-2的栅极连接至所述第一存储节点Q。
[0056]如图6所示，存储单元501包括:第一 PM0S晶体管PU-1、第一 NM0S晶体管Η)_1、第二 PM0S晶体管PU-2、第二 NM0S晶体管Η)_2、电源VDD和地VSS。其中，第一 PM0S晶体管PU-1与第一 NM0S晶体管Η)-1的栅极共同连接至第二存储节点QN，第一 PM0S晶体管PU-1的漏极连接至电源VDD，第一 PM0S晶体管PU-1的源极连接至第一存储节点Q，第一 NM0S晶体管ro-1的漏极连接至第一存储节点Q，第一 NM0S晶体管ro-1的源极连接至地vss。同样的，第二 PM0S晶体管PU-2和第二 NM0S晶体管TO-2的栅极连接至第一存储节点Q，第二PM0S晶体管PU-2的漏极连接至电源VDD，第二 PM0S晶体管PU-2的源极和第二 NM0S晶体管ro-2的漏极连接至第二存储节点QN，第二 NM0S晶体管ro-2的源极连接至地VSS。
[0057]通过第一 PM0S晶体管PU-1、第一 NM0S晶体管PD-1、电源VDD和地VSS相互连接构成一个CMOS反相器，使得第一存储节点Q的电平状态反相得到第二存储节点QN的电平状态。同样的，第二 PM0S晶体管PU-2、第二 NM0S晶体管PD-2、电源VDD和地VSS相互连接也构成一个CMOS反相器，使得第二存储节点QN的电平状态反相得到第一存储节点Q的电平状态。CMOS反相器静态功耗低，而且抗干扰能力强，存储单元采用CMOS反相器可以降低整个静态随机存储器的功耗以及抗干扰能力。
[0058]优选地，为了进一步提高向静态随机存储器中写数据操作的效率，该静态随机存储器还包括:第三位线509，N个第五晶体管和，第四位线510和N个第三字线。
[0059]N个第五晶体管，与N个存储单元一一对应，所述N个第五晶体管中的每一个通过源极和漏极连接在对应的存储单元与第三位线509之间；
[0060]N个第六晶体管，与N个存储单元--对应，N个第六晶体管中的每一个通过源极和漏极连接在对应的存储单元与第四位线510之间；
[0061]N个第三字线，与N个第五晶体管和N个第六晶体管一一对应，N个第三字线中的每一个连接至对应的第五晶体管和第六晶体管的栅极，用于控制从对应的存储单元读出电平状态、和/或控制向对应的存储单元写入电平状态。
[0062]如图5所示，第五晶体管505的栅极连接至第三字线511，该第五晶体管505通过源极连接至第三位线509，该第五晶体管505的漏极连接在第一存储节点5013。第三字线511用于控制向存储单元501写入数据。当第三字线511为高电平时，第五晶体管505导通，成为一个传输路径，此时可以通过第三位线509向存储单元501中写入电平状态。通过在上述静态随机存储器中增加第五晶体管505和第三位线509作为一个写端口，通过该写端口向静态随机存储器中写入数据，达到了提高向静态随机存储器中写入数据的效率。
[0063]第五晶体管505的栅极连接至第三字线511，该第五晶体管505通过源极连接至第三位线509，该第五晶体管505的漏极连接至存储单元501的第一存储节点5013。第六晶体管506的栅极也连接至第三字线511，该第六晶体管506通过源极连接至第四位线510，该第六晶体管506的漏极连接至存储单元501的第二端。第三字线511同时控制第五晶体管505和第六晶体管506的导通与截止来控制是否读取存储单元501存储的数据或者向存储单元501写入数据。在存储器的数据读取操作过程中，例如，读取存储单元501中存储的“1”，存储单元501的第一端的电平为“0”，存储单元501的第二端的电平为“1”，首先对第三位线509和第四位线510进行充电达到“1，第三字线511为高电平，第五晶体管505和第六晶体管506同时导通，这时在第五晶体管505和第六晶体管506中有电流流过，此时第三位线509的电平被拉低，第三位线509和第四位线510产生压差，当电压差达到预定值则灵敏放大器(图中未示出)打开，放大电压差，实现数据的读取。在向存储器中写入数据得过程中，将要写入的数据加载在第三位线509和第四位线510上，例如要向存储单元501中写入数据“ 1 ”，则令第三位线509加载数据“0”，第四位线510加载数据“ 1 ”，当第三字线511为高电平，第五晶体管505和第六晶体管506同时导通,此时第三位线509加载的“0”传输至存储单元501的第一端，第二位线307加载的数据“1”传输至存储单元501的第二端，实现向存储单元501写入数据。
[0064]第三字线511控制第五晶体管505和第六晶体管506，实现从存储单元读出电平状态、和/或向对应的 存储单元写入电平状态，在上述静态随机存储器的基础上增加了第五晶体管505、第六晶体管506、第三位线509和第四位线510作为一个存储器读/写端口，实现从静态随机存储器中读出数据或向静态随机存储器中写入数据，提高静态随机存储器的读/写速率。
[0065]可选地，该静态随机存储器还包括:处理器，连接第一位线20和N个第一字线，用于向N个第一字线5中的任一第一字线输出控制信号，以及从第一位线20读出与任一第一字线对应的存储单元的电平状态，控制信号用于控制任一第一字线对应的第二晶体管的源极和漏极之间的导通。
[0066]优选地，第一晶体管10和第二晶体管502为NM0S。
[0067]CMOS晶体管的功耗低于TTL晶体管的功耗，而且具有较强的抗干扰性。CMOS晶体管包括NM0S晶体管和PM0S晶体管，其中，NM0S晶体管导通需要使得栅极和源极的电压差大于一定的值才能导通，适用于源极接地的情况，而PM0S晶体管导通需要使得栅极和源极的电压差小于一定的值才能导通，适用于源极接电源。此外，NM0S晶体管导通电阻小于PM0S晶体管的导通电阻，从而NM0S晶体管的导通损耗相应的低于PM0S晶体管的导通损耗，因此采用NM0S晶体管可以降低静态随机存储器的损耗。
[0068]本申请提供了一种优选的实施例来进一步对本申请进行解释，但是值得注意的是，该优选实施例只是为了更好的描述本申请，并不构成对本申请不当的限定。
[0069]从以上的描述中，可以看出，本申请实现了如下技术效果:
[0070]1)通过将第一晶体管的栅极经由内接线ILB连接至第二晶体管的源极，使得从静态随机存储器中读取数据时能够保持存储单元的第二存储节点的电压保持不变，通过将第三晶体管的栅极经由内接线ILA连接至第四晶体管的源极，使得从静态随机存储器中读取数据时能够保持存储单元的第一存储节点的电压保持不变，提高了从静态随机存储器中读取数据的稳定性，解决了从静态随机存储器中读取数据稳定性低的问题。而且该静态随机存储器晶体管数量较少，面积较小，便于集成制造。
[0071]2)该静态随机存储器可以执行2个端口同时读数据和1个端口写数据，或是执行3个端口同时读数据，该静态随机存储器的读数据效率得到很大提高。
[0072]3)该静态随机存储器的晶体管采用M0S晶体管组成，功耗较低，降低了静态随机存储器的功耗。
[0073]以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种静态随机存储器，其特征在于，包括: 第一位线； 第一晶体管，通过源极和漏极连接在所述第一位线与电源或地之间； N个存储单元，所述N个存储单元中的每一个用于存储电平状态，所述电平状态包括高电平和低电平，N大于等于1 ; N个第二晶体管，与所述N个存储单元一一对应，所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第一晶体管的栅极之间； N个第一字线，与所述N个第二晶体管一一对应，所述N个第一字线中的每一个连接至对应的第二晶体管的栅极，用于控制从对应的存储单元读出电平状态； 第二位线； 第三晶体管，通过源极和漏极连接在所述第二位线与电源或地之间； N个第四晶体管，与所述N个存储单元一一对应，其中，所述N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第三晶体管的栅极之间；以及 N个第二字线，与所述N个第四晶体管一一对应，所述N个第二字线中的每一个连接至对应的第四晶体管的栅极，用于控制从对应的存储单元读出电平状态。2.根据权利要求1所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一存储节点，用于存储与所述每一存储单元的电平状态同相的电平状态； 第二存储节点，用于存储与所述每一存储单元的电平状态反相的电平状态；其中， 所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第一存储节点与所述第一晶体管的栅极之间，或者，所述N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元中的第二存储节点与所述第一晶体管的栅极之间。3.根据权利要求2所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一反相器，连接在所述第一存储节点与所述第二存储节点之间； 第二反相器，相对于所述第一反相器反向地连接在所述第一存储节点与所述第二存储节点之间。4.根据权利要求2所述的静态随机存储器，其特征在于，所述N个存储单元中的每一存储单元包括: 第一 PMOS，通过源极和漏极连接在电源与所述第一存储节点之间，所述第一 PMOS的栅极连接至所述第二存储节点； 第一 NMOS，通过源极和漏极连接在所述第一存储节点与地之间，所述第一 NMOS的栅极连接至所述第二存储节点； 第二 PMOS，通过源极和漏极连接在电源与所述第二存储节点之间，所述第二 PMOS的栅极连接至所述第一存储节点； 第二 NMOS，通过源极和漏极连接在所述第二存储节点与地之间，所述第二 NMOS的栅极连接至所述第一存储节点。5.根据权利要求1所述的静态随机存储器，其特征在于，还包括: 第三位线； N个第五晶体管，与所述N个存储单元一一对应，所述N个第四晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第三位线之间； 第四位线； N个第六晶体管，与所述N个存储单元一一对应，所述N个第六晶体管中的每一个通过源极和漏极连接在对应的存储单元与所述第四位线之间； N个第三字线，与所述N个第五晶体管和N个第六晶体管一一对应，所述N个第三字线中的每一个连接至对应的第五晶体管和第六晶体管的栅极，用于控制从对应的存储单元读出电平状态、和/或控制向对应的存储单元写入电平状态。6.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，还包括: 处理器，连接所述第一位线和所述N个第一字线，用于向所述N个第一字线中的任一第一字线输出控制信号，以及从所述第一位线读出与所述任一第一字线对应的存储单元的电平状态，所述控制信号用于控制所述任一第一字线对应的第二晶体管的源极和漏极之间的导通。7.根据权利要求1至5中任一项所述的静态随机存储器，其特征在于，所述第一晶体管和所述第二晶体管为NMOS。
【专利摘要】本申请公开了一种静态随机存储器。其中，该静态随机存储器包括：第一位线；第一晶体管，通过源极和漏极连接在第一位线与电源或地之间；N个存储单元，N个存储单元中的每一个用于存储电平状态，电平状态包括高电平和低电平，N大于等于1；N个第二晶体管，与N个存储单元一一对应，N个第二晶体管中的每一个通过源极和漏极连接在对应的存储单元与第一晶体管的栅极之间；N个第一字线，与N个第二晶体管一一对应；第二位线；第三晶体管，通过源极和漏极连接在第二位线与电源或地之间；N个第四晶体管，与N个存储单元一一对应；N个第二字线，与N个第四晶体管一一对应。本申请解决了静态随机存储器读取数据操作稳定性低的问题。
【IPC分类】G11C11/413
【公开号】CN105489241
【申请号】CN201410539431
【发明人】陈金明
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2016年4月13日
【申请日】2014年10月13日
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