图案化的方法与半导体结构的制作方法
图案化的方法与半导体结构的制作方法
【技术领域】
[0001]本发明是有关于一种集成电路，且特别是有关于一种图案化的方法与半导体结构。
【背景技术】
[0002]已知的光刻技术如ArF浸润式光刻(immers1n lithography),单一工艺只能做出约76nm的间距，如欲做出更小间距，则需进行二次光刻与二次刻蚀工艺。然而，以此方式做出的图案，可能出现错误对准(misalignment)的现象，且基于工艺进行上的困难，关键尺寸均勻度(critical dimens1n uniformity)亦难以掌控。因此，业界亟需一种既可利用现有的光刻工艺来执行，却又可以得到较小图案间距的方法。
【发明内容】
[0003]本发明提供一种图案化的方法，能够得到较小的图案间距与关键尺寸，并使做出的图案彼此对齐，改善不对齐问题，并提升关键尺寸均匀度。
[0004]本发明提出一种图案化的方法如下。在基底上依序形成材料层、第一硬掩模层、第二硬掩模层以及第一掩模层。以第一掩模层做为刻蚀掩模，刻蚀第二硬掩模层，以形成图案化的第二硬掩模层，其具有多个第一孔洞，所述第一孔洞在沿着第一方向的关键尺寸(CD)大于沿着第二方向的关键尺寸。接着，移除第一掩模层，形成第二掩模层，其包括多条线图案掩模沿着第二方向延伸，且将每一第一孔洞分隔成第二孔洞与一第三孔洞。以图案化的第二硬掩模层以及第二掩模层做为刻蚀掩模，刻蚀第二孔洞与第三孔洞裸露的第一硬掩模层与材料层，以形成图案化的第一硬掩模层与图案化的材料层。然后，移除图案化的第一硬掩模层、图案化的第二硬掩模层以及第二掩模层，裸露出图案化的材料层，其具有多个第四孔洞与多个第五孔洞。
[0005]在本发明的一实施例中，所述图案化的方法，其中第一孔洞组成第一孔洞阵列，图案化的第二硬掩模层为一网状硬掩模层。
[0006]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的多个第一孔洞，且覆盖部分图案化的第二硬掩模层。
[0007]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的单一个第一孔洞中。
[0008]在本发明的一实施例中，所述图案化的方法，更包括调整线图案掩模在第一方向上的关键尺寸，以调整所形成的第四孔洞与第五孔洞沿着第一方向的关键尺寸。
[0009]在本发明的一实施例中，第二掩模层可包括图案化的有机底部层，位于第一硬掩模层上，以及图案化的含硅硬掩模底部抗反射层，位于所述图案化的有机底部层上。
[0010]本发明又提供一种图案化的方法如下。提供具有材料层的基底。在材料层上形成图案化的硬掩模层，其具有多个第一孔洞。接着，形成掩模层，其包括多条线图案掩模，线图案掩模沿着第二方向延伸，且将每一第一孔洞分隔成第二孔洞与第三孔洞。然后，以图案化的硬掩模层以及掩模层做为掩模，对材料层进行图案化，以形成具有多个第四孔洞与多个第五孔洞的图案化的材料层。
[0011]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的多个第一孔洞，且覆盖部分图案化的硬掩模层。
[0012]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的单一个第一孔洞中。
[0013]本发明还提出一种半导体结构，包括图案化的材料层，配置于基底上。图案化的材料层中具有孔洞阵列，其包括沿着第一方向延伸，且彼此平行的多个孔洞行，每一孔洞行包括多个沿着第一方向排成一行的孔洞，孔洞行中的每一孔洞在沿着第一方向的边彼此对齐，且沿着第二方向的边亦彼此对齐。
[0014]本发明的图案化方法，将线图案掩模重叠于图案化的第二硬掩模层做为刻蚀掩模，而能够得到较小的图案间距与关键尺寸，并使做出的图案彼此对齐，改善不对齐问题，并提升关键尺寸均匀度。
[0015]本发明的图案化方法，可透过调整所重叠的线图案掩模的关键尺寸，以调整所做出的图案间距与关键尺寸的大小。
[0016]本发明的半导体结构，于图案化的材料层中，每一孔洞在第一方向与第二方向的边彼此对齐，且具有较高的关键尺寸均匀度。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0018]图1A至图1E是依据本发明的一实施例绘示的图案化方法的流程的上视图。
[0019]图2A至图2E是绘示图1A至图1E切线A_A’的剖面示意图。
[0020]图3A至图3E是绘示图1A至图1E切线B_B’的剖面示意图。
[0021]图4是依据本发明的另一实施例绘示的图案化方法的流程的上视图。
[0022]图5A至图5B是依据本发明的又一实施例绘示的图案化方法的流程的剖面示意图。
[0023]图6A是依据本发明的一实施例绘示的半导体结构的上视图。
[0024]图6B是绘示图6A的半导体结构的剖面示意图。
[0025]图7是依据本发明的另一实施例绘示的半导体结构的上视图。
[0026]【符号说明】
[0027]10、802:某底
[0028]12:材料层
[0029]12a、804、904:图案化的材料层
[0030]14:第一硬掩模层
[0031]14a:图案化的第一硬掩模层
[0032]16:第二硬掩模层
[0033]16a:图案化的第二硬掩模层
[0034]18:第一掩模层
[0035]19、0:孔洞
[0036]20:第二掩模层
[0037]22:有机底部材料层
[0038]22a:图案化的有机底部层
[0039]24:硬掩模底部抗反射材料层
[0040]24a:图案化的含娃硬掩模底部抗反射层
[0041]26:图案化的光刻胶层
[0042]800:半导体结构
[0043]810、910:孔洞行
[0044]D1:第一方向
[0045]D2:第二方向
[0046]P1、P3、P5:沿着第一方向的间距
[0047]P2、P4、P6:沿着第二方向的间距
[0048]01:第一孔洞
[0049]02:第二孔洞
[0050]03:第三孔洞
[0051]04:第四孔洞
[0052]05:第五孔洞
[0053]06:第六孔洞
[0054]07:第七孔洞
【具体实施方式】
[0055]图1A至图1E是依据本发明实施例绘示的图案化方法的流程的上视图。图2A至图2E是绘示图1A至图1E切线A-A’的剖面示意图。图3A至图3E是绘示图1A至图1E切线B-B’的首I]面不意图。
[0056]请参照图1A至图3A，提供基底10，并在基底10上形成材料层12。基底10例如是半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor OverInsulator, SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。材料层12例如是导体层，其材料例如是金属(metal)、多晶石圭(polysilicon)、多晶娃化金属(polycide)或金属娃化物(metal silicide),但并不以此为限。基底10与材料层12之间亦可配置例如介电层、其他半导体材料层或半导体元件，但并不以此为限。接着，在材料层12上依序形成第一硬掩模层14、第二硬掩模层16以及第一掩模层18。第一硬掩模层14与第二硬掩模层16的材料不同。第一硬掩模层14与第二硬掩模层16的材料可以分别例如是氧化硅、氮氧化硅、氮化硅或多晶硅。第一掩模层18例如是图案化的光刻胶层。图案化的光刻胶层的形成方法可以例如是先形成光刻胶材料层，之后进行曝光工艺，然后，再进行显影。曝光工艺所使用的掩模例如是半调型相移式掩模(Half Tone Phase Shift Mask, HTPSM)、二兀式掩模(binary mask, BIM)或玻璃上不透光钥娃掩模(Opaque M oSi On Glass Mask, 0M0G);光源例如是 Kr、ArF、i_ArF 或 EUV。第一掩模层18具有多个孔洞19，孔洞19裸露出部分第二硬掩模层16。第一掩模层18例如为一网状掩模层；孔洞19组成孔洞阵列。各孔洞19在沿着第一方向D1的⑶(⑶)大于沿着第二方向D2的CD。在一实施例中，第一掩模层18中各孔洞19在沿着第一方向D1的⑶例如约为64nm，在沿着第二方向D2的⑶例如约为43nm，但并不以此为限。第二方向D2与第一方向D1不同。第二方向D2与第一方向D1可以例如是相互垂直。第一方向D1可以是X方向或Y方向；第二方向D2可以是Y方向或X方向。在本实施例的图式中，第一方向D1例如是Y方向；第二方向D2例如是X方向。
[0057]请参照图1A至图3A以及图1B至图3B，以第一掩模层18做为刻蚀掩模，刻蚀第二硬掩模层16，以形成图案化的第二硬掩模层16a。此刻蚀工艺可以是非等向性刻蚀工艺，例如是干式刻蚀工艺。干式刻蚀工艺例如是等离子体刻蚀工艺。图案化的第二硬掩模层16a中具有多个第一孔洞01。在一实施例中，第一孔洞01组成第一孔洞阵列，图案化的第二硬掩模层16a为一网状硬掩模层。第一孔洞01裸露出部分第一硬掩模层14，且第一孔洞01在沿着第一方向D1的CD大于沿着第二方向D2的CD。在一实施例中，沿着第一方向D1的间距P1与沿着第二方向D2的间距P2例如皆约为86nm，第一孔洞01在沿着第一方向D1的CD例如约为64nm，在沿着第二方向D2的CD例如约为43nm，但并不以此为限。接着，移除第一掩模层18。
[0058]请参照图1B至图3B、图1C至图3C与图4，接着，形成第二掩模层20。第二掩模层20以及第二硬掩模层16a的材料，与第一硬掩模层14或/以及材料层12的材料不同。第二掩模层20例如图案化的光刻胶层，但不以此为限。图案化的光刻胶层的形成方法可以例如是先形成光刻胶材料层，之后进行曝光工艺，然后，再进行显影。曝光工艺所使用的掩模例如是半调型相移式掩模、二元式掩模或玻璃上不透光钥硅掩模；光源例如是Kr、ArF、1-ArF或EUV。形成第二掩模层20所使用的掩模、光源可以与形成第一掩模层18所使用的掩模、光源相同或相异。第二掩模层20包括多条线图案掩模。线图案掩模沿着第二方向D2延伸，且将每一第一孔洞01分隔成第二孔洞02与第三孔洞03。在一实施例中，每一第一孔洞01被分隔成大小相等的两个小孔洞。换言之，即所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的⑶相等，但并不以此为限。在另一实施例中，第二孔洞02与第三孔洞03组成第二孔洞阵列，图案化的第二硬掩模层16a以及第二掩模层20构成一网状刻蚀掩模。
[0059]在一实施例中，如图1B与图1C所示，做为第二掩模层20的每一线图案掩模填入于第二方向D2上的多个第一孔洞01中，且连续延伸覆盖部分图案化的第二硬掩模层16a。在另一实施例中，如图4所示，做为第二掩模层20的每一线图案掩模填入于第二方向D2上的单一个第一孔洞01，且每一线图案掩模沿着第二方向D2的长度等于所对应的第一孔洞01沿着第二方向D2的⑶。
[0060]接下来，请继续参照图1C至图3C、图1D至图3D，以图案化的第二硬掩模层16a以及第二掩模层20做为刻蚀掩模，刻蚀第二孔洞02与第三孔洞03裸露的第一硬掩模层14与材料层12，以形成图案化的第一硬掩模层14a与图案化的材料层12a，如图2D与图3D所示。此刻蚀工艺可以是非等向性刻蚀工艺，例如是干式刻蚀工艺。干式刻蚀工艺例如是等离子体刻蚀工艺。第二掩模层20以及第二硬掩模层16a与第一硬掩模层14或/以及材料层12的材料不同。
[0061]然后，请参照图1E至图3E，移除图案化的第一硬掩模层14a、图案化的第二硬掩模层16a以及第二掩模层20，裸露出图案化的材料层12a。图案化的材料层12a具有多个第四孔洞04与多个第五孔洞05。在一实施例中，第四孔洞04与第五孔洞05组成第三孔洞阵列，图案化的材料层12a为一网状材料层。在另一实施例中，第四孔洞04与第五孔洞05沿着第一方向D1的CD相等，亦即第四孔洞04与第五孔洞05的大小相等，但并不以此为限。
[0062]请参照图1C、图4与图1E，可调整做为第二掩模层20的线图案掩模在第一方向D1上的⑶，以调整所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的⑶，而进一步调整图案化的材料层12a中所形成的第四孔洞04与第五孔洞05沿着第一方向D1的CD。换言之，若做为第二掩模层20的线图案掩模在第一方向D1上的CD愈大，则所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD愈小，而图案化的材料层12a中所形成的第四孔洞04与第五孔洞05沿着第一方向D1的⑶也愈小。反之，若做为第二掩模层20的线图案掩模在第一方向D1上的CD愈小，则所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD愈大，而图案化的材料层12a中所形成的第四孔洞04与第五孔洞05沿着第一方向D1的⑶也愈大。
[0063]另一方面，请参照图1C、图4与图1E，将做为第二掩模层20的线图案掩模填入在第二方向D2上的多个或单一个第一孔洞01时，依据本发明的一实施例，可将线图案掩模对齐第一孔洞01在第一方向D1上的中线填入。如此一来，则可将第一孔洞01分隔成大小相等的两孔洞，亦即所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD相等。接着进行材料层12的图案化，则可使图案化的材料层12a中第四孔洞04与第五孔洞05沿着第一方向D1的CD相等，亦即第四孔洞04与第五孔洞05的大小相等。
[0064]另外，请继续参照图1B、图1C、图4与图1E，依据本发明的一实施例，第一孔洞01在沿着第一方向D1的CD例如约为64nm,在沿着第二方向D2的CD例如约为43nm ;沿着第一方向D1的间距P1与沿着第二方向D2的间距P2例如皆约为86nm。调整做为第二掩模层20的线图案掩模在第一方向D1上的CD，使孔洞02或03沿着第一方向D1的CD，与孔洞02与03沿着第一方向D1的距离相当。在一实施例中，做为第二掩模层20的线图案掩模在第一方向D1上的CD例如约为21nm。接着，利用线图案掩模填入在第二方向D2上的多个或单一个第一孔洞01时,将线图案掩模对齐第一孔洞01在第一方向D1上的中线填入。如此一来，可将第一孔洞01分隔成大小相等的两孔洞，亦即所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD相等。接着进行材料层12的图案化，则可使图案化的材料层12a中第四孔洞04与第五孔洞05沿着第一方向D1的⑶相等，亦即第四孔洞04与第五孔洞05的大小相等。第四孔洞04与第五孔洞05沿着第一方向D1的⑶例如皆约为21nm，沿着第二方向D2的CD例如皆约为43nm。更值得注意的是，此时所形成的大小相等的第四孔洞04与第五孔洞05，其中沿着第一方向D1的间距P3彼此相等，沿着第二方向D2的间距P4亦彼此相等。大小相等的第四孔洞04与第五孔洞05沿着第一方向D1的间距P3例如约为43nm，沿着第二方向D2的间距P4例如约为86nm。更具体而言，此时所形成的图案化材料层12a为具有多个大小相等的孔洞04和05的一网状材料层，且各孔洞04和05沿着第一方向D1的间距P3彼此相等，沿着第二方向D2的间距P4亦彼此相等。
[0065]图5A至图5B是依据本发明的又一实施例绘示的图案化方法的流程的剖面示意图。图5A至图5B的工艺与前述工艺相似，因此相同的元件以相同的标号表示，且在此仅针对差异处详细说明。
[0066]请参照图5A至图5B，依据本发明的又一实施例，其中第二掩模层20可以是包括位于第一硬掩模层14上的图案化的有机底部层(organic under layer, ODL) 22a,以及位于所述图案化的有机底部层22a上的图案化的含娃硬掩模底部抗反射层(silicon-containinghard-mask bottom ant1-reflect1n coating, SHB) 24a。图案化的有机底部层 22a 例如是自组装的有机分子单层或经旋涂的有机层。图案化的含硅硬掩模底部抗反射层24a的材料可例如是用于底部抗反射层(silicon-containing bottomant1-reflective coating,BARC)的有机娃高分子聚合物(organosilicon polymer)或聚娃烧(polysilan e)。第二掩模层20的形成方法如下。请参照图5A，于第一硬掩模层14上依序形成有机底部材料层22、硬掩模底部抗反射材料层24与图案化的光刻胶层26。以图案化的光刻胶层26为掩模，刻蚀有机底部材料层22与硬掩模底部抗反射材料层24，以形成图案化的有机底部层22a与图案化的含硅硬掩模底部抗反射层24a，如图5B所示。此刻蚀工艺可以是非等向性刻蚀工艺，例如是干式刻蚀工艺。干式刻蚀工艺例如是等离子体刻蚀工艺。接着，移除图案化的光刻胶层26。如此一来，即形成图5B所绘示的第二掩模层20的结构。
[0067]图6A是依据本发明的一实施例绘示的半导体结构的上视图。图6B是绘示图6A的半导体结构的剖面示意图。图7是依据本发明的另一实施例绘示的半导体结构的上视图。
[0068]请参照图6A至图6B，半导体结构800包括基底802与图案化的材料层804，其中图案化的材料层804配置于基底802上。基底802例如是半导体基底、半导体化合物基底或是绝缘层上有半导体基底。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。图案化的材料层804例如是导体层，其材料例如是金属、多晶硅、多晶硅化金属或金属硅化物，但并不以此为限。基底802与材料层804之间可配置例如介电层、其他半导体材料层或半导体元件，但并不以此为限。虽然本发明图式未绘示基底802与材料层804之间配置例如介电层或其他半导体材料层的情况，但图6A至6B仅为例示作用，并非用以限定本发明。
[0069]请继续参照图6A至图6B，图案化的材料层804中具有孔洞阵列，孔洞阵列包括沿着第一方向D1延伸，且彼此平行的多个孔洞行810，每一孔洞行810包括多个沿着第一方向D1排成一行的孔洞0，其中各孔洞行810中的每一孔洞0在沿着第一方向D1的边彼此对齐，且沿着第二方向D2的边亦彼此对齐。第二方向D2与第一方向D1不同。第二方向D2与第一方向D1可以例如是相互垂直。第一方向D1可以是X方向或Y方向；第二方向D2可以是Y方向或X方向。在本实施例的图式中，第一方向D1例如是Y方向；第二方向D2例如是X方向。
[0070]请继续参照图6A至6B，依据本发明的一实施例，图案化材料层804中每一孔洞0的大小相同，亦即每一孔洞0沿着第一方向D1的CD彼此相等，且沿着第二方向D2的CD亦彼此相等。另一方面，依据本发明的又一实施例，图案化材料层804中每一孔洞0不但大小相同，且沿着第一方向D1的间距P5彼此相等，沿着第二方向D2的间距P6亦彼此相等。此时，孔洞0沿着第一方向D1的⑶例如约为21nm，沿着第二方向D2的⑶例如约为43nm ;沿着第一方向D1的间距P5例如约为43nm,沿着第二方向D2的间距P6例如约为86nm。
[0071]请参照图7，依据本发明上述实施例的方法，当图1C或图4中做为第二掩模层20的线图案掩模发生错误对准，线图案掩模未对齐第一孔洞01在第一方向D1上的中线，所分隔成的两个孔洞尺寸不同，以致在材料层904中形成的第六孔洞06与第七孔洞07尺寸不同。更具体地说，图案化的材料层904中的孔洞阵列包括沿着第一方向D1延伸，且彼此平行的多个孔洞行910，每一孔洞行910包括多个沿着第一方向D1排成一行的第六孔洞06与第七孔洞07。第六孔洞06与第七孔洞07的大小并不相同。换言之，第六孔洞06与第七孔洞07沿着第一方向D1的CD彼此并不相等，但沿着第二方向D2的CD彼此相等。然而，每一对第六孔洞06与第七孔洞07在沿着第一方向D1的边彼此还是会对齐，且沿着第二方向D2的边亦彼此对齐。而且各孔洞行910中的每一第六孔洞06与每一第七孔洞07在沿着第一方向D1的边彼此对齐，且沿着第二方向D2的边亦彼此对齐。
[0072]综上所述，本发明提供的图案化方法，以多条线图案掩模重叠于具有多个孔洞的网状硬掩模层，做为光刻刻蚀的掩模，藉由线图案掩模将网状硬掩模层的每一孔洞分隔成更小的两孔洞，因此，可形成比已知方法更小的图案间距与关键尺寸，并使做出的图案彼此对齐，而得以改善不对齐问题，并提升关键尺寸均匀度。此外，更可透过调整所重叠的线图案掩模的宽度，以调整所做出的图案间距与关键尺寸的大小。此外，本发明提供的半导体结构，于图案化的材料层中，每一孔洞在第一方向与第二方向的边彼此对齐，且具有较高的关键尺寸均匀度。
[0073]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种图案化的方法，包括: 在一基底上依序形成一材料层、一第一硬掩模层、一第二硬掩模层以及一第一掩模层； 以该第一掩模层做为刻蚀掩模，刻蚀该第二硬掩模层，以形成一图案化的第二硬掩模层，该图案化的第二硬掩模层中具有多个第一孔洞，这些第一孔洞在沿着一第一方向的关键尺寸(⑶)大于沿着一第二方向的⑶； 移除该第一掩模层； 形成一第二掩模层，该第二掩模层包括多条线图案掩模，这些线图案掩模沿着该第二方向延伸，且将每一第一孔洞分隔成一第二孔洞与一第三孔洞； 以该图案化的第二硬掩模层以及该第二掩模层做为刻蚀掩模，刻蚀这些第二孔洞与这些第三孔洞裸露的该第一硬掩模层与该材料层，以形成一图案化的第一硬掩模层与一图案化的材料层；以及 移除该图案化的第一硬掩模层、该图案化的第二硬掩模层以及该第二掩模层，裸露出该图案化的材料层，该图案化的材料层具有多个第四孔洞与多个第五孔洞。2.根据权利要求1所述的图案化的方法，其中这些第一孔洞组成一第一孔洞阵列，该图案化的第二硬掩模层为一网状硬掩模层。3.根据权利要求1所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的多个第一孔洞，且覆盖部分该图案化的第二硬掩模层。4.根据权利要求1所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的单一个第一孔洞中。5.根据权利要求1所述的图案化的方法，更包括调整这些线图案掩模在该第一方向上的CD，以调整所形成的这些第四孔洞与这些第五孔洞沿着该第一方向的CD。6.根据权利要求1所述的图案化的方法，其中该第二掩模层包括: 一图案化的有机底部层，位于该第一硬掩模层上；以及 一图案化的含硅硬掩模底部抗反射层，位于该图案化的有机底部层上。7.一种图案化的方法，包括: 提供一基底，该基底具有一材料层； 在该材料层上形成一图案化的硬掩模层，该图案化的硬掩模层中具有多个第一孔洞，这些第一孔洞在沿着一第一方向的⑶大于沿着一第二方向的⑶； 形成一掩模层，该掩模层包括多条线图案掩模，这些线图案掩模沿着该第二方向延伸，且将每一第一孔洞分隔成一第二孔洞与一第三孔洞；以及 以该图案化的硬掩模层以及该掩模层做为掩模，对该材料层进行图案化，以形成具有多个第四孔洞与多个第五孔洞的一图案化的材料层。8.根据权利要求7所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的多个第一孔洞，且覆盖部分该图案化的硬掩模层。9.根据权利要求7所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的单一个第一孔洞中。10.一种半导体结构，包括: 一图案化的材料层，配置于一基底上，该图案化的材料层中具有一孔洞阵列，该孔洞阵列包括沿着一第一方向延伸，且彼此平行的多个孔洞行，每一孔洞行包括多个沿着该第一方向排成一行的孔洞，其中 这些孔洞行中的每一孔洞在沿着该第一方向的边彼此对齐，且沿着一第二方向的边亦彼此对齐。
【专利摘要】本发明公开了一种图案化的方法，该方法包括：提供具有材料层的基底；在材料层上形成图案化的硬掩模层，其中具有多个第一孔洞；接着，形成掩模层，其中包括多条线图案掩模，线图案掩模沿着一方向延伸，且将每一第一孔洞分隔成第二孔洞与第三孔洞；以图案化的硬掩模层以及掩模层做为掩模，对材料层进行图案化，以形成具有多个第四孔洞与第五孔洞的图案化的材料层。本发明还提供一种半导体结构。
【IPC分类】H01L21/027, G03F1/76
【公开号】CN105489476
【申请号】CN201410471474
【发明人】杨金成
【申请人】旺宏电子股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月16日
【技术领域】
[0001]本发明是有关于一种集成电路，且特别是有关于一种图案化的方法与半导体结构。
【背景技术】
[0002]已知的光刻技术如ArF浸润式光刻(immers1n lithography),单一工艺只能做出约76nm的间距，如欲做出更小间距，则需进行二次光刻与二次刻蚀工艺。然而，以此方式做出的图案，可能出现错误对准(misalignment)的现象，且基于工艺进行上的困难，关键尺寸均勻度(critical dimens1n uniformity)亦难以掌控。因此，业界亟需一种既可利用现有的光刻工艺来执行，却又可以得到较小图案间距的方法。
【发明内容】
[0003]本发明提供一种图案化的方法，能够得到较小的图案间距与关键尺寸，并使做出的图案彼此对齐，改善不对齐问题，并提升关键尺寸均匀度。
[0004]本发明提出一种图案化的方法如下。在基底上依序形成材料层、第一硬掩模层、第二硬掩模层以及第一掩模层。以第一掩模层做为刻蚀掩模，刻蚀第二硬掩模层，以形成图案化的第二硬掩模层，其具有多个第一孔洞，所述第一孔洞在沿着第一方向的关键尺寸(CD)大于沿着第二方向的关键尺寸。接着，移除第一掩模层，形成第二掩模层，其包括多条线图案掩模沿着第二方向延伸，且将每一第一孔洞分隔成第二孔洞与一第三孔洞。以图案化的第二硬掩模层以及第二掩模层做为刻蚀掩模，刻蚀第二孔洞与第三孔洞裸露的第一硬掩模层与材料层，以形成图案化的第一硬掩模层与图案化的材料层。然后，移除图案化的第一硬掩模层、图案化的第二硬掩模层以及第二掩模层，裸露出图案化的材料层，其具有多个第四孔洞与多个第五孔洞。
[0005]在本发明的一实施例中，所述图案化的方法，其中第一孔洞组成第一孔洞阵列，图案化的第二硬掩模层为一网状硬掩模层。
[0006]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的多个第一孔洞，且覆盖部分图案化的第二硬掩模层。
[0007]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的单一个第一孔洞中。
[0008]在本发明的一实施例中，所述图案化的方法，更包括调整线图案掩模在第一方向上的关键尺寸，以调整所形成的第四孔洞与第五孔洞沿着第一方向的关键尺寸。
[0009]在本发明的一实施例中，第二掩模层可包括图案化的有机底部层，位于第一硬掩模层上，以及图案化的含硅硬掩模底部抗反射层，位于所述图案化的有机底部层上。
[0010]本发明又提供一种图案化的方法如下。提供具有材料层的基底。在材料层上形成图案化的硬掩模层，其具有多个第一孔洞。接着，形成掩模层，其包括多条线图案掩模，线图案掩模沿着第二方向延伸，且将每一第一孔洞分隔成第二孔洞与第三孔洞。然后，以图案化的硬掩模层以及掩模层做为掩模，对材料层进行图案化，以形成具有多个第四孔洞与多个第五孔洞的图案化的材料层。
[0011]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的多个第一孔洞，且覆盖部分图案化的硬掩模层。
[0012]在本发明的一实施例中，所述图案化的方法，更包括将每一线图案掩模填入在第二方向上的单一个第一孔洞中。
[0013]本发明还提出一种半导体结构，包括图案化的材料层，配置于基底上。图案化的材料层中具有孔洞阵列，其包括沿着第一方向延伸，且彼此平行的多个孔洞行，每一孔洞行包括多个沿着第一方向排成一行的孔洞，孔洞行中的每一孔洞在沿着第一方向的边彼此对齐，且沿着第二方向的边亦彼此对齐。
[0014]本发明的图案化方法，将线图案掩模重叠于图案化的第二硬掩模层做为刻蚀掩模，而能够得到较小的图案间距与关键尺寸，并使做出的图案彼此对齐，改善不对齐问题，并提升关键尺寸均匀度。
[0015]本发明的图案化方法，可透过调整所重叠的线图案掩模的关键尺寸，以调整所做出的图案间距与关键尺寸的大小。
[0016]本发明的半导体结构，于图案化的材料层中，每一孔洞在第一方向与第二方向的边彼此对齐，且具有较高的关键尺寸均匀度。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
[0018]图1A至图1E是依据本发明的一实施例绘示的图案化方法的流程的上视图。
[0019]图2A至图2E是绘示图1A至图1E切线A_A’的剖面示意图。
[0020]图3A至图3E是绘示图1A至图1E切线B_B’的剖面示意图。
[0021]图4是依据本发明的另一实施例绘示的图案化方法的流程的上视图。
[0022]图5A至图5B是依据本发明的又一实施例绘示的图案化方法的流程的剖面示意图。
[0023]图6A是依据本发明的一实施例绘示的半导体结构的上视图。
[0024]图6B是绘示图6A的半导体结构的剖面示意图。
[0025]图7是依据本发明的另一实施例绘示的半导体结构的上视图。
[0026]【符号说明】
[0027]10、802:某底
[0028]12:材料层
[0029]12a、804、904:图案化的材料层
[0030]14:第一硬掩模层
[0031]14a:图案化的第一硬掩模层
[0032]16:第二硬掩模层
[0033]16a:图案化的第二硬掩模层
[0034]18:第一掩模层
[0035]19、0:孔洞
[0036]20:第二掩模层
[0037]22:有机底部材料层
[0038]22a:图案化的有机底部层
[0039]24:硬掩模底部抗反射材料层
[0040]24a:图案化的含娃硬掩模底部抗反射层
[0041]26:图案化的光刻胶层
[0042]800:半导体结构
[0043]810、910:孔洞行
[0044]D1:第一方向
[0045]D2:第二方向
[0046]P1、P3、P5:沿着第一方向的间距
[0047]P2、P4、P6:沿着第二方向的间距
[0048]01:第一孔洞
[0049]02:第二孔洞
[0050]03:第三孔洞
[0051]04:第四孔洞
[0052]05:第五孔洞
[0053]06:第六孔洞
[0054]07:第七孔洞
【具体实施方式】
[0055]图1A至图1E是依据本发明实施例绘示的图案化方法的流程的上视图。图2A至图2E是绘示图1A至图1E切线A-A’的剖面示意图。图3A至图3E是绘示图1A至图1E切线B-B’的首I]面不意图。
[0056]请参照图1A至图3A，提供基底10，并在基底10上形成材料层12。基底10例如是半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor OverInsulator, SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。材料层12例如是导体层，其材料例如是金属(metal)、多晶石圭(polysilicon)、多晶娃化金属(polycide)或金属娃化物(metal silicide),但并不以此为限。基底10与材料层12之间亦可配置例如介电层、其他半导体材料层或半导体元件，但并不以此为限。接着，在材料层12上依序形成第一硬掩模层14、第二硬掩模层16以及第一掩模层18。第一硬掩模层14与第二硬掩模层16的材料不同。第一硬掩模层14与第二硬掩模层16的材料可以分别例如是氧化硅、氮氧化硅、氮化硅或多晶硅。第一掩模层18例如是图案化的光刻胶层。图案化的光刻胶层的形成方法可以例如是先形成光刻胶材料层，之后进行曝光工艺，然后，再进行显影。曝光工艺所使用的掩模例如是半调型相移式掩模(Half Tone Phase Shift Mask, HTPSM)、二兀式掩模(binary mask, BIM)或玻璃上不透光钥娃掩模(Opaque M oSi On Glass Mask, 0M0G);光源例如是 Kr、ArF、i_ArF 或 EUV。第一掩模层18具有多个孔洞19，孔洞19裸露出部分第二硬掩模层16。第一掩模层18例如为一网状掩模层；孔洞19组成孔洞阵列。各孔洞19在沿着第一方向D1的⑶(⑶)大于沿着第二方向D2的CD。在一实施例中，第一掩模层18中各孔洞19在沿着第一方向D1的⑶例如约为64nm，在沿着第二方向D2的⑶例如约为43nm，但并不以此为限。第二方向D2与第一方向D1不同。第二方向D2与第一方向D1可以例如是相互垂直。第一方向D1可以是X方向或Y方向；第二方向D2可以是Y方向或X方向。在本实施例的图式中，第一方向D1例如是Y方向；第二方向D2例如是X方向。
[0057]请参照图1A至图3A以及图1B至图3B，以第一掩模层18做为刻蚀掩模，刻蚀第二硬掩模层16，以形成图案化的第二硬掩模层16a。此刻蚀工艺可以是非等向性刻蚀工艺，例如是干式刻蚀工艺。干式刻蚀工艺例如是等离子体刻蚀工艺。图案化的第二硬掩模层16a中具有多个第一孔洞01。在一实施例中，第一孔洞01组成第一孔洞阵列，图案化的第二硬掩模层16a为一网状硬掩模层。第一孔洞01裸露出部分第一硬掩模层14，且第一孔洞01在沿着第一方向D1的CD大于沿着第二方向D2的CD。在一实施例中，沿着第一方向D1的间距P1与沿着第二方向D2的间距P2例如皆约为86nm，第一孔洞01在沿着第一方向D1的CD例如约为64nm，在沿着第二方向D2的CD例如约为43nm，但并不以此为限。接着，移除第一掩模层18。
[0058]请参照图1B至图3B、图1C至图3C与图4，接着，形成第二掩模层20。第二掩模层20以及第二硬掩模层16a的材料，与第一硬掩模层14或/以及材料层12的材料不同。第二掩模层20例如图案化的光刻胶层，但不以此为限。图案化的光刻胶层的形成方法可以例如是先形成光刻胶材料层，之后进行曝光工艺，然后，再进行显影。曝光工艺所使用的掩模例如是半调型相移式掩模、二元式掩模或玻璃上不透光钥硅掩模；光源例如是Kr、ArF、1-ArF或EUV。形成第二掩模层20所使用的掩模、光源可以与形成第一掩模层18所使用的掩模、光源相同或相异。第二掩模层20包括多条线图案掩模。线图案掩模沿着第二方向D2延伸，且将每一第一孔洞01分隔成第二孔洞02与第三孔洞03。在一实施例中，每一第一孔洞01被分隔成大小相等的两个小孔洞。换言之，即所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的⑶相等，但并不以此为限。在另一实施例中，第二孔洞02与第三孔洞03组成第二孔洞阵列，图案化的第二硬掩模层16a以及第二掩模层20构成一网状刻蚀掩模。
[0059]在一实施例中，如图1B与图1C所示，做为第二掩模层20的每一线图案掩模填入于第二方向D2上的多个第一孔洞01中，且连续延伸覆盖部分图案化的第二硬掩模层16a。在另一实施例中，如图4所示，做为第二掩模层20的每一线图案掩模填入于第二方向D2上的单一个第一孔洞01，且每一线图案掩模沿着第二方向D2的长度等于所对应的第一孔洞01沿着第二方向D2的⑶。
[0060]接下来，请继续参照图1C至图3C、图1D至图3D，以图案化的第二硬掩模层16a以及第二掩模层20做为刻蚀掩模，刻蚀第二孔洞02与第三孔洞03裸露的第一硬掩模层14与材料层12，以形成图案化的第一硬掩模层14a与图案化的材料层12a，如图2D与图3D所示。此刻蚀工艺可以是非等向性刻蚀工艺，例如是干式刻蚀工艺。干式刻蚀工艺例如是等离子体刻蚀工艺。第二掩模层20以及第二硬掩模层16a与第一硬掩模层14或/以及材料层12的材料不同。
[0061]然后，请参照图1E至图3E，移除图案化的第一硬掩模层14a、图案化的第二硬掩模层16a以及第二掩模层20，裸露出图案化的材料层12a。图案化的材料层12a具有多个第四孔洞04与多个第五孔洞05。在一实施例中，第四孔洞04与第五孔洞05组成第三孔洞阵列，图案化的材料层12a为一网状材料层。在另一实施例中，第四孔洞04与第五孔洞05沿着第一方向D1的CD相等，亦即第四孔洞04与第五孔洞05的大小相等，但并不以此为限。
[0062]请参照图1C、图4与图1E，可调整做为第二掩模层20的线图案掩模在第一方向D1上的⑶，以调整所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的⑶，而进一步调整图案化的材料层12a中所形成的第四孔洞04与第五孔洞05沿着第一方向D1的CD。换言之，若做为第二掩模层20的线图案掩模在第一方向D1上的CD愈大，则所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD愈小，而图案化的材料层12a中所形成的第四孔洞04与第五孔洞05沿着第一方向D1的⑶也愈小。反之，若做为第二掩模层20的线图案掩模在第一方向D1上的CD愈小，则所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD愈大，而图案化的材料层12a中所形成的第四孔洞04与第五孔洞05沿着第一方向D1的⑶也愈大。
[0063]另一方面，请参照图1C、图4与图1E，将做为第二掩模层20的线图案掩模填入在第二方向D2上的多个或单一个第一孔洞01时，依据本发明的一实施例，可将线图案掩模对齐第一孔洞01在第一方向D1上的中线填入。如此一来，则可将第一孔洞01分隔成大小相等的两孔洞，亦即所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD相等。接着进行材料层12的图案化，则可使图案化的材料层12a中第四孔洞04与第五孔洞05沿着第一方向D1的CD相等，亦即第四孔洞04与第五孔洞05的大小相等。
[0064]另外，请继续参照图1B、图1C、图4与图1E，依据本发明的一实施例，第一孔洞01在沿着第一方向D1的CD例如约为64nm,在沿着第二方向D2的CD例如约为43nm ;沿着第一方向D1的间距P1与沿着第二方向D2的间距P2例如皆约为86nm。调整做为第二掩模层20的线图案掩模在第一方向D1上的CD，使孔洞02或03沿着第一方向D1的CD，与孔洞02与03沿着第一方向D1的距离相当。在一实施例中，做为第二掩模层20的线图案掩模在第一方向D1上的CD例如约为21nm。接着，利用线图案掩模填入在第二方向D2上的多个或单一个第一孔洞01时,将线图案掩模对齐第一孔洞01在第一方向D1上的中线填入。如此一来，可将第一孔洞01分隔成大小相等的两孔洞，亦即所分隔出的第二孔洞02与第三孔洞03沿着第一方向D1的CD相等。接着进行材料层12的图案化，则可使图案化的材料层12a中第四孔洞04与第五孔洞05沿着第一方向D1的⑶相等，亦即第四孔洞04与第五孔洞05的大小相等。第四孔洞04与第五孔洞05沿着第一方向D1的⑶例如皆约为21nm，沿着第二方向D2的CD例如皆约为43nm。更值得注意的是，此时所形成的大小相等的第四孔洞04与第五孔洞05，其中沿着第一方向D1的间距P3彼此相等，沿着第二方向D2的间距P4亦彼此相等。大小相等的第四孔洞04与第五孔洞05沿着第一方向D1的间距P3例如约为43nm，沿着第二方向D2的间距P4例如约为86nm。更具体而言，此时所形成的图案化材料层12a为具有多个大小相等的孔洞04和05的一网状材料层，且各孔洞04和05沿着第一方向D1的间距P3彼此相等，沿着第二方向D2的间距P4亦彼此相等。
[0065]图5A至图5B是依据本发明的又一实施例绘示的图案化方法的流程的剖面示意图。图5A至图5B的工艺与前述工艺相似，因此相同的元件以相同的标号表示，且在此仅针对差异处详细说明。
[0066]请参照图5A至图5B，依据本发明的又一实施例，其中第二掩模层20可以是包括位于第一硬掩模层14上的图案化的有机底部层(organic under layer, ODL) 22a,以及位于所述图案化的有机底部层22a上的图案化的含娃硬掩模底部抗反射层(silicon-containinghard-mask bottom ant1-reflect1n coating, SHB) 24a。图案化的有机底部层 22a 例如是自组装的有机分子单层或经旋涂的有机层。图案化的含硅硬掩模底部抗反射层24a的材料可例如是用于底部抗反射层(silicon-containing bottomant1-reflective coating,BARC)的有机娃高分子聚合物(organosilicon polymer)或聚娃烧(polysilan e)。第二掩模层20的形成方法如下。请参照图5A，于第一硬掩模层14上依序形成有机底部材料层22、硬掩模底部抗反射材料层24与图案化的光刻胶层26。以图案化的光刻胶层26为掩模，刻蚀有机底部材料层22与硬掩模底部抗反射材料层24，以形成图案化的有机底部层22a与图案化的含硅硬掩模底部抗反射层24a，如图5B所示。此刻蚀工艺可以是非等向性刻蚀工艺，例如是干式刻蚀工艺。干式刻蚀工艺例如是等离子体刻蚀工艺。接着，移除图案化的光刻胶层26。如此一来，即形成图5B所绘示的第二掩模层20的结构。
[0067]图6A是依据本发明的一实施例绘示的半导体结构的上视图。图6B是绘示图6A的半导体结构的剖面示意图。图7是依据本发明的另一实施例绘示的半导体结构的上视图。
[0068]请参照图6A至图6B，半导体结构800包括基底802与图案化的材料层804，其中图案化的材料层804配置于基底802上。基底802例如是半导体基底、半导体化合物基底或是绝缘层上有半导体基底。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。图案化的材料层804例如是导体层，其材料例如是金属、多晶硅、多晶硅化金属或金属硅化物，但并不以此为限。基底802与材料层804之间可配置例如介电层、其他半导体材料层或半导体元件，但并不以此为限。虽然本发明图式未绘示基底802与材料层804之间配置例如介电层或其他半导体材料层的情况，但图6A至6B仅为例示作用，并非用以限定本发明。
[0069]请继续参照图6A至图6B，图案化的材料层804中具有孔洞阵列，孔洞阵列包括沿着第一方向D1延伸，且彼此平行的多个孔洞行810，每一孔洞行810包括多个沿着第一方向D1排成一行的孔洞0，其中各孔洞行810中的每一孔洞0在沿着第一方向D1的边彼此对齐，且沿着第二方向D2的边亦彼此对齐。第二方向D2与第一方向D1不同。第二方向D2与第一方向D1可以例如是相互垂直。第一方向D1可以是X方向或Y方向；第二方向D2可以是Y方向或X方向。在本实施例的图式中，第一方向D1例如是Y方向；第二方向D2例如是X方向。
[0070]请继续参照图6A至6B，依据本发明的一实施例，图案化材料层804中每一孔洞0的大小相同，亦即每一孔洞0沿着第一方向D1的CD彼此相等，且沿着第二方向D2的CD亦彼此相等。另一方面，依据本发明的又一实施例，图案化材料层804中每一孔洞0不但大小相同，且沿着第一方向D1的间距P5彼此相等，沿着第二方向D2的间距P6亦彼此相等。此时，孔洞0沿着第一方向D1的⑶例如约为21nm，沿着第二方向D2的⑶例如约为43nm ;沿着第一方向D1的间距P5例如约为43nm,沿着第二方向D2的间距P6例如约为86nm。
[0071]请参照图7，依据本发明上述实施例的方法，当图1C或图4中做为第二掩模层20的线图案掩模发生错误对准，线图案掩模未对齐第一孔洞01在第一方向D1上的中线，所分隔成的两个孔洞尺寸不同，以致在材料层904中形成的第六孔洞06与第七孔洞07尺寸不同。更具体地说，图案化的材料层904中的孔洞阵列包括沿着第一方向D1延伸，且彼此平行的多个孔洞行910，每一孔洞行910包括多个沿着第一方向D1排成一行的第六孔洞06与第七孔洞07。第六孔洞06与第七孔洞07的大小并不相同。换言之，第六孔洞06与第七孔洞07沿着第一方向D1的CD彼此并不相等，但沿着第二方向D2的CD彼此相等。然而，每一对第六孔洞06与第七孔洞07在沿着第一方向D1的边彼此还是会对齐，且沿着第二方向D2的边亦彼此对齐。而且各孔洞行910中的每一第六孔洞06与每一第七孔洞07在沿着第一方向D1的边彼此对齐，且沿着第二方向D2的边亦彼此对齐。
[0072]综上所述，本发明提供的图案化方法，以多条线图案掩模重叠于具有多个孔洞的网状硬掩模层，做为光刻刻蚀的掩模，藉由线图案掩模将网状硬掩模层的每一孔洞分隔成更小的两孔洞，因此，可形成比已知方法更小的图案间距与关键尺寸，并使做出的图案彼此对齐，而得以改善不对齐问题，并提升关键尺寸均匀度。此外，更可透过调整所重叠的线图案掩模的宽度，以调整所做出的图案间距与关键尺寸的大小。此外，本发明提供的半导体结构，于图案化的材料层中，每一孔洞在第一方向与第二方向的边彼此对齐，且具有较高的关键尺寸均匀度。
[0073]虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种图案化的方法，包括: 在一基底上依序形成一材料层、一第一硬掩模层、一第二硬掩模层以及一第一掩模层； 以该第一掩模层做为刻蚀掩模，刻蚀该第二硬掩模层，以形成一图案化的第二硬掩模层，该图案化的第二硬掩模层中具有多个第一孔洞，这些第一孔洞在沿着一第一方向的关键尺寸(⑶)大于沿着一第二方向的⑶； 移除该第一掩模层； 形成一第二掩模层，该第二掩模层包括多条线图案掩模，这些线图案掩模沿着该第二方向延伸，且将每一第一孔洞分隔成一第二孔洞与一第三孔洞； 以该图案化的第二硬掩模层以及该第二掩模层做为刻蚀掩模，刻蚀这些第二孔洞与这些第三孔洞裸露的该第一硬掩模层与该材料层，以形成一图案化的第一硬掩模层与一图案化的材料层；以及 移除该图案化的第一硬掩模层、该图案化的第二硬掩模层以及该第二掩模层，裸露出该图案化的材料层，该图案化的材料层具有多个第四孔洞与多个第五孔洞。2.根据权利要求1所述的图案化的方法，其中这些第一孔洞组成一第一孔洞阵列，该图案化的第二硬掩模层为一网状硬掩模层。3.根据权利要求1所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的多个第一孔洞，且覆盖部分该图案化的第二硬掩模层。4.根据权利要求1所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的单一个第一孔洞中。5.根据权利要求1所述的图案化的方法，更包括调整这些线图案掩模在该第一方向上的CD，以调整所形成的这些第四孔洞与这些第五孔洞沿着该第一方向的CD。6.根据权利要求1所述的图案化的方法，其中该第二掩模层包括: 一图案化的有机底部层，位于该第一硬掩模层上；以及 一图案化的含硅硬掩模底部抗反射层，位于该图案化的有机底部层上。7.一种图案化的方法，包括: 提供一基底，该基底具有一材料层； 在该材料层上形成一图案化的硬掩模层，该图案化的硬掩模层中具有多个第一孔洞，这些第一孔洞在沿着一第一方向的⑶大于沿着一第二方向的⑶； 形成一掩模层，该掩模层包括多条线图案掩模，这些线图案掩模沿着该第二方向延伸，且将每一第一孔洞分隔成一第二孔洞与一第三孔洞；以及 以该图案化的硬掩模层以及该掩模层做为掩模，对该材料层进行图案化，以形成具有多个第四孔洞与多个第五孔洞的一图案化的材料层。8.根据权利要求7所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的多个第一孔洞，且覆盖部分该图案化的硬掩模层。9.根据权利要求7所述的图案化的方法，其中每一线图案掩模填入在该第二方向上的单一个第一孔洞中。10.一种半导体结构，包括: 一图案化的材料层，配置于一基底上，该图案化的材料层中具有一孔洞阵列，该孔洞阵列包括沿着一第一方向延伸，且彼此平行的多个孔洞行，每一孔洞行包括多个沿着该第一方向排成一行的孔洞，其中 这些孔洞行中的每一孔洞在沿着该第一方向的边彼此对齐，且沿着一第二方向的边亦彼此对齐。
【专利摘要】本发明公开了一种图案化的方法，该方法包括：提供具有材料层的基底；在材料层上形成图案化的硬掩模层，其中具有多个第一孔洞；接着，形成掩模层，其中包括多条线图案掩模，线图案掩模沿着一方向延伸，且将每一第一孔洞分隔成第二孔洞与第三孔洞；以图案化的硬掩模层以及掩模层做为掩模，对材料层进行图案化，以形成具有多个第四孔洞与第五孔洞的图案化的材料层。本发明还提供一种半导体结构。
【IPC分类】H01L21/027, G03F1/76
【公开号】CN105489476
【申请号】CN201410471474
【发明人】杨金成
【申请人】旺宏电子股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月16日
最新回复(0)