一种半导体器件及其制造方法
一种半导体器件及其制造方法
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Si 1 icon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层S0I器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层??圭小于50nm时，为超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄S0I成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前S0I衬底的造价较高，且提供的S0I衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，可利用体衬底实现类SOI器件且易于形成背栅。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度至少等于栅长;
[0010]在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一半导体层的第一部分之上；
[0011]在第一半导体层的第二部分之上的第二半导体层中形成贯通的刻蚀孔；
[0012]通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；
[0013]在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔。
[0014]可选的，形成第一半导体层和第二半导体层的步骤具体包括:
[0015]在衬底上形成第一掩膜层，并刻蚀部分厚度的衬底；
[0016]进行选择性外延生长，形成第一半导体层；
[0017]去除第一掩膜层；
[0018]进行外延生长，形成第二半导体层；
[0019]进行刻蚀，以形成隔离沟槽；
[0020]填充隔离沟槽，以形成隔离；
[0021]其中，第一半导体层包括位于有源区内的第一部分和向栅极端部延伸的第二部分。
[0022]可选的，所述衬底为硅衬底，所述第一半导体层为Gejii x，其中0〈χ〈1，所述第二半导体层为石圭。
[0023]可选的，通过刻蚀孔腐蚀去除第一半导体层，以形成空腔的步骤具体包括:
[0024]采用HF、H202、CH3C00H和H20的刻蚀剂进行腐蚀去除第一半导体层，以形成空腔。
[0025]可选的，在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔的步骤具体包括:
[0026]采用ALD工艺，在空腔以及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。
[0027]可选的，所述介质层为高k介质材料。
[0028]可选的，所述第一半导体层延伸至衬底中的器件结构的部分源漏区中。
[0029]此外，本发明还提供了由上述方法形成的半导体器件，包括:
[0030]半导体衬底；
[0031]半导体衬底上的空腔；
[0032]空腔及衬底上的第二半导体层，其中，空腔包括位于部分有源区内的第一部分和向栅极两端延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；
[0033]在第二半导体层的有源区上的器件结构，器件结构的栅极位于空腔的第一部分之上；
[0034]位于空腔的第二部分之上的贯通第二半导体层至空腔的刻蚀孔；
[0035]其中，所述空腔和刻蚀孔的内表面上形成有介质层，空腔和刻蚀孔内填充有互连的导体层。
[0036]可选的，所述介质层为高k介质材料。
[0037]可选的，所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层，以及形成在第一导体层之上的填充刻蚀孔的第二导体层。
[0038]本发明的半导体器件的制造方法，在部分的有源区内及有源区的沿栅极方向上形成了第一、第二部分的第一半导体层，而后，通过在第二部分上的第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并重新填充介质层和导体层，可以通过体衬底实现带背栅结构的类SOI器件，第二半导体层的厚度实现沟道的控制，此外，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
【附图说明】
[0039]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1示出了本发明的半导体器件的制造方法的流程图；
[0041]图2-图11A为根据本发明实施例的制造半导体器件的各个制造过程中的俯视图及AA、BB向截面结构示意图。
【具体实施方式】
[0042]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0043]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0044]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0045]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一半导体层的第一部分之上；在第一半导体层的第二部分之上的第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔。
[0046]在本发明的制造方法中，在部分的有源区内及有源区的沿栅极方向上形成了第一、第二部分的第一半导体层，而后，通过在第二部分上的第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并在其中重新形成介质材料和导体材料填充，这样，可以通过体衬底来实现绝缘体上硅器件，尤其是ETS0I器件，并可以通过第二半导体层的厚度实现沟道的控制，此外，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值 电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0047]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0048]首先，在步骤S01，提供半导体衬底100，参考图2、图2A (图2的AA向截面示意图)所示。
[0049]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。
[0050]接着,在步骤S02,在部分衬底上形成第一半导体层106,在衬底100及第一半导体层106上形成第二半导体层108，衬底上形成有第一隔离110，其中，第一半导体层106包括位于部分有源区内的第一部分106-1和向栅极端部方向延伸的第二部分106-2，第一部分106-1在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长，参考图6、图6A和图6B (图6的AA和BB向截面示意图)。
[0051]在本实施例中，可以采用选择性外延形成第一半导体层，而后通过外延生长工艺形成第二半导体层，以形成晶体结构的半导体层。
[0052]具体的，首先，在衬底100上淀积第一掩膜层102，第一掩膜可以为氧化硅、氮化硅、氮氧化硅或他们的叠层等，并在第一掩膜层102上形成光敏刻蚀剂104，如图2和图2A所示；而后，在光敏刻蚀剂104的掩盖下进行第一掩膜层102的刻蚀，以形成图案化的第一掩膜层，并去除光敏刻蚀剂104，在第一掩膜层102的掩盖下，进一步刻蚀一定厚度的衬底100，在衬底上形成了后续形成第一半导体层的形成区域，如图3和图3A(图3的AA向截面示意图)所示。
[0053]接着，进行选择性外延生长(EPI)，在衬底刻蚀后的区域上形成第一半导体层，如图4和图4A(图4的AA向截面示意图)所示，该第一半导体层可以为Gejii x，其中0〈χ〈1，厚度可以为l_200nm，典型的可以10nm或20nm ;而后，将第一掩膜层102去除，并进行外延生长第二半导体层，这样，在衬底100及第一半导体层106都形成了第二半导体层108，如图5和图5A所示(图5的AA向截面示意图)，该第二半导体层108可以为Si，厚度可以为3_200nm,典型的可以为10nm或15nm。
[0054]而后，参考图6所示，在衬底上形成隔离110，具体的，先在第二半导体层108上形成图案化的第二掩膜(图未示出)，并进行刻蚀，部分区域刻蚀第二半导体层和衬底，部分区域刻蚀第一和第二半导体层及衬底，直至刻蚀到一定深度的衬底，形成隔离沟槽，并进行隔离沟槽的填充，而后去除第二掩膜，从而形成隔离110。
[0055]在本发明中，由隔离110内限定的第一和第二半导体层的区域，参考图6和6B所示，仅部分为有源区109，用于形成半导体器件结构，第一半导体层106仅有第一部分106-1形成在部分的有源区109中，第一部分106-1在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长，这样，在形成栅极后，使得在栅长方向上第一部分可将沟道与衬底分隔开，以便后续至少在沟道下方形成背栅，更优地，该第一部分在栅长方向的宽度可以略大于栅长，而向源漏区略有延伸。第二部分106-2形成在向栅极端部延伸的方向上，也即栅宽方向上。第二部分可以是向栅极的一端的端部或两端的端部延伸，在本实施例中，优选的，该第二部分106-2向栅极的一端的端部延伸，该端部是与形成栅极接触的相对的端部。
[0056]外延工艺可以形成晶体的半导体层，其为质量较高半导体层，以便提高后续所形成的器件的性能。当然，可以根据器件的具体需要，采用其他的方法来形成第一和第二半导体层。
[0057]接着，在步骤S03，在第二半导体层108的有源区109上形成器件结构200，器件结构的栅极112位于第一部分106-1之上,参考图7和图7A(图7的AA向截面不意图)所不。
[0058]可以按照传统的工艺来形成器件结构200，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层108上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。伪栅可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅。侧墙114可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙114可以为氮化硅和氧化硅的两层结构。
[0059]而后，在伪栅两侧形成源漏区，在一个实施例中，本实施例中，根据期望的器件类型，进行离子注入并激活，形成源漏区116，当然，在其他实施例中，也可以通过外延掺杂的方式在第二半导体上形成源漏区。并在源漏区116上形成金属硅化物层118。
[0060]接着，在伪栅两侧覆盖层间介质层并通过湿法腐蚀，去除伪栅和栅介质层，并重新形成栅堆叠112，栅堆叠112包括栅介质层和栅极，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如T1、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。
[0061]从而，在第二半导体层上形成了器件结构，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0062]从而，在第二半导体层的有源区上形成了器件结构，如图7和7A所示，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0063]而后，在步骤S04，在第二部分106-2之上的第二半导体层108中形成贯通的刻蚀孔124，参考图8和图8B (图8的BB向截面示意图)所示。
[0064]在形成器件结构后，继续在器件上覆盖层间介质层120，参考图8A (图8的AA向截面示意图)所示。在本发明中，在形成接触孔的步骤之前，先形成刻蚀孔124。在本实施例中，该刻蚀孔形成在第二部分106-2之上的第二半导体层108中，贯通整个第二半导体层，以便于后续利用该贯通的刻蚀孔去除第一半导体层。具体的，在层间介质层120之上形成第三掩膜层(图未示出)，如光敏刻蚀剂，在第三掩膜层的掩盖下，刻蚀层间介质层120、第二半导体层108和第一半导体层106，也可以进一步过刻蚀部分的衬底100，从而形成刻蚀孔124，并去除第三掩膜，如图8B所示。在其他实施例中，形成刻蚀孔时，也可以从层间介质层120进行刻蚀，直至暴露出第一半导体层，即并不进行第一半导体层106的刻蚀，而是在后续去除第一半导体层形成空腔的步骤中一并去除。
[0065]接着，在步骤S05，通过刻蚀孔124腐蚀去除第一半导体层106，以形成空腔130，参考图9A和9B所示(AA和BB向截面示意图，俯视图参照图8)。
[0066]在本实施例中，可以采用湿法腐蚀去除第一半导体层，刻蚀剂可以采用HF、H202、CH3C00H和H20的混合溶液，在一个实施例中，采用HF(49%):H202(30%):CH3C00H(99.8%):H20 = 1:18:27:8的刻蚀剂，直至去除所有的第一半导体层，从而在器件结构下方，第二半导体层108和衬底100之间形成了空腔130，如图9A和9B所示。
[0067]而后，在步骤S06，在空腔130及刻蚀孔124的内表面上形成介质层131，并以导体层132、133填充空腔及刻蚀孔，以分别形成背栅及连接 孔，参考图10A和10B所示(AA和BB向截面示意图，俯视图省略)。
[0068]在本实施例中，首先，可以通过ALD(原子层沉积)工艺，进行介质层131的淀积，介质层可以为高k介质材料、氧化物或氮化物等介质材料；接着，进行导体层的淀积，根据空腔的厚度、刻蚀孔的宽度及器件的需要，来确定导体层材料及结构，在本实施例中，先进行第一导体层132的淀积，可以采用ALD工艺，材料可以为TIN、TaN或TiAl等，该第一导体层132将空腔填满且同时形成在刻蚀孔124的内表面的介质层之上，如图10B所示；而后，进行第二导体层133的淀积，以填充刻蚀孔，并进行平坦化，直至暴露出层间介质层120，如图10A和10B所示，从而，在栅极下的空腔130中形成了背栅，在刻蚀孔124中形成了连接孔，并可通过连接孔施加偏压，从而进行背栅阈值电压的调节。在具体的器件中，可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0069]在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得刻蚀孔和空腔的内表面形成氧化物，接着，进行导体层的填充。
[0070]在本发明的实施例中，形成的第一半导体层106在沿栅长方向延伸至了源漏区116中，这样，在去除该第一半导体层并填充介质材料形成背栅后，背栅延伸至衬底中的部分源漏区116中。这使得，该器件即拥有部分ETS0I的优点，又可以避免ETS0I流程中因RSD(提升源漏，Raised Source Drain)带来的工艺复杂性和寄生电容，并且减少了第一半导体层腐蚀的面积，对于腐蚀工艺的更容易控制，减少了背栅对源漏的影响。
[0071]而后，可以进行其他必要的工艺。
[0072]可以按照常规工艺，在层间介质层120上形成第五掩膜层(图未示出)，在第五掩膜层的掩蔽下，进行刻蚀层间介质层的刻蚀，形成接触孔(图未示出)；而后，进行金属材料的填充，并进行平坦化，直至暴露层间介质层120，以形成源漏接触142和栅极接触144，参考图11和图11A(图11的AA向截面示意图)所示。
[0073]至此形成了根据本发明制造方法的半导体器件。参考图11、图11A和图9B、10B所示，该半导体器件包括:半导体衬底100 ;半导体衬底上的空腔130 ;空腔及衬底上的第二半导体层108，其中，空腔130包括位于部分有源区内的第一部分130-1和向栅极端部延伸的第二部分130-2，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上的器件结构，器件结构的栅极112位于空腔的第一部分130-1之上；位于空腔的第二部分130-2之上的贯通第二半导体层108至空腔的刻蚀孔124 ;其中，所述空腔和刻蚀孔的内表面上形成有介质层131，空腔和刻蚀孔内填充有互连的导体层132,133ο
[0074]在本发明的实施例中，由空腔形成的背栅形成在整个栅极的下方，所述介质层为高k介质材料。背栅延伸至衬底100中的器件结构的部分源漏区116中。
[0075]导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层131，以及形成在第一导体层之上的填充刻蚀孔的第二导体层132。
[0076]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0077]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的制造方法，其特征在于，包括步骤: 提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一半导体层的第一部分之上； 在第一半导体层的第二部分之上的第二半导体层中形成贯通的刻蚀孔； 通过刻蚀孔腐蚀去除第一半导体层，以形成空腔； 在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔。2.根据权利要求1所述的制造方法，其特征在于，形成第一半导体层和第二半导体层的步骤具体包括: 在衬底上形成第一掩膜层，并刻蚀部分厚度的衬底； 进行选择性外延生长，形成第一半导体层； 去除第一掩膜层； 进行外延生长，形成第二半导体层； 进行刻蚀，以形成隔离沟槽； 填充隔离沟槽，以形成隔离； 其中，第一半导体层包括位于有源区内的第一部分和向栅极端部延伸的第二部分。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSii x，其中0〈χ〈1,所述第二半导体层为石圭。4.根据权利要求3所述的制造方法，其特征在于，通过刻蚀孔腐蚀去除第一半导体层，以形成空腔的步骤具体包括: 采用HF、H202、CH3C00H和H20的刻蚀剂进行腐蚀去除第一半导体层，以形成空腔。5.根据权利要求1所述的制造方法，其特征在于，在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔的步骤具体包括: 采用ALD工艺，在空腔以及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。6.根据权利要求5所述的制造方法，其特征在于，所述介质层为高k介质材料。7.根据权利要求1所述的制造方法，其特征在于，所述第一半导体层延伸至衬底中的器件结构的部分源漏区中。8.一种半导体器件，其特征在于，包括: 半导体衬底； 半导体衬底上的空腔； 空腔及衬底上的第二半导体层，其中，空腔包括位于部分有源区内的第一部分和向栅极两端延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长； 在第二半导体层的有源区上的器件结构，器件结构的栅极位于空腔的第一部分之上； 位于空腔的第二部分之上的贯通第二半导体层至空腔的刻蚀孔； 其中，所述空腔和刻蚀孔的内表面上形成有介质层，空腔和刻蚀孔内填充有互连的导体层。9.根据权利要求8所述的半导体器件，其特征在于，所述介质层为高k介质材料。10.根据权利要求8所述的半导体器件，其特征在于，所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层，以及形成在第一导体层之上的填充刻蚀孔的第二导体层。
【专利摘要】一种半导体器件的结构和制造方法，包括：提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一部分之上；在第二部分之上的第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。本发明可以通过在空腔及刻蚀孔中填充介质层和导体层来形成背栅结构，实现对器件的阈值电压进行调节，工艺简单易行。
【IPC分类】H01L21/336, H01L29/423, H01L29/78
【公开号】CN105489492
【申请号】CN201410478987
【发明人】徐烨锋, 闫江, 唐兆云, 唐波, 许静
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月18日
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Si 1 icon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层S0I器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层??圭小于50nm时，为超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄S0I成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前S0I衬底的造价较高，且提供的S0I衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，可利用体衬底实现类SOI器件且易于形成背栅。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度至少等于栅长;
[0010]在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一半导体层的第一部分之上；
[0011]在第一半导体层的第二部分之上的第二半导体层中形成贯通的刻蚀孔；
[0012]通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；
[0013]在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔。
[0014]可选的，形成第一半导体层和第二半导体层的步骤具体包括:
[0015]在衬底上形成第一掩膜层，并刻蚀部分厚度的衬底；
[0016]进行选择性外延生长，形成第一半导体层；
[0017]去除第一掩膜层；
[0018]进行外延生长，形成第二半导体层；
[0019]进行刻蚀，以形成隔离沟槽；
[0020]填充隔离沟槽，以形成隔离；
[0021]其中，第一半导体层包括位于有源区内的第一部分和向栅极端部延伸的第二部分。
[0022]可选的，所述衬底为硅衬底，所述第一半导体层为Gejii x，其中0〈χ〈1，所述第二半导体层为石圭。
[0023]可选的，通过刻蚀孔腐蚀去除第一半导体层，以形成空腔的步骤具体包括:
[0024]采用HF、H202、CH3C00H和H20的刻蚀剂进行腐蚀去除第一半导体层，以形成空腔。
[0025]可选的，在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔的步骤具体包括:
[0026]采用ALD工艺，在空腔以及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。
[0027]可选的，所述介质层为高k介质材料。
[0028]可选的，所述第一半导体层延伸至衬底中的器件结构的部分源漏区中。
[0029]此外，本发明还提供了由上述方法形成的半导体器件，包括:
[0030]半导体衬底；
[0031]半导体衬底上的空腔；
[0032]空腔及衬底上的第二半导体层，其中，空腔包括位于部分有源区内的第一部分和向栅极两端延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；
[0033]在第二半导体层的有源区上的器件结构，器件结构的栅极位于空腔的第一部分之上；
[0034]位于空腔的第二部分之上的贯通第二半导体层至空腔的刻蚀孔；
[0035]其中，所述空腔和刻蚀孔的内表面上形成有介质层，空腔和刻蚀孔内填充有互连的导体层。
[0036]可选的，所述介质层为高k介质材料。
[0037]可选的，所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层，以及形成在第一导体层之上的填充刻蚀孔的第二导体层。
[0038]本发明的半导体器件的制造方法，在部分的有源区内及有源区的沿栅极方向上形成了第一、第二部分的第一半导体层，而后，通过在第二部分上的第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并重新填充介质层和导体层，可以通过体衬底实现带背栅结构的类SOI器件，第二半导体层的厚度实现沟道的控制，此外，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
【附图说明】
[0039]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1示出了本发明的半导体器件的制造方法的流程图；
[0041]图2-图11A为根据本发明实施例的制造半导体器件的各个制造过程中的俯视图及AA、BB向截面结构示意图。
【具体实施方式】
[0042]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0043]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0044]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0045]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一半导体层的第一部分之上；在第一半导体层的第二部分之上的第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔。
[0046]在本发明的制造方法中，在部分的有源区内及有源区的沿栅极方向上形成了第一、第二部分的第一半导体层，而后，通过在第二部分上的第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并在其中重新形成介质材料和导体材料填充，这样，可以通过体衬底来实现绝缘体上硅器件，尤其是ETS0I器件，并可以通过第二半导体层的厚度实现沟道的控制，此外，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值 电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0047]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0048]首先，在步骤S01，提供半导体衬底100，参考图2、图2A (图2的AA向截面示意图)所示。
[0049]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。
[0050]接着,在步骤S02,在部分衬底上形成第一半导体层106,在衬底100及第一半导体层106上形成第二半导体层108，衬底上形成有第一隔离110，其中，第一半导体层106包括位于部分有源区内的第一部分106-1和向栅极端部方向延伸的第二部分106-2，第一部分106-1在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长，参考图6、图6A和图6B (图6的AA和BB向截面示意图)。
[0051]在本实施例中，可以采用选择性外延形成第一半导体层，而后通过外延生长工艺形成第二半导体层，以形成晶体结构的半导体层。
[0052]具体的，首先，在衬底100上淀积第一掩膜层102，第一掩膜可以为氧化硅、氮化硅、氮氧化硅或他们的叠层等，并在第一掩膜层102上形成光敏刻蚀剂104，如图2和图2A所示；而后，在光敏刻蚀剂104的掩盖下进行第一掩膜层102的刻蚀，以形成图案化的第一掩膜层，并去除光敏刻蚀剂104，在第一掩膜层102的掩盖下，进一步刻蚀一定厚度的衬底100，在衬底上形成了后续形成第一半导体层的形成区域，如图3和图3A(图3的AA向截面示意图)所示。
[0053]接着，进行选择性外延生长(EPI)，在衬底刻蚀后的区域上形成第一半导体层，如图4和图4A(图4的AA向截面示意图)所示，该第一半导体层可以为Gejii x，其中0〈χ〈1，厚度可以为l_200nm，典型的可以10nm或20nm ;而后，将第一掩膜层102去除，并进行外延生长第二半导体层，这样，在衬底100及第一半导体层106都形成了第二半导体层108，如图5和图5A所示(图5的AA向截面示意图)，该第二半导体层108可以为Si，厚度可以为3_200nm,典型的可以为10nm或15nm。
[0054]而后，参考图6所示，在衬底上形成隔离110，具体的，先在第二半导体层108上形成图案化的第二掩膜(图未示出)，并进行刻蚀，部分区域刻蚀第二半导体层和衬底，部分区域刻蚀第一和第二半导体层及衬底，直至刻蚀到一定深度的衬底，形成隔离沟槽，并进行隔离沟槽的填充，而后去除第二掩膜，从而形成隔离110。
[0055]在本发明中，由隔离110内限定的第一和第二半导体层的区域，参考图6和6B所示，仅部分为有源区109，用于形成半导体器件结构，第一半导体层106仅有第一部分106-1形成在部分的有源区109中，第一部分106-1在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长，这样，在形成栅极后，使得在栅长方向上第一部分可将沟道与衬底分隔开，以便后续至少在沟道下方形成背栅，更优地，该第一部分在栅长方向的宽度可以略大于栅长，而向源漏区略有延伸。第二部分106-2形成在向栅极端部延伸的方向上，也即栅宽方向上。第二部分可以是向栅极的一端的端部或两端的端部延伸，在本实施例中，优选的，该第二部分106-2向栅极的一端的端部延伸，该端部是与形成栅极接触的相对的端部。
[0056]外延工艺可以形成晶体的半导体层，其为质量较高半导体层，以便提高后续所形成的器件的性能。当然，可以根据器件的具体需要，采用其他的方法来形成第一和第二半导体层。
[0057]接着，在步骤S03，在第二半导体层108的有源区109上形成器件结构200，器件结构的栅极112位于第一部分106-1之上,参考图7和图7A(图7的AA向截面不意图)所不。
[0058]可以按照传统的工艺来形成器件结构200，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层108上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。伪栅可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅。侧墙114可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙114可以为氮化硅和氧化硅的两层结构。
[0059]而后，在伪栅两侧形成源漏区，在一个实施例中，本实施例中，根据期望的器件类型，进行离子注入并激活，形成源漏区116，当然，在其他实施例中，也可以通过外延掺杂的方式在第二半导体上形成源漏区。并在源漏区116上形成金属硅化物层118。
[0060]接着，在伪栅两侧覆盖层间介质层并通过湿法腐蚀，去除伪栅和栅介质层，并重新形成栅堆叠112，栅堆叠112包括栅介质层和栅极，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如T1、TiAlx、TiN、TaNx、HfN、TiCx、TaCx等等。
[0061]从而，在第二半导体层上形成了器件结构，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0062]从而，在第二半导体层的有源区上形成了器件结构，如图7和7A所示，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0063]而后，在步骤S04，在第二部分106-2之上的第二半导体层108中形成贯通的刻蚀孔124，参考图8和图8B (图8的BB向截面示意图)所示。
[0064]在形成器件结构后，继续在器件上覆盖层间介质层120，参考图8A (图8的AA向截面示意图)所示。在本发明中，在形成接触孔的步骤之前，先形成刻蚀孔124。在本实施例中，该刻蚀孔形成在第二部分106-2之上的第二半导体层108中，贯通整个第二半导体层，以便于后续利用该贯通的刻蚀孔去除第一半导体层。具体的，在层间介质层120之上形成第三掩膜层(图未示出)，如光敏刻蚀剂，在第三掩膜层的掩盖下，刻蚀层间介质层120、第二半导体层108和第一半导体层106，也可以进一步过刻蚀部分的衬底100，从而形成刻蚀孔124，并去除第三掩膜，如图8B所示。在其他实施例中，形成刻蚀孔时，也可以从层间介质层120进行刻蚀，直至暴露出第一半导体层，即并不进行第一半导体层106的刻蚀，而是在后续去除第一半导体层形成空腔的步骤中一并去除。
[0065]接着，在步骤S05，通过刻蚀孔124腐蚀去除第一半导体层106，以形成空腔130，参考图9A和9B所示(AA和BB向截面示意图，俯视图参照图8)。
[0066]在本实施例中，可以采用湿法腐蚀去除第一半导体层，刻蚀剂可以采用HF、H202、CH3C00H和H20的混合溶液，在一个实施例中，采用HF(49%):H202(30%):CH3C00H(99.8%):H20 = 1:18:27:8的刻蚀剂，直至去除所有的第一半导体层，从而在器件结构下方，第二半导体层108和衬底100之间形成了空腔130，如图9A和9B所示。
[0067]而后，在步骤S06，在空腔130及刻蚀孔124的内表面上形成介质层131，并以导体层132、133填充空腔及刻蚀孔，以分别形成背栅及连接 孔，参考图10A和10B所示(AA和BB向截面示意图，俯视图省略)。
[0068]在本实施例中，首先，可以通过ALD(原子层沉积)工艺，进行介质层131的淀积，介质层可以为高k介质材料、氧化物或氮化物等介质材料；接着，进行导体层的淀积，根据空腔的厚度、刻蚀孔的宽度及器件的需要，来确定导体层材料及结构，在本实施例中，先进行第一导体层132的淀积，可以采用ALD工艺，材料可以为TIN、TaN或TiAl等，该第一导体层132将空腔填满且同时形成在刻蚀孔124的内表面的介质层之上，如图10B所示；而后，进行第二导体层133的淀积，以填充刻蚀孔，并进行平坦化，直至暴露出层间介质层120，如图10A和10B所示，从而，在栅极下的空腔130中形成了背栅，在刻蚀孔124中形成了连接孔，并可通过连接孔施加偏压，从而进行背栅阈值电压的调节。在具体的器件中，可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0069]在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得刻蚀孔和空腔的内表面形成氧化物，接着，进行导体层的填充。
[0070]在本发明的实施例中，形成的第一半导体层106在沿栅长方向延伸至了源漏区116中，这样，在去除该第一半导体层并填充介质材料形成背栅后，背栅延伸至衬底中的部分源漏区116中。这使得，该器件即拥有部分ETS0I的优点，又可以避免ETS0I流程中因RSD(提升源漏，Raised Source Drain)带来的工艺复杂性和寄生电容，并且减少了第一半导体层腐蚀的面积，对于腐蚀工艺的更容易控制，减少了背栅对源漏的影响。
[0071]而后，可以进行其他必要的工艺。
[0072]可以按照常规工艺，在层间介质层120上形成第五掩膜层(图未示出)，在第五掩膜层的掩蔽下，进行刻蚀层间介质层的刻蚀，形成接触孔(图未示出)；而后，进行金属材料的填充，并进行平坦化，直至暴露层间介质层120，以形成源漏接触142和栅极接触144，参考图11和图11A(图11的AA向截面示意图)所示。
[0073]至此形成了根据本发明制造方法的半导体器件。参考图11、图11A和图9B、10B所示，该半导体器件包括:半导体衬底100 ;半导体衬底上的空腔130 ;空腔及衬底上的第二半导体层108，其中，空腔130包括位于部分有源区内的第一部分130-1和向栅极端部延伸的第二部分130-2，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上的器件结构，器件结构的栅极112位于空腔的第一部分130-1之上；位于空腔的第二部分130-2之上的贯通第二半导体层108至空腔的刻蚀孔124 ;其中，所述空腔和刻蚀孔的内表面上形成有介质层131，空腔和刻蚀孔内填充有互连的导体层132,133ο
[0074]在本发明的实施例中，由空腔形成的背栅形成在整个栅极的下方，所述介质层为高k介质材料。背栅延伸至衬底100中的器件结构的部分源漏区116中。
[0075]导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层131，以及形成在第一导体层之上的填充刻蚀孔的第二导体层132。
[0076]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0077]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的制造方法，其特征在于，包括步骤: 提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一半导体层的第一部分之上； 在第一半导体层的第二部分之上的第二半导体层中形成贯通的刻蚀孔； 通过刻蚀孔腐蚀去除第一半导体层，以形成空腔； 在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔。2.根据权利要求1所述的制造方法，其特征在于，形成第一半导体层和第二半导体层的步骤具体包括: 在衬底上形成第一掩膜层，并刻蚀部分厚度的衬底； 进行选择性外延生长，形成第一半导体层； 去除第一掩膜层； 进行外延生长，形成第二半导体层； 进行刻蚀，以形成隔离沟槽； 填充隔离沟槽，以形成隔离； 其中，第一半导体层包括位于有源区内的第一部分和向栅极端部延伸的第二部分。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSii x，其中0〈χ〈1,所述第二半导体层为石圭。4.根据权利要求3所述的制造方法，其特征在于，通过刻蚀孔腐蚀去除第一半导体层，以形成空腔的步骤具体包括: 采用HF、H202、CH3C00H和H20的刻蚀剂进行腐蚀去除第一半导体层，以形成空腔。5.根据权利要求1所述的制造方法，其特征在于，在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔的步骤具体包括: 采用ALD工艺，在空腔以及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。6.根据权利要求5所述的制造方法，其特征在于，所述介质层为高k介质材料。7.根据权利要求1所述的制造方法，其特征在于，所述第一半导体层延伸至衬底中的器件结构的部分源漏区中。8.一种半导体器件，其特征在于，包括: 半导体衬底； 半导体衬底上的空腔； 空腔及衬底上的第二半导体层，其中，空腔包括位于部分有源区内的第一部分和向栅极两端延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长； 在第二半导体层的有源区上的器件结构，器件结构的栅极位于空腔的第一部分之上； 位于空腔的第二部分之上的贯通第二半导体层至空腔的刻蚀孔； 其中，所述空腔和刻蚀孔的内表面上形成有介质层，空腔和刻蚀孔内填充有互连的导体层。9.根据权利要求8所述的半导体器件，其特征在于，所述介质层为高k介质材料。10.根据权利要求8所述的半导体器件，其特征在于，所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层，以及形成在第一导体层之上的填充刻蚀孔的第二导体层。
【专利摘要】一种半导体器件的结构和制造方法，包括：提供半导体衬底；在部分衬底上形成第一半导体层，在衬底及第一半导体层上形成第二半导体层，衬底上形成隔离，其中，第一半导体层包括位于部分有源区内的第一部分和向栅极端部方向延伸的第二部分，第一部分在栅宽方向与有源区同宽且在栅长方向的宽度大于或等于栅长；在第二半导体层的有源区上形成器件结构，器件结构的栅极位于第一部分之上；在第二部分之上的第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。本发明可以通过在空腔及刻蚀孔中填充介质层和导体层来形成背栅结构，实现对器件的阈值电压进行调节，工艺简单易行。
【IPC分类】H01L21/336, H01L29/423, H01L29/78
【公开号】CN105489492
【申请号】CN201410478987
【发明人】徐烨锋, 闫江, 唐兆云, 唐波, 许静
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月18日
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