半导体器件制造方法
半导体器件制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种鳍片场效应晶体管(FinFET)的制造方法。
【背景技术】
[0002]当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势(j)F、界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如lOOnm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。
[0003]FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性:更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。
[0004]由于FinFET的鳍片结构较窄，源区、漏区的自身面积以及接触面积均较小，因此导致器件的外部电阻较大。通常，业界的一般性流程包括，在形成鳍片结构之后，通过轻掺杂离子注入在鳍片结构顶部形成LDD，退火激活注入离子之后，在LDD顶部上外延生长抬升的源漏区以增大源漏区尺寸从而降低接触电阻，之后再对抬升源漏区注入掺杂或者在外延过程中原位掺杂。在LDD注入过程中，鳍片结构顶部表面的Si等材质会一定程度受到注入离子的轰击而产生局部或者全部非晶化，破坏了表面的单晶特性，影响了后续外延生长抬升源漏区的质量，抬升源漏区底部乃至顶部存在的外延生长缺陷将极大破坏器件性能。此夕卜，在外延生长工艺中，通常会包含一个预烘培的工艺过程，在外延生长工艺之前通过轻掺杂离子注入掺入LDD区的离子会在高温作用驱使下向沟道区扩散，使得在作为小尺寸器件的FinFET中短沟道效应变得愈发严重。
【发明内容】
[0005]由上所述，本发明的目的在于克服上述技术困难，提出一种半导体器件制造方法，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应。
[0006]为此，本发明提供了一种半导体器件制造方法，包括:步骤1，在衬底上形成栅极堆叠结构以及第一栅极侧墙；步骤2，在第一栅极侧墙两侧外延生长形成抬升区；步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；步骤6，完成后续工艺，形成接触互连。
[0007]其中，衬底上包括多个鳍片结构，所述栅极堆叠结构、第一栅极侧墙、抬升区、轻掺杂源漏区、重掺杂源漏区均形成在每个鳍片结构上和/或中。
[0008]其中，栅极堆叠结构为用于先栅工艺的高K绝缘层与金属导电层的堆叠结构，或者为用于后栅工艺的绝缘层与填充层的堆叠结构。
[0009]其中，在步骤2之前进一步包括，预清洁衬底表面。
[0010]其中，第二离子注入的深度等于、稍小于、或者稍大于抬升区高度与鳍片结构高度之和
[0011]其中，第二次注入的离子大部分分布在浅沟槽隔离之上的鳍片结构顶部以及外延的抬升区中。
[0012]其中，第二栅极侧墙厚度大于第一栅极侧墙厚度。
[0013]其中，步骤6进一步包括:步骤a，在半导体器件上形成层间介质层；步骤b，刻蚀层间介质层形成源漏接触孔，暴露重掺杂源漏区；步骤c，在源漏接触孔中填充金属形成接触塞。
[0014]其中，在步骤b之前进一步包括:选择性刻蚀去除栅极堆叠结构而在层间介质层中留下栅极开口，在栅极开口中形成第二栅极堆叠结构。
[0015]本发明还提供了一种半导体器件制造方法，包括:步骤1，在衬底上外延生长形成抬升区；步骤2，在抬升区上形成栅极堆叠结构以及第一栅极侧墙；步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；步骤6，完成后续工艺，形成接触互连。
[0016]依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
【附图说明】
[0017]以下参照附图来详细说明本发明的技术方案，其中:
[0018]图1至图6为依照本发明的半导体器件制造方法各步骤的剖视图；以及
[0019]图7为依照本发明的半导体器件制造方法的流程图。
【具体实施方式】
[0020]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0021]如图1所示，在衬底1上形成栅极堆叠结构3，如图7的第一步骤。值得注意的是，各个附图并未严格按照比例绘制，例如缩小了鳍片1F高度而夸张了抬升区1H的高度，仅为了方便示意说明的目的。
[0022]先提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。
[0023]任选的，对衬底1图形化而形成鳍片结构1F，也即衬底1顶部包括鳍片结构1F。例如，在衬底1顶部涂覆光刻胶薄膜并且曝光显影形成沿第一方向(图1中水平的左右方向)延伸的多个光刻胶图形(未示出)。以光刻胶图形为掩模各向异性地刻蚀衬底1形成多个鳍片结构1F，例如等离子干法刻蚀或RIE，刻蚀气体例如碳氟基气体(CF4、CH2F2、CHF3、CH3F、C3H6、C4Fs等)，或者针对Si材质采用TMAH湿法腐蚀。进一步优选地，在多个鳍片结构1F之间、周围通过热氧化、化学氧化、CVD (例如HDPCVD、PECVD等)填充形成例如氧化硅、氮氧化硅材质的绝缘层而构成浅沟槽隔离(STI)2。值得注意的是，本发明附图中示意性示出了一个优选实施例，也即针对FinFET做出改进，然而值得注意的是，本发明还可以用于平面M0SFET顶部的抬升源漏区的外延生长。换言之，本发明的技术方案可以不采用鳍片结构1F，而是直接在由STI 2包围的衬底1有源区中进行后续工艺，因此鳍片结构1F是任选的。
[0024]在衬底1顶面上(鳍片结构1F上)形成栅极堆叠结构3。例如通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺形成栅极绝缘层3A、栅极导电层3B，并随后通过各向异性刻蚀形成栅极堆叠结构3。在本发明一个优选实施例中，采用后栅工艺，因此栅极堆叠结构为伪栅极堆叠结构3，伪栅极绝缘层3A例如为氧化硅，伪栅极导电层3B例如为非 晶硅、多晶硅、非晶碳及其组合。在本发明另一优选实施例中，采用先栅工艺，因此栅极堆叠结构最终保留，栅极绝缘层3A为高K材料，栅极导电层3B为金属、金属合金、金属氮化物及其组合，两层之间还可以插入功函数调节层(未示出)。随后，在(伪)栅极堆叠结构3顶部、侧壁以及衬底1表面上和/或鳍片结构1F上沉积例如氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳(DLC)材质的绝缘层4并各向同性刻蚀形成第一栅极侧墙4A。第一侧墙4A仅用于未来LDD注入，因此可以采用热氧化或者LPCVD工艺形成的氧化硅，厚度通常较薄，例如仅
0..8 ?2nm。
[0025]如图2所示，如图7的第二步骤，在衬底1上外延生长抬升区1H(也即外延生长结构高于原始鳍片1F的那一部分)，优选地位于伪栅极堆叠结构3两侧(沿第一方向)。优选地，采用氟基溶液一一诸如稀释HF(dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除衬底1、鳍片结构1F表面可能存在的氧化物，例如氧化硅薄层。此后，采用PECVD、MOCVD、MBE、ALD等工艺选择性外延生长与衬底1材质相同或相近的抬升区1H。例如，衬底1为Si时，抬升区1H材料可以为3丨、3丨66、3扣、3丨66(:、66311、111311等，并且可以在衬底1与抬升区1H之间具有晶格常数在两者之间的缓冲层或晶种层(未示出)以使得上下两层晶格相匹配。在此过程中，由于栅极堆叠结构3和第一栅极侧墙4A、以及STI 2均为绝缘材料，与衬底1的半导体材料晶格常数巨大，因此外延生长仅生长在鳍片结构1F或衬底1表面露出的区域处，也即自对准的或者选择性的。
[0026]如图3所示，如图7的第三步骤，以第一栅极侧墙4A为掩模，对抬升区1H执行第一离子注入，在第一栅极侧墙4A抬升区和/或两侧衬底1 (鳍片结构1F)中形成轻掺杂源漏区(LDD结构)1LS和1LD。通过调整离子注入的离子重量、注入能量等工艺参数，可以控制注入区的深度。在本发明一个优选实施例中，注入深度可以超过抬升区1H的高度的一半，甚至超过抬升区1H整个高度而进入其下方的鳍片1F中(未示出)，但是优选地注入深度不超过抬升区1H与鳍片1F高度之和一也即注入区不深入下方衬底1中。
[0027]如图4所示，如图7的第四步骤，在栅极堆叠结构3两侧形成第二栅极侧墙4B。采用PECVD、HDPCVD、溅射等工艺，沉积氮化硅、氮氧化硅、DLC材质的绝缘层4B并各向同性刻蚀形成第二栅极侧墙4B。第二栅极侧墙4B沿第一方向的宽度/厚度要大于第一栅极侧墙4A，以便于控制重掺杂源漏区的位置使其距离沟道区较远。第二栅极侧墙4B厚度例如
3—10nm 并优选 5nm。
[0028]如图5所示，如图7的第五步骤，以第二栅极侧墙4B为掩模，对抬升区1H执行第二离子注入，在栅极侧墙4B两侧衬底1(鳍片结构1F)中形成重掺杂源漏区1HS和1HD。优选地，增大离子重量和注入能量，使得第二离子注入的深度超过抬升区1H从而进入衬底1(鳍片结构1F)中，也即第二离子注入的深度等于抬升区1H高度与鳍片1F高度之和，或者稍大于该高度之和，例如超过该高度之和1?3nm，又或者稍小于该高度之和，例如低于该高度之和1?3nm。在第二次离子注入过程中，注入的离子大部分(例如数量百分比超过80%、乃至90%以上，该术语仅用于定性描述)分布在浅沟槽隔离之上的鳍片结构顶部以及外延的抬升区中。
[0029]如图6所示，如图7的第六步骤，完成后续工艺。例如在整个器件上旋涂或CVD沉积低k材料的层间介质层(ILD)5。对于先栅工艺而言,保留高K/金属(HKMG)的栅极堆叠结构3，直接刻蚀ILD 5形成暴露抬升源漏区的接触孔(未示出)，在接触孔中填充金属形成接触塞6。对于后栅工艺而言，选择性刻蚀去除栅极堆叠结构3，在ILD5中留下栅极开口(未示出)，在栅极开口中填充HKMG的最终栅极结构3’ (图中未示出)，随后刻蚀ILD 5形成暴露抬升源漏区的接触孔(未示出)，在接触孔中填充金属形成接触塞6。最后，可以平坦化各层直至暴露栅极堆叠结构3/3’。
[0030]此外，本申请附图1、2仅示意了先形成栅极堆叠结构3然后外延的工序，但是本申请也可以采用先在鳍片1F上外延形成抬升区1H，然后沉积栅极堆叠结构3。换言之，图7所示的步骤1、2可以顺序对调。
[0031]依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
[0032]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件制造方法，包括: 步骤1，在衬底上形成栅极堆叠结构以及第一栅极侧墙； 步骤2，在第一栅极侧墙两侧外延生长形成抬升区； 步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区； 步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙； 步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区； 步骤6，完成后续工艺，形成接触互连。2.如权利要求1的方法，其中，衬底上包括多个鳍片结构，所述栅极堆叠结构、第一栅极侧墙、抬升区、轻掺杂源漏区、重掺杂源漏区均形成在每个鳍片结构上和/或中。3.如权利要求1的方法，其中，栅极堆叠结构为用于先栅工艺的高K绝缘层与金属导电层的堆叠结构，或者为用于后栅工艺的绝缘层与填充层的堆叠结构。4.如权利要求1的方法，其中，在步骤2之前进一步包括，预清洁衬底表面。5.如权利要求2的方法，其中，第二离子注入的深度等于、稍大于、或者稍小于抬升区高度与鳍片结构高度之和。6.如权利要求5的方法，第二次注入的离子大部分分布在浅沟槽隔离之上的鳍片结构顶部以及外延的抬升区中。7.如权利要求1的方法，其中，第二栅极侧墙厚度大于第一栅极侧墙厚度。8.如权利要求1的方法，其中，步骤6进一步包括: 步骤a，在半导体器件上形成层间介质层； 步骤b，刻蚀层间介质层形成源漏接触孔，暴露重掺杂源漏区； 步骤c，在源漏接触孔中填充金属形成接触塞。9.如权利要求8的方法，其中，在步骤b之前进一步包括:选择性刻蚀去除栅极堆叠结构而在层间介质层中留下栅极开口，在栅极开口中形成第二栅极堆叠结构。10.一种半导体器件制造方法，包括: 步骤1，在衬底上外延生长形成抬升区； 步骤2，在抬升区上形成栅极堆叠结构以及第一栅极侧墙； 步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区； 步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙； 步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区； 步骤6，完成后续工艺，形成接触互连。
【专利摘要】一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构以及第一栅极侧墙；在第一栅极侧墙两侧外延生长形成抬升区；执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；完成后续工艺，形成接触互连。依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
【IPC分类】H01L21/336
【公开号】CN105489493
【申请号】CN201410499479
【发明人】秦长亮, 殷华湘, 李俊峰, 赵超
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月25日
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，特别是涉及一种鳍片场效应晶体管(FinFET)的制造方法。
【背景技术】
[0002]当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势(j)F、界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如lOOnm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。
[0003]FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性:更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。
[0004]由于FinFET的鳍片结构较窄，源区、漏区的自身面积以及接触面积均较小，因此导致器件的外部电阻较大。通常，业界的一般性流程包括，在形成鳍片结构之后，通过轻掺杂离子注入在鳍片结构顶部形成LDD，退火激活注入离子之后，在LDD顶部上外延生长抬升的源漏区以增大源漏区尺寸从而降低接触电阻，之后再对抬升源漏区注入掺杂或者在外延过程中原位掺杂。在LDD注入过程中，鳍片结构顶部表面的Si等材质会一定程度受到注入离子的轰击而产生局部或者全部非晶化，破坏了表面的单晶特性，影响了后续外延生长抬升源漏区的质量，抬升源漏区底部乃至顶部存在的外延生长缺陷将极大破坏器件性能。此夕卜，在外延生长工艺中，通常会包含一个预烘培的工艺过程，在外延生长工艺之前通过轻掺杂离子注入掺入LDD区的离子会在高温作用驱使下向沟道区扩散，使得在作为小尺寸器件的FinFET中短沟道效应变得愈发严重。
【发明内容】
[0005]由上所述，本发明的目的在于克服上述技术困难，提出一种半导体器件制造方法，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应。
[0006]为此，本发明提供了一种半导体器件制造方法，包括:步骤1，在衬底上形成栅极堆叠结构以及第一栅极侧墙；步骤2，在第一栅极侧墙两侧外延生长形成抬升区；步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；步骤6，完成后续工艺，形成接触互连。
[0007]其中，衬底上包括多个鳍片结构，所述栅极堆叠结构、第一栅极侧墙、抬升区、轻掺杂源漏区、重掺杂源漏区均形成在每个鳍片结构上和/或中。
[0008]其中，栅极堆叠结构为用于先栅工艺的高K绝缘层与金属导电层的堆叠结构，或者为用于后栅工艺的绝缘层与填充层的堆叠结构。
[0009]其中，在步骤2之前进一步包括，预清洁衬底表面。
[0010]其中，第二离子注入的深度等于、稍小于、或者稍大于抬升区高度与鳍片结构高度之和
[0011]其中，第二次注入的离子大部分分布在浅沟槽隔离之上的鳍片结构顶部以及外延的抬升区中。
[0012]其中，第二栅极侧墙厚度大于第一栅极侧墙厚度。
[0013]其中，步骤6进一步包括:步骤a，在半导体器件上形成层间介质层；步骤b，刻蚀层间介质层形成源漏接触孔，暴露重掺杂源漏区；步骤c，在源漏接触孔中填充金属形成接触塞。
[0014]其中，在步骤b之前进一步包括:选择性刻蚀去除栅极堆叠结构而在层间介质层中留下栅极开口，在栅极开口中形成第二栅极堆叠结构。
[0015]本发明还提供了一种半导体器件制造方法，包括:步骤1，在衬底上外延生长形成抬升区；步骤2，在抬升区上形成栅极堆叠结构以及第一栅极侧墙；步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；步骤6，完成后续工艺，形成接触互连。
[0016]依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
【附图说明】
[0017]以下参照附图来详细说明本发明的技术方案，其中:
[0018]图1至图6为依照本发明的半导体器件制造方法各步骤的剖视图；以及
[0019]图7为依照本发明的半导体器件制造方法的流程图。
【具体实施方式】
[0020]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应的半导体器件制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0021]如图1所示，在衬底1上形成栅极堆叠结构3，如图7的第一步骤。值得注意的是，各个附图并未严格按照比例绘制，例如缩小了鳍片1F高度而夸张了抬升区1H的高度，仅为了方便示意说明的目的。
[0022]先提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变娃(Strained Si)、锗娃(SiGe),或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。
[0023]任选的，对衬底1图形化而形成鳍片结构1F，也即衬底1顶部包括鳍片结构1F。例如，在衬底1顶部涂覆光刻胶薄膜并且曝光显影形成沿第一方向(图1中水平的左右方向)延伸的多个光刻胶图形(未示出)。以光刻胶图形为掩模各向异性地刻蚀衬底1形成多个鳍片结构1F，例如等离子干法刻蚀或RIE，刻蚀气体例如碳氟基气体(CF4、CH2F2、CHF3、CH3F、C3H6、C4Fs等)，或者针对Si材质采用TMAH湿法腐蚀。进一步优选地，在多个鳍片结构1F之间、周围通过热氧化、化学氧化、CVD (例如HDPCVD、PECVD等)填充形成例如氧化硅、氮氧化硅材质的绝缘层而构成浅沟槽隔离(STI)2。值得注意的是，本发明附图中示意性示出了一个优选实施例，也即针对FinFET做出改进，然而值得注意的是，本发明还可以用于平面M0SFET顶部的抬升源漏区的外延生长。换言之，本发明的技术方案可以不采用鳍片结构1F，而是直接在由STI 2包围的衬底1有源区中进行后续工艺，因此鳍片结构1F是任选的。
[0024]在衬底1顶面上(鳍片结构1F上)形成栅极堆叠结构3。例如通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺形成栅极绝缘层3A、栅极导电层3B，并随后通过各向异性刻蚀形成栅极堆叠结构3。在本发明一个优选实施例中，采用后栅工艺，因此栅极堆叠结构为伪栅极堆叠结构3，伪栅极绝缘层3A例如为氧化硅，伪栅极导电层3B例如为非 晶硅、多晶硅、非晶碳及其组合。在本发明另一优选实施例中，采用先栅工艺，因此栅极堆叠结构最终保留，栅极绝缘层3A为高K材料，栅极导电层3B为金属、金属合金、金属氮化物及其组合，两层之间还可以插入功函数调节层(未示出)。随后，在(伪)栅极堆叠结构3顶部、侧壁以及衬底1表面上和/或鳍片结构1F上沉积例如氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳(DLC)材质的绝缘层4并各向同性刻蚀形成第一栅极侧墙4A。第一侧墙4A仅用于未来LDD注入，因此可以采用热氧化或者LPCVD工艺形成的氧化硅，厚度通常较薄，例如仅
0..8 ?2nm。
[0025]如图2所示，如图7的第二步骤，在衬底1上外延生长抬升区1H(也即外延生长结构高于原始鳍片1F的那一部分)，优选地位于伪栅极堆叠结构3两侧(沿第一方向)。优选地，采用氟基溶液一一诸如稀释HF(dHF)溶液或者稀释缓释刻蚀剂(dBOE)进行短时间的表面清洁，去除衬底1、鳍片结构1F表面可能存在的氧化物，例如氧化硅薄层。此后，采用PECVD、MOCVD、MBE、ALD等工艺选择性外延生长与衬底1材质相同或相近的抬升区1H。例如，衬底1为Si时，抬升区1H材料可以为3丨、3丨66、3扣、3丨66(:、66311、111311等，并且可以在衬底1与抬升区1H之间具有晶格常数在两者之间的缓冲层或晶种层(未示出)以使得上下两层晶格相匹配。在此过程中，由于栅极堆叠结构3和第一栅极侧墙4A、以及STI 2均为绝缘材料，与衬底1的半导体材料晶格常数巨大，因此外延生长仅生长在鳍片结构1F或衬底1表面露出的区域处，也即自对准的或者选择性的。
[0026]如图3所示，如图7的第三步骤，以第一栅极侧墙4A为掩模，对抬升区1H执行第一离子注入，在第一栅极侧墙4A抬升区和/或两侧衬底1 (鳍片结构1F)中形成轻掺杂源漏区(LDD结构)1LS和1LD。通过调整离子注入的离子重量、注入能量等工艺参数，可以控制注入区的深度。在本发明一个优选实施例中，注入深度可以超过抬升区1H的高度的一半，甚至超过抬升区1H整个高度而进入其下方的鳍片1F中(未示出)，但是优选地注入深度不超过抬升区1H与鳍片1F高度之和一也即注入区不深入下方衬底1中。
[0027]如图4所示，如图7的第四步骤，在栅极堆叠结构3两侧形成第二栅极侧墙4B。采用PECVD、HDPCVD、溅射等工艺，沉积氮化硅、氮氧化硅、DLC材质的绝缘层4B并各向同性刻蚀形成第二栅极侧墙4B。第二栅极侧墙4B沿第一方向的宽度/厚度要大于第一栅极侧墙4A，以便于控制重掺杂源漏区的位置使其距离沟道区较远。第二栅极侧墙4B厚度例如
3—10nm 并优选 5nm。
[0028]如图5所示，如图7的第五步骤，以第二栅极侧墙4B为掩模，对抬升区1H执行第二离子注入，在栅极侧墙4B两侧衬底1(鳍片结构1F)中形成重掺杂源漏区1HS和1HD。优选地，增大离子重量和注入能量，使得第二离子注入的深度超过抬升区1H从而进入衬底1(鳍片结构1F)中，也即第二离子注入的深度等于抬升区1H高度与鳍片1F高度之和，或者稍大于该高度之和，例如超过该高度之和1?3nm，又或者稍小于该高度之和，例如低于该高度之和1?3nm。在第二次离子注入过程中，注入的离子大部分(例如数量百分比超过80%、乃至90%以上，该术语仅用于定性描述)分布在浅沟槽隔离之上的鳍片结构顶部以及外延的抬升区中。
[0029]如图6所示，如图7的第六步骤，完成后续工艺。例如在整个器件上旋涂或CVD沉积低k材料的层间介质层(ILD)5。对于先栅工艺而言,保留高K/金属(HKMG)的栅极堆叠结构3，直接刻蚀ILD 5形成暴露抬升源漏区的接触孔(未示出)，在接触孔中填充金属形成接触塞6。对于后栅工艺而言，选择性刻蚀去除栅极堆叠结构3，在ILD5中留下栅极开口(未示出)，在栅极开口中填充HKMG的最终栅极结构3’ (图中未示出)，随后刻蚀ILD 5形成暴露抬升源漏区的接触孔(未示出)，在接触孔中填充金属形成接触塞6。最后，可以平坦化各层直至暴露栅极堆叠结构3/3’。
[0030]此外，本申请附图1、2仅示意了先形成栅极堆叠结构3然后外延的工序，但是本申请也可以采用先在鳍片1F上外延形成抬升区1H，然后沉积栅极堆叠结构3。换言之，图7所示的步骤1、2可以顺序对调。
[0031]依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
[0032]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件制造方法，包括: 步骤1，在衬底上形成栅极堆叠结构以及第一栅极侧墙； 步骤2，在第一栅极侧墙两侧外延生长形成抬升区； 步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区； 步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙； 步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区； 步骤6，完成后续工艺，形成接触互连。2.如权利要求1的方法，其中，衬底上包括多个鳍片结构，所述栅极堆叠结构、第一栅极侧墙、抬升区、轻掺杂源漏区、重掺杂源漏区均形成在每个鳍片结构上和/或中。3.如权利要求1的方法，其中，栅极堆叠结构为用于先栅工艺的高K绝缘层与金属导电层的堆叠结构，或者为用于后栅工艺的绝缘层与填充层的堆叠结构。4.如权利要求1的方法，其中，在步骤2之前进一步包括，预清洁衬底表面。5.如权利要求2的方法，其中，第二离子注入的深度等于、稍大于、或者稍小于抬升区高度与鳍片结构高度之和。6.如权利要求5的方法，第二次注入的离子大部分分布在浅沟槽隔离之上的鳍片结构顶部以及外延的抬升区中。7.如权利要求1的方法，其中，第二栅极侧墙厚度大于第一栅极侧墙厚度。8.如权利要求1的方法，其中，步骤6进一步包括: 步骤a，在半导体器件上形成层间介质层； 步骤b，刻蚀层间介质层形成源漏接触孔，暴露重掺杂源漏区； 步骤c，在源漏接触孔中填充金属形成接触塞。9.如权利要求8的方法，其中，在步骤b之前进一步包括:选择性刻蚀去除栅极堆叠结构而在层间介质层中留下栅极开口，在栅极开口中形成第二栅极堆叠结构。10.一种半导体器件制造方法，包括: 步骤1，在衬底上外延生长形成抬升区； 步骤2，在抬升区上形成栅极堆叠结构以及第一栅极侧墙； 步骤3，执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区； 步骤4，在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙； 步骤5，执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区； 步骤6，完成后续工艺，形成接触互连。
【专利摘要】一种半导体器件制造方法，包括：在衬底上形成栅极堆叠结构以及第一栅极侧墙；在第一栅极侧墙两侧外延生长形成抬升区；执行第一离子注入，对抬升区和/或衬底进行掺杂，形成轻掺杂源漏区；在第一栅极侧墙两侧的抬升区上形成第二栅极侧墙；执行第二离子注入，对抬升区和/或衬底进行掺杂，形成重掺杂源漏区；完成后续工艺，形成接触互连。依照本发明的半导体器件制造方法，在衬底上外延生长抬升源漏区之后再进行轻掺杂离子注入，能够提高抬升源漏区的外延生长质量并且减缓小尺寸器件的短沟道效应，提高了器件性能和可靠性。
【IPC分类】H01L21/336
【公开号】CN105489493
【申请号】CN201410499479
【发明人】秦长亮, 殷华湘, 李俊峰, 赵超
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月25日
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