隧穿场效应晶体管以及制造此类晶体管的方法
隧穿场效应晶体管以及制造此类晶体管的方法
【技术领域】
[0001]本揭露通常涉及场效应晶体管(FET)半导体装置的制造，尤其涉及隧穿场效应晶体管(tunneling field effect transistor ；TFET)以及制造此类晶体管的各种方法。
【背景技术】
[0002]制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路！applicat1nspecific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件。所谓的金属氧化物场效应晶体管(M0SFET或FET)代表一种重要类型的电路元件，其大体上确定集成电路的性能。可以各种不同的配置来制造场效应晶体管，例如平面装置、3D装置例如FinFET、纳米线装置等。无论晶体管装置的配置如何，场效应晶体管通常都包括源区、漏区、位于该源区与该漏区之间的沟道区，以及位于该沟道区上方或围绕该沟道区的栅极电极。通过设置施加于该栅极电极的电压来控制流过该场效应晶体管的驱动电流。例如，对于NMOS装置，如果没有电压施加于栅极电极，则没有电流流过该NMOS装置(忽略不想要的漏电流，该漏电流较小)。但是，当在栅极电极上施加适当的正电压时，该NMOS装置的沟道区变为导电，从而允许电流经该导电沟道区在该源区与该漏区之间流动。
[0003]平面场效应晶体管通常形成于具有平坦上表面的主动区中及上方。与平面场效应晶体管相比，所谓的3D装置，例如示例FinFET装置，为三维结构。图1A显示形成于半导体衬底12上方的示例现有技术FinFET半导体装置10的透视图，参考该图以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置10包括定义三个示例鳍片16的多个沟槽14、栅极结构18、侧间隙壁20以及栅极覆盖层22。鳍片16具有三维配置:高度
H、宽度W以及轴向长度L。鳍片16的轴向长度L与装置10操作时在装置10中的电流行进的方向对应。由栅极结构18覆盖的鳍片16的部分是FinFET装置10的沟道区。栅极结构18通常由例如高k绝缘材料(k值为10或更大)或二氧化硅层的栅极绝缘材料层以及充当装置10的栅极电极的一个或多个导电材料层(例如金属、金属合金、金属堆叠和/或多晶硅)组成。
[0004]所谓的隧穿场效应晶体管(tunnelingfield effect transistor ；TFET)正被研究用于制造当前及新一代集成电路产品。与传统的平面及3D晶体管装置相比，TFET往往呈现较快的开关速度，但它们的主要问题在于产生足够高的导通电流(IJ。图1B显示示例点隧穿场效应晶体管1P的示意图。如图所示，装置1P由P掺杂源区12、N掺杂漏区14以及沟道或本征区16组成。沟道区16通常不掺杂。图中还显示栅极绝缘层18以及栅极电极
20。对于如装置1P的点隧穿装置，栅极电极20通常延伸于源区12上的距离22可在约O至I纳米的范围内。一般来说，如上所述，必须在装置1P的栅极电极20上施加适当的控制电压来形成导电沟道，电流可通过该导电沟道自源区12流至漏区14。在理想情况下，将场效应晶体管从关闭状态转换为导通状态，将在该装置的整个沟道长度中瞬间同时发生。不过，在实际装置中，此类导电沟道区不会瞬间形成。相反，当在栅极电极上施加电压时，该导电沟道在有限时间段内形成，尽管是很小的时间段。仅在一段时间以后，该装置的完全导通电流才流过该装置的沟道区。因此，图1B显示处于电流24刚开始在沟道区16中流动的时间点的装置10P。更具体地说，图1B中显示三条示意电流线24A至24C。电流24开始于电流24A，接着为24B，接着为24C等等。这个过程持续至装置1P完全导通，且最大驱动电流24通过该沟道区流至漏极14。
[0005]图1C显示具有不同架构的另一种形式TFET装置一所谓的线隧穿场效应晶体管1L的示意图。除了栅极电极20位于P掺杂源区12上的距离26可在约5至15纳米的范围以外，线隧穿场效应晶体管1L具有与装置1P相同的基本配置。在线隧穿场效应晶体管1L中，尽管仍有点隧穿电流24贡献，但主要有线隧穿电流28，线隧穿电流28在源区中大体上垂直朝向栅极电极20隧穿并接着流向沟道。
[0006]图1D显示示例全硅TFET装置的模拟结果图。更具体地说，水平轴是栅极与源极之间的电压(Vgs)，而垂直轴是流过沟道区的电流(Ids)。如上所述，实际晶体管装置的导电沟道区要花一些时间才能完全形成，从而使装置完全导通。装置设计人员使用术语-亚阈值电压斜率或摆幅(SS)-来说明需要多长时间在场效应晶体管中形成导电沟道区。一般来说，沟道区形成越快越好，因为这表示较快的开关时间。图1D显示上述两个示例TFET装置10PU0L的亚阈值电压斜率的模拟结果(其中，EOT = 0.8nm ；NS= 10 20cm 3；ffF = 4.05eV ；以及Vds= IV)。一般来说，与点隧穿装置1P相比，线隧穿装置1L呈现较好的开关时间以及较陡的SS斜率。
[0007]图1E显示另一种形式的场效应晶体管一垂直取向的N型纳米线TFET装置30。一般来说，装置30包括P掺杂源区34、N掺杂漏区32以及沟道或本征区36。沟道区36通常不掺杂。图中还显示栅极绝缘层38以及栅极电极40。对于如装置1P的纳米线装置，栅极电极40围绕沟道区36设置。在一些此类装置中，栅极电极40经尺寸设定而以相当量延伸于源区34上方，从而引入线隧穿电流，如上面关于装置1L所述。
[0008]需要一种与上述线隧穿TFET所呈现的SS特性相比可呈现较好SS特性的TFET装置，以及一种预期会产生可接受的驱动电流水平的TFET装置。而且，需要这样一种TFET装置，其可在通过使用批量生产技术制造集成电路产品的生产环境中制造。
【发明内容】
[0009]下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0010]—般来说，本揭露涉及具有独特架构的隧穿场效应晶体管(TFET)以及制造此类晶体管的各种方法。这里所揭示的一种示例方法包括:除其它以外，在半导体衬底上方形成第一半导体材料，使用第一类型掺杂物材料掺杂该第一半导体材料，该第一半导体材料沿该装置的漏区、栅区以及源区的全长延伸，形成第一掩膜层，其掩蔽该漏区但暴露该栅区的至少部分并暴露该源区，以及在该第一掩膜层就位的情况下，在该栅区的至少部分上方以及该源区上方形成第二半导体材料。在这个例子中，该方法还包括:在该第一掩膜层就位的情况下，在该第二半导体材料上方及该栅区的至少部分上方以及该源区上方形成第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料，在该第一掩膜层就位的情况下，形成第二掩膜层，其掩蔽该漏区但暴露该栅区的至少部分，以及在该暴露栅区的至少部分上方形成栅极结构。
[0011]这里所揭示的一种示例隧穿场效应晶体管装置包括:除其它以外，衬底，位于该衬底上方由第一类型掺杂物材料掺杂的第一半导体材料组成的本体，该本体具有大体上垂直于该衬底的上表面取向的轴，该本体具有两个侧表面以及上表面，该本体沿该装置的漏区、栅区以及源区的全长延伸，以及位于该栅区的至少部分上方以及该源区上方的第二半导体材料。在这个例子中，该装置还包括:位于该第二半导体材料上方及该栅区的至少部分上方以及该源区上方的第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料，以及位于该栅区中的该第一、第二以及第三半导体材料上方的栅极结构。
【附图说明】
[0012]结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，以及其中:
[0013]图1A显示现有技术FinFET装置的一个示例实施例的透视图；
[0014]图1B至IC显示现有技术TFET装置的剖视示意图；
[0015]图1D显示现有技术TFET装置的SS特性图；
[0016]图1E显示现有技术纳米线TFET装置的剖视示意图；
[0017]图2A至2F显示这里所揭示的具有独特架构的隧穿场效应晶体管(TFET)的一个示例实施例；以及
[0018]图3A至3M显示制造这里所揭示的隧穿场效应晶体管(TFET)的一个实施例的各种示例 方法。
[0019]尽管这里所揭示的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反的，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
【具体实施方式】
[0020]下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，这些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本揭露所执行的常规程序。
[0021]现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本揭露与本领域技术人员已知的细节混淆，但仍包括这些附图以说明并解释本揭露的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0022]本揭露涉及形成具有独特的同轴架构的隧穿场效应晶体管(TFET)的各种方法以及制造此类晶体管的各种方法。在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可应用于各种装置，包括但不限于逻辑装置、存储器装置等，并且这里所揭示的方法可用于形成N型或P型TFET装置。现在参照附图详细说明这里所揭示的方法及装置的各种示例实施例。
[0023]图2A至2F显示这里所揭露的隧穿场效应晶体管(TFET)的一个示例实施例。在一个实施例中，示例TFET装置100会形成于具有块体配置的半导体衬底102中及上方。TFET装置100可为NMOS或PMOS晶体管。TFET装置100的栅极结构可通过使用所谓的“先栅极”或“替代栅极“后栅极”)技术形成。衬底102可由硅制成或者由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。另外，附图中未显示各种掺杂区，例如源/漏区、环状注入区、阱区等。当然，不应当认为这里所揭露的发明限于这里所示及所述的例子。这里所揭示的装置100的各种组件及结构可通过使用各种不同的材料并通过执行各种已知技术例如化学气相沉积(chemical vapordeposit1n ；CVD)制程、原子层沉积(atomic layer deposit1n ；ALD)制程、热生长制程、外延生长制程、旋涂技术等形成。这些各种材料层的厚度也可依据特定的应用而变化。
[0024]图2A显示与本申请的背景部分所揭示的装置10P及10L相比较的这里所揭露的新颖TFET装置100的SS特性图(基于模拟)。除添加用以显示这里所揭露的TFET装置100的结果的线以外，图2A与图1D相同。如图所示，与装置10P及10L相比，TFET装置100呈现显着提升的SS特性。更具体地说，这里所揭示的TFET装置100经制造及配置以在装置100中仅出现线隧穿电流，也就是消除点隧穿电流，后面将作详细说明。
[0025]—般来说，这里所揭示的TFET装置100经制造而使其具有大体上呈鳍状的结构，该结构具有高度、宽度以及沿装置100操作时的电流行进方向(也就是沟道长度方向)延伸的长轴。图2B包含显示装置100以及N掺杂漏区108、P掺杂源区112以及栅极电极结构116的总体方位的简单平面视图。图中还显示装置100的栅极长度(GL)以及栅极宽度(GW)方向。如图所示，TFET装置100通常具有漏区、栅区以及源区。图2B还包含沿栅极宽度方向(GW)穿过装置100的沟道区所作的装置100的放大剖视图；图2C显示沿栅极长度方向(GL)穿过装置100的沟道区所作的装置100的放大剖视图；图2D显示装置100的侧视图；图2E显示沿图2D中的标示处所作的装置100的剖视图；以及图2F显示装置100的可能替代实施例的剖视图。
[0026]具体参照图2B及2C，这里所揭示的示例TFET装置100由N掺杂漏区108、沟道区110 (有时被称为本征区)、P掺杂源区112、栅极绝缘层114以及导电栅极电极116组成。图中还显示示意线隧穿电流118。N掺杂漏区108定义装置100的本体，其具有大体上垂直于衬底102的上表面取向的轴123。还应当注意，N掺杂漏区108本体具有两个侧表面108X以及上表面108Y，且N掺杂漏区108本体沿装置100的漏区、栅区以及源区的全长延伸。
[0027]由于这里所揭示的TFET装置100的几何结构，在TFET装置100中仅产生线隧穿电流118。也就是说，这里所揭露的TFET装置100的同轴架构排除任意点隧穿贡献。N掺杂漏区108位于能带偏移缓冲材料104上方，能带偏移缓冲材料104位于隔离材料106之间，它们全部位于衬底102上方。能带偏移缓冲材料104也沿装置100的漏区、栅区以及源区的全长延伸。
[0028]在一个实施例中，能带偏移缓冲材料104、N掺杂漏区108、沟道区110以及P掺杂源区112可各自由II1-V族化合物半导体材料或IV族材料组成，它们通过外延沉积制程形成，后面将作详细说明。在一些情况下，可对层104、108、110及112的材料进行原位掺杂和/或通过离子注入技术掺杂。层104、108、110及112的材料不必全部由相同材料制成，不过在一些应用中可能发生此类情况。栅极绝缘层114可由高k栅极绝缘材料(k值为10或更大)组成，且栅极电极116可由一个或多个金属或金属合金层组成。隔离材料106可由例如二氧化硅组成。请参照图2B，在一个示例实施例中，N掺杂漏区108可具有约3至4纳米的横向厚度，沟道区100可具有约I至2纳米的横向厚度，以及P掺杂源区112可具有约2至3纳米的横向厚度。在一个实施例中，N掺杂漏区108应当具有约5 X 119至I X 10 21离子/cm3量级的掺杂物浓度。P掺杂源区112不应当过重掺杂，也就是，它应当具有约5X1018至8X 119离子/cm3量级的掺杂物浓度。一般来说，与不位于栅极结构下方的P掺杂源区112的部分相比，位于栅极结构下方的P掺杂源区112的部分应当为较轻的重掺杂。位于栅极结构横向外部的P掺杂源区112的部分可为较重掺杂(例如5 X 119至I X 10 21离子/cm3)，以增加较重掺杂区的电导率，从而降低形成与P掺杂源区112的较重掺杂部分的接触时的电阻。不过，对于位于栅极结构下方的P掺杂源区112的部分，掺杂物浓度不应当高至屏蔽栅极的电场。如图2C至2D所示，如果需要，可单独增加位于栅极结构横向外部的P掺杂源区112和/或N掺杂漏区108的部分的尺寸，分别如虚线112X、108X所示。
[0029]图2F显示这里所揭示的TFET装置100的一个实施例，其中，形成P掺杂源区112以使其不会横向延伸于整个栅区上。例如，栅极结构(沿栅极长度方向)可具有约5至30纳米的长度116L，而位于栅极结构下方的P掺杂源区112的部分可具有约5至30纳米的长度。换句话说，与栅极结构的总体长度116L相比，P掺杂源区112在栅极结构下方仅延伸一定距离，该距离等于栅极结构的总体长度116L的大约50至100%。
[0030]图3A至3M显示制造这里所揭示的隧穿场效应晶体管(TFET)的一个实施例的各种示例方法。图3A显示执行数个制程操作以后的装置100。首先，通过图案化蚀刻掩膜(未图示)例如图案化硬掩膜层执行一个或多个蚀刻制程(例如非等向性蚀刻制程)，以在衬底102中定义多个鳍片形成沟槽105。沟槽105的形成导致形成初始鳍片结构103。接着，在沟槽105中形成绝缘材料层106，例如二氧化硅层。在一个示例实施例中，为形成绝缘材料层106，可在装置上覆被沉积绝缘材料层，以过填充沟槽105，并接着执行一个或多个化学机械抛光(chemical mechanical polishing ；CMP)制程，以平坦化材料层106的上表面以及鳍片103的上表面，该制程移除蚀刻沟槽105时所使用的图案化掩膜层。鳍片形成沟槽105及鳍片103的总体尺寸、形状以及配置可依据特定的应用而变化。在附图中，所示的鳍片形成沟槽105通 过执行非等向性蚀刻制程形成，该制程导致鳍片形成沟槽105具有示意的通常呈矩形的配置。在实际的真实装置中，鳍片形成沟槽105的侧壁可能稍微向内收窄，不过在附图中未显示该配置。在一些情况下，鳍片形成沟槽105在接近鳍片形成沟槽105的底部可具有凹入轮廓(未图示)。与通过执行非等向蚀刻制程形成的通常呈矩形配置的鳍片形成沟槽105相比，通过执行湿式蚀刻制程形成的鳍片形成沟槽105往往具有更加圆角化的配置或非线性配置。因此，鳍片形成沟槽105的尺寸及配置以及其制造方式以及鳍片103的常规配置不应被视为本发明的限制。出于揭露方便的目的，在后续附图中仅显示大体上呈矩形的鳍片形成沟槽105及鳍片103。鳍片结构103的宽度及高度以及沟槽105的深度可依据特定的应用而变化。
[0031]图3B显示执行定时蚀刻制程以移除鳍片103的全部或部分并由此定义鳍片开口103A以后的装置100。一些半导体材料102暴露于鳍片开口 103A内。如果移除少于鳍片103的全部，则它可为初始鳍片结构103的部分。
[0032]图3C显示在鳍片开口 103A中形成能带偏移缓冲材料104以后的装置100。能带偏移缓冲材料104的垂直厚度可依据特定的应用而变化。设置能带偏移缓冲材料104以将载流子限制于装置100内并防止载流子溢出进入衬底内。通过将鳍片开口 103中的衬底材料用作起始或模板材料来执行外延生长制程，从而可形成能带偏移缓冲材料104。能带偏移缓冲材料104可掺杂或不掺杂。如上所述，形成能带偏移缓冲材料104以使其沿装置100的漏区、栅区以及源区的全长延伸。在一个实施例中，可控制该外延生长制程，以使能带偏移缓冲材料104形成至其最终所需的厚度，并停止该外延制程。在另一个实施例中，可使能带偏移缓冲材料104生长至大于其所需的最终目标厚度的厚度，接着，可执行凹入蚀刻制程，以蚀刻能带偏移缓冲材料104至其最终所需厚度。如上所述，能带偏移缓冲材料104可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，能带偏移缓冲材料104可由InP、GaAs、InAlAs, Si等组成。在一些情况下，可省略能带偏移缓冲材料104。
[0033]图3D显示在能带偏移缓冲材料104上的鳍片开口 103A中形成N掺杂漏区108以后以及执行CMP制程以平坦化N掺杂漏区108材料的上表面以及绝缘材料层106以后的装置100。可通过执行外延生长制程来形成N掺杂漏区108材料，且可使用N型掺杂物材料对其原位掺杂。当然，本领域的技术人员将了解，这里所示的示例TFET装置100为N型TFET装置。对于P型TFET装置100，会使用P型掺杂物对区108掺杂，并使用N型掺杂物对区112掺杂。最终N掺杂漏区108材料中的掺杂物材料的浓度可依据特定的应用而变化。如上所述，形成N掺杂漏区108以使其沿装置100的漏区、栅区以及源区的全长延伸。如上所述，N掺杂漏区108材料可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，N掺杂漏区108可由InGaSb、InGaAs、InAs等组成。
[0034]图3E显示在绝缘材料层106上执行定时的凹入回蚀刻制程以使绝缘材料层106的上表面凹入至想要的高度，从而在该凹入表面上方暴露N掺杂漏区108的所需量以后的装置100。在该示例中，执行该凹入以暴露N掺杂漏区108的大体全部垂直高度，不过此类情况可能不会发生在所有应用中。
[0035]图3F显示执行数个制程操作以后的装置100。首先，在装置100上形成图案化掩膜层107，例如硬掩膜层(例如氮化硅)。图案化掩膜层107覆盖装置100的漏区中的N掺杂漏区108的部分。接着，在掩蔽该漏区的情况下，通过执行已知的外延沉积制程围绕N掺杂漏区108的暴露部分顺序形成与沟道区110及P掺杂源区112对应的两个半导体包覆材料层(可将这些层统称为“包覆层”)。在一个实施例中，可在不掺杂情况下形成沟道区110材料。如上所述，可使用P型掺杂物材料对P掺杂源区112材料进行原位掺杂。如上所述，位于装置100的栅区中的最终栅极结构下方的P掺杂源区112的部分的掺杂物浓度不应当过重掺杂。当然，位于该装置的栅区中的最终P掺杂源区112的部分中的掺杂物材料的浓度可依据特定的应用而变化。如上所述，沟道区110材料可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，沟道区110材料可由InGaAs、InAs、SiGe等组成。另外，如上所述，P掺杂源区112材料可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，P掺杂源区112可由InGaSb、InGaAs、InAs、SiGe等组成。
[0036]图3G显示在装置100上形成例如硬掩膜层(例如氮化硅)的另一个图案化掩膜层109以后的装置100。图案化掩膜层109覆盖该装置的源区，也就是，它覆盖将位于已完成装置100的栅极结构横向外部的P掺杂源区112的部分。
[0037]在这里所示的示例中，通过使用已知的替代栅极制造技术来形成装置100的栅极结构。因此，图3H显示围绕装置的栅区(也就是未被掩膜层107、109覆盖的装置的部分)形成示例牺牲栅极结构111以后的装置100。图3H中的底部附图为侧视图，而非剖视图，其旨在简化这里的呈示。图中还显示示例侧间隙壁113以及栅极覆盖层115。牺牲栅极结构111可包括二氧化硅牺牲栅极绝缘层以及牺牲多晶硅或金属栅极电极。此类牺牲栅极结构
111、侧间隙壁113以及栅极覆盖层115的制造方式为本领域技术人员所熟知。
[0038]图31显示移除掩膜层109以后的装置100。这暴露位于牺牲栅极结构111横向外部的P掺杂源区112。
[0039]图3J显示执行另一个外延沉积制程以在虚线117上方在P掺杂源区112的暴露部分上形成额外半导体材料112A以后的装置100。所形成的额外外延材料112A的量可依据特定的应用而变化。在一些实施例中，甚至可不形成额外半导体材料112A。另外，在流程的这个制造点，在无额外半导体材料112A形成的情况下，通过离子注入可将额外的P型掺杂物添加至P掺杂源区112的暴露部分。添加该额外的掺杂物材料以增加该装置的这个区的电导率。在形成额外材料112A的情况下，可原位掺杂额外材料112A，以提供想要的掺杂水平。在其它情况下，即使形成额外材料112A，也可执行独立的离子注入制程，以向装置100的这个区内引入额外的掺杂物材料。另外，尽管附图中未显示，但在流程的这个制造点，也可移除掩膜层107，以局部增加被掩膜层107覆盖的N掺杂漏区108的部分的厚度/掺杂物浓度。当然，在此情况下需要掩蔽P掺杂源区112。
[0040]图3K显示在装置100上形成例如硬掩膜层(例如氮化硅)的另一个图案化掩膜层119以后的装置100。图案化掩膜层119覆盖将位于已完成装置100的栅极结构横向外部的P掺杂源区112的部分。
[0041]下一个主要操作包括形成装置100的最终替代栅极结构。因此，图3L显示移除栅极覆盖层115以及牺牲栅极结构111以后并通过使用已知的替代栅极技术在装置100上形成上述栅极绝缘层114及栅极电极116以后的产品100。要注意的是，在这个实施例中，P掺杂源区112的部分位于装置100的整个沟道长度的整个栅区下方。在完整阅读本申请以后，本领域的技术人员将意识到，附图中所示的装置100的栅极结构(也就是栅极绝缘层114以及栅极电极116)意图为代表性质。也就是说，该栅极结构可由各种不同的材料组成，且它可具有各种配置。图中未显示通常位于栅极电极材料116上方的栅极覆盖层。如图所示，该替代栅极结构位于装置100的栅区中的第一 108、第二 110以及第三112半导体材料上方，且它围绕装置100的基本呈鳍状的结构的侧表面108X及上表面108Y设置。
[0042]图3M显示移除掩膜层107及119以显示已完成TFET装置100以后的装置100。在这个制造点，可执行传统的制造技术来完成装置100的制造。例如，随后，通过使用传统技术可在装置100上方形成各种接触及金属化层。
[0043]由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明不限于这里所示架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及 所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，所附的权利要求规定本发明的保护范围。
【主权项】
1.一种形成包括漏区、源区、栅区以及栅极结构的隧穿场效应晶体管装置的方法，该方法包括: 在半导体衬底上方形成第一半导体材料，使用第一类型掺杂物材料掺杂该第一半导体材料，该第一半导体材料沿该漏区、该栅区以及该源区的全长延伸； 形成第一掩膜层，其掩蔽该漏区但暴露该栅区的至少部分并暴露该源区； 在该第一掩膜层就位的情况下，在该栅区的至少部分上方以及该源区上方形成第二半导体材料； 在该第一掩膜层就位的情况下，在该第二半导体材料上方及该栅区的至少部分上方以及该源区上方形成第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料； 在该第一掩膜层就位的情况下，形成第二掩膜层，其掩蔽该漏区但暴露该栅区的至少部分；以及 在该暴露栅区的至少部分上方形成栅极结构。2.如权利要求1所述的方法，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由II1-V族化合物半导体材料或IV族材料组成。3.如权利要求2所述的方法，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由不同的半导体材料制成。4.如权利要求1所述的方法，其中，形成该第一半导体材料、形成该第二半导体材料以及形成该第三半导体材料包括执行三个独立的外延沉积制程。5.如权利要求1所述的方法，其中，形成该第二半导体材料包括形成该第二半导体材料以使其沿与该装置的沟道长度方向对应的方向大体上延伸于该整个栅区上。6.如权利要求1所述的方法，其中，该第一半导体材料为该漏区的部分，该第二半导体材料定义沟道区，以及该第三半导体材料为该源区的部分。7.如权利要求1所述的方法，其中，形成该第二半导体材料包括在不掺杂情况下形成该第二半导体材料。8.如权利要求1所述的方法，其中，形成该栅极结构包括形成替代栅极结构。9.如权利要求1所述的方法，其中，在形成该第二掩膜层之前，该方法包括执行外延沉积制程，以在位于该装置的该源区中的该第三半导体材料上形成额外半导体材料。10.如权利要求1所述的方法，其中，该第一半导体材料定义本体，该本体具有大体上垂直于该衬底的上表面的轴，该本体具有两个侧表面以及上表面。11.如权利要求10所述的方法，其中，形成该栅极结构包括形成围绕该本体的该上表面以及该本体的该两个侧表面的至少部分设置的栅极结构。12.如权利要求1所述的方法，其中，形成该第三半导体材料包括形成该第三半导体材料以使其所具有的该第二掺杂物材料的掺杂物浓度落入5 X 1is至8 X 10 19离子/cm 3的范围内，以及其中，形成该第一半导体材料包括形成该第一半导体材料以使其所具有的该第一掺杂物材料的掺杂物浓度落入5 X 119至IX 10 21离子/cm3的范围内。13.一种形成包括漏区、源区、栅区以及栅极结构的隧穿场效应晶体管装置的方法，该方法包括: 在半导体衬底中形成鳍片； 移除该鳍片的至少部分，以定义鳍片开口，该鳍片开口至少部分由与该鳍片相邻的绝缘材料界定； 在该鳍片开口内形成能带偏移缓冲半导体材料； 在该鳍片开口内的该能带偏移缓冲半导体材料上形成第一半导体材料，使用第一类型掺杂物材料掺杂该第一半导体材料，该第一半导体材料沿该漏区、该栅区以及该源区的全长延伸； 形成第一掩膜层，其掩蔽该漏区但暴露该栅区的至少部分并暴露该源区； 在该第一掩膜层就位的情况下，在该第一半导体材料上及该栅区的至少部分上方以及该源区上方形成第二半导体材料； 在该第一掩膜层就位的情况下，在该第二半导体材料上及该栅区的至少部分上方以及该源区上方形成第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料； 在该第一掩膜层就位的情况下，形成第二掩膜层，其掩蔽该漏区但暴露该栅区的至少部分；以及 在该暴露栅区的至少部分上方形成栅极结构。14.如权利要求13所述的方法，其中，形成该第二半导体材料包括形成该第二半导体材料以使其沿与该装置的沟道长度方向对应的方向大体上延伸于该整个栅区上。15.如权利要求13所述的方法，其中，该第一半导体材料为该漏区的部分，该第二半导体材料定义沟道区，以及该第三半导体材料为该源区的部分。16.如权利要求13所述的方法，其中，形成该第二半导体材料包括在不掺杂情况下形成该第二半导体材料。17.如权利要求16所述的方法，其中，形成该第三半导体材料包括形成该第三半导体材料以使其所具有的该第二掺杂物材料的掺杂物浓度落入5X 1is至8X 10 19离子/cm3的范围内，以及其中，形成该第一半导体材料包括形成该第一半导体材料以使其所具有的该第一掺杂物材料的掺杂物浓度落入5 X 119S I X 10 21离子/cm3的范围内。18.如权利要求13所述的方法，其中，在形成该第二掩膜层之前，该方法包括执行外延沉积制程，以在位于该装置的该源区中的该第三半导体材料上形成额外半导体材料。19.如权利要求13所述的方法，其中，该第一半导体材料定义本体，该本体具有大体上垂直于该衬底的上表面的轴，该本体具有两个侧表面以及上表面。20.如权利要求19所述的方法，其中，该栅极结构围绕该本体的该上表面以及该本体的该两个侧表面的至少部分设置。21.—种包括漏区、源区以及栅区的隧穿场效应晶体管装置，该装置包括: 半导体衬底； 位于该衬底上方由第一类型掺杂物材料掺杂的第一半导体材料组成的本体，该本体具有大体上垂直于该衬底的上表面取向的轴，该本体具有两个侧表面以及上表面，该本体沿该漏区、该栅区以及该源区的全长延伸； 第二半导体材料，位于该栅区的至少部分上方以及该源区上方； 第三半导体材料，位于该第二半导体材料上方及该栅区的至少部分上方以及该源区上方，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料；以及 栅极结构，位于该栅区中的该第一、第二以及第三半导体材料上方。22.如权利要求21所述的装置，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由II1-V族化合物半导体材料或IV族材料组成。23.如权利要求21所述的装置，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由不同的半导体材料制成。24.如权利要求21所述的装置，其中，该第二半导体材料沿与该装置的沟道长度方向对应的方向大体上延伸于该整个栅区上。25.如权利要求21所述的装置，其中，该第一半导体材料为该漏区的部分，该第二半导体材料定义沟道区，以及该第三半导体材料为该源区的部分。26.如权利要求21所述的装置，其中，该第二半导体材料为未掺杂材料。27.如权利要求21所述的装置，其中，该栅极结构包括替代栅极结构。28.如权利要求21所述的装置，其中，该栅极结构围绕该本体的该上表面以及该本体的该两个侧表面的至少部分设置。29.如权利要求21所述的装置，其中，该第三半导体材料所具有的该第二掺杂物材料的掺杂物浓度落入5 X 1is至8 X 10 19离子/cm3的范围内，以及该第一半导体材料所具有的该第一掺杂物材料的掺杂物浓度落入5 X 119至I X 10 21离子/cm3的范围内。30.如权利要求21所述的装置，还包括位于该本体与该衬底之间的能带偏移缓冲半导体材料。
【专利摘要】本申请涉及隧穿场效应晶体管以及制造此类晶体管的方法。一种形成TFET装置的示例方法，包括：形成沿该装置的漏区、栅区以及源区的全长延伸的第一半导体材料；掩蔽该漏区但暴露该栅区的至少部分并暴露该源区，在该栅区上方以及该源区上方形成第二半导体材料，在该第二半导体材料上方及该栅区上方以及该源区上方形成第三半导体材料，使用与该第一半导体材料中的掺杂物材料类型相反的掺杂物材料掺杂该第三半导体材料，掩蔽该漏区，以及在该暴露栅区的至少部分上方形成栅极结构。
【IPC分类】H01L29/165, H01L29/739, H01L21/336, H01L29/205, H01L29/78, H01L21/331
【公开号】CN105489495
【申请号】CN201510639583
【发明人】B·J·帕弗拉克
【申请人】格罗方德半导体公司
【公开日】2016年4月13日
【申请日】2015年9月30日
【公告号】US20160099343
【技术领域】
[0001]本揭露通常涉及场效应晶体管(FET)半导体装置的制造，尤其涉及隧穿场效应晶体管(tunneling field effect transistor ；TFET)以及制造此类晶体管的各种方法。
【背景技术】
[0002]制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路！applicat1nspecific integrated circuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件。所谓的金属氧化物场效应晶体管(M0SFET或FET)代表一种重要类型的电路元件，其大体上确定集成电路的性能。可以各种不同的配置来制造场效应晶体管，例如平面装置、3D装置例如FinFET、纳米线装置等。无论晶体管装置的配置如何，场效应晶体管通常都包括源区、漏区、位于该源区与该漏区之间的沟道区，以及位于该沟道区上方或围绕该沟道区的栅极电极。通过设置施加于该栅极电极的电压来控制流过该场效应晶体管的驱动电流。例如，对于NMOS装置，如果没有电压施加于栅极电极，则没有电流流过该NMOS装置(忽略不想要的漏电流，该漏电流较小)。但是，当在栅极电极上施加适当的正电压时，该NMOS装置的沟道区变为导电，从而允许电流经该导电沟道区在该源区与该漏区之间流动。
[0003]平面场效应晶体管通常形成于具有平坦上表面的主动区中及上方。与平面场效应晶体管相比，所谓的3D装置，例如示例FinFET装置，为三维结构。图1A显示形成于半导体衬底12上方的示例现有技术FinFET半导体装置10的透视图，参考该图以在很高层面解释FinFET装置的一些基本特征。在这个例子中，FinFET装置10包括定义三个示例鳍片16的多个沟槽14、栅极结构18、侧间隙壁20以及栅极覆盖层22。鳍片16具有三维配置:高度
H、宽度W以及轴向长度L。鳍片16的轴向长度L与装置10操作时在装置10中的电流行进的方向对应。由栅极结构18覆盖的鳍片16的部分是FinFET装置10的沟道区。栅极结构18通常由例如高k绝缘材料(k值为10或更大)或二氧化硅层的栅极绝缘材料层以及充当装置10的栅极电极的一个或多个导电材料层(例如金属、金属合金、金属堆叠和/或多晶硅)组成。
[0004]所谓的隧穿场效应晶体管(tunnelingfield effect transistor ；TFET)正被研究用于制造当前及新一代集成电路产品。与传统的平面及3D晶体管装置相比，TFET往往呈现较快的开关速度，但它们的主要问题在于产生足够高的导通电流(IJ。图1B显示示例点隧穿场效应晶体管1P的示意图。如图所示，装置1P由P掺杂源区12、N掺杂漏区14以及沟道或本征区16组成。沟道区16通常不掺杂。图中还显示栅极绝缘层18以及栅极电极
20。对于如装置1P的点隧穿装置，栅极电极20通常延伸于源区12上的距离22可在约O至I纳米的范围内。一般来说，如上所述，必须在装置1P的栅极电极20上施加适当的控制电压来形成导电沟道，电流可通过该导电沟道自源区12流至漏区14。在理想情况下，将场效应晶体管从关闭状态转换为导通状态，将在该装置的整个沟道长度中瞬间同时发生。不过，在实际装置中，此类导电沟道区不会瞬间形成。相反，当在栅极电极上施加电压时，该导电沟道在有限时间段内形成，尽管是很小的时间段。仅在一段时间以后，该装置的完全导通电流才流过该装置的沟道区。因此，图1B显示处于电流24刚开始在沟道区16中流动的时间点的装置10P。更具体地说，图1B中显示三条示意电流线24A至24C。电流24开始于电流24A，接着为24B，接着为24C等等。这个过程持续至装置1P完全导通，且最大驱动电流24通过该沟道区流至漏极14。
[0005]图1C显示具有不同架构的另一种形式TFET装置一所谓的线隧穿场效应晶体管1L的示意图。除了栅极电极20位于P掺杂源区12上的距离26可在约5至15纳米的范围以外，线隧穿场效应晶体管1L具有与装置1P相同的基本配置。在线隧穿场效应晶体管1L中，尽管仍有点隧穿电流24贡献，但主要有线隧穿电流28，线隧穿电流28在源区中大体上垂直朝向栅极电极20隧穿并接着流向沟道。
[0006]图1D显示示例全硅TFET装置的模拟结果图。更具体地说，水平轴是栅极与源极之间的电压(Vgs)，而垂直轴是流过沟道区的电流(Ids)。如上所述，实际晶体管装置的导电沟道区要花一些时间才能完全形成，从而使装置完全导通。装置设计人员使用术语-亚阈值电压斜率或摆幅(SS)-来说明需要多长时间在场效应晶体管中形成导电沟道区。一般来说，沟道区形成越快越好，因为这表示较快的开关时间。图1D显示上述两个示例TFET装置10PU0L的亚阈值电压斜率的模拟结果(其中，EOT = 0.8nm ；NS= 10 20cm 3；ffF = 4.05eV ；以及Vds= IV)。一般来说，与点隧穿装置1P相比，线隧穿装置1L呈现较好的开关时间以及较陡的SS斜率。
[0007]图1E显示另一种形式的场效应晶体管一垂直取向的N型纳米线TFET装置30。一般来说，装置30包括P掺杂源区34、N掺杂漏区32以及沟道或本征区36。沟道区36通常不掺杂。图中还显示栅极绝缘层38以及栅极电极40。对于如装置1P的纳米线装置，栅极电极40围绕沟道区36设置。在一些此类装置中，栅极电极40经尺寸设定而以相当量延伸于源区34上方，从而引入线隧穿电流，如上面关于装置1L所述。
[0008]需要一种与上述线隧穿TFET所呈现的SS特性相比可呈现较好SS特性的TFET装置，以及一种预期会产生可接受的驱动电流水平的TFET装置。而且，需要这样一种TFET装置，其可在通过使用批量生产技术制造集成电路产品的生产环境中制造。
【发明内容】
[0009]下面提供本发明的简要总结，以提供本发明的一些态样的基本理解。本
【发明内容】
并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
[0010]—般来说，本揭露涉及具有独特架构的隧穿场效应晶体管(TFET)以及制造此类晶体管的各种方法。这里所揭示的一种示例方法包括:除其它以外，在半导体衬底上方形成第一半导体材料，使用第一类型掺杂物材料掺杂该第一半导体材料，该第一半导体材料沿该装置的漏区、栅区以及源区的全长延伸，形成第一掩膜层，其掩蔽该漏区但暴露该栅区的至少部分并暴露该源区，以及在该第一掩膜层就位的情况下，在该栅区的至少部分上方以及该源区上方形成第二半导体材料。在这个例子中，该方法还包括:在该第一掩膜层就位的情况下，在该第二半导体材料上方及该栅区的至少部分上方以及该源区上方形成第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料，在该第一掩膜层就位的情况下，形成第二掩膜层，其掩蔽该漏区但暴露该栅区的至少部分，以及在该暴露栅区的至少部分上方形成栅极结构。
[0011]这里所揭示的一种示例隧穿场效应晶体管装置包括:除其它以外，衬底，位于该衬底上方由第一类型掺杂物材料掺杂的第一半导体材料组成的本体，该本体具有大体上垂直于该衬底的上表面取向的轴，该本体具有两个侧表面以及上表面，该本体沿该装置的漏区、栅区以及源区的全长延伸，以及位于该栅区的至少部分上方以及该源区上方的第二半导体材料。在这个例子中，该装置还包括:位于该第二半导体材料上方及该栅区的至少部分上方以及该源区上方的第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料，以及位于该栅区中的该第一、第二以及第三半导体材料上方的栅极结构。
【附图说明】
[0012]结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，以及其中:
[0013]图1A显示现有技术FinFET装置的一个示例实施例的透视图；
[0014]图1B至IC显示现有技术TFET装置的剖视示意图；
[0015]图1D显示现有技术TFET装置的SS特性图；
[0016]图1E显示现有技术纳米线TFET装置的剖视示意图；
[0017]图2A至2F显示这里所揭示的具有独特架构的隧穿场效应晶体管(TFET)的一个示例实施例；以及
[0018]图3A至3M显示制造这里所揭示的隧穿场效应晶体管(TFET)的一个实施例的各种示例 方法。
[0019]尽管这里所揭示的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反的，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
【具体实施方式】
[0020]下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，这些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本揭露所执行的常规程序。
[0021]现在将参照附图来说明本发明主题。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本揭露与本领域技术人员已知的细节混淆，但仍包括这些附图以说明并解释本揭露的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
[0022]本揭露涉及形成具有独特的同轴架构的隧穿场效应晶体管(TFET)的各种方法以及制造此类晶体管的各种方法。在完整阅读本申请以后，本领域的技术人员很容易了解，本方法可应用于各种装置，包括但不限于逻辑装置、存储器装置等，并且这里所揭示的方法可用于形成N型或P型TFET装置。现在参照附图详细说明这里所揭示的方法及装置的各种示例实施例。
[0023]图2A至2F显示这里所揭露的隧穿场效应晶体管(TFET)的一个示例实施例。在一个实施例中，示例TFET装置100会形成于具有块体配置的半导体衬底102中及上方。TFET装置100可为NMOS或PMOS晶体管。TFET装置100的栅极结构可通过使用所谓的“先栅极”或“替代栅极“后栅极”)技术形成。衬底102可由硅制成或者由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应当被理解为涵盖所有半导体材料以及此类材料的所有形式。另外，附图中未显示各种掺杂区，例如源/漏区、环状注入区、阱区等。当然，不应当认为这里所揭露的发明限于这里所示及所述的例子。这里所揭示的装置100的各种组件及结构可通过使用各种不同的材料并通过执行各种已知技术例如化学气相沉积(chemical vapordeposit1n ；CVD)制程、原子层沉积(atomic layer deposit1n ；ALD)制程、热生长制程、外延生长制程、旋涂技术等形成。这些各种材料层的厚度也可依据特定的应用而变化。
[0024]图2A显示与本申请的背景部分所揭示的装置10P及10L相比较的这里所揭露的新颖TFET装置100的SS特性图(基于模拟)。除添加用以显示这里所揭露的TFET装置100的结果的线以外，图2A与图1D相同。如图所示，与装置10P及10L相比，TFET装置100呈现显着提升的SS特性。更具体地说，这里所揭示的TFET装置100经制造及配置以在装置100中仅出现线隧穿电流，也就是消除点隧穿电流，后面将作详细说明。
[0025]—般来说，这里所揭示的TFET装置100经制造而使其具有大体上呈鳍状的结构，该结构具有高度、宽度以及沿装置100操作时的电流行进方向(也就是沟道长度方向)延伸的长轴。图2B包含显示装置100以及N掺杂漏区108、P掺杂源区112以及栅极电极结构116的总体方位的简单平面视图。图中还显示装置100的栅极长度(GL)以及栅极宽度(GW)方向。如图所示，TFET装置100通常具有漏区、栅区以及源区。图2B还包含沿栅极宽度方向(GW)穿过装置100的沟道区所作的装置100的放大剖视图；图2C显示沿栅极长度方向(GL)穿过装置100的沟道区所作的装置100的放大剖视图；图2D显示装置100的侧视图；图2E显示沿图2D中的标示处所作的装置100的剖视图；以及图2F显示装置100的可能替代实施例的剖视图。
[0026]具体参照图2B及2C，这里所揭示的示例TFET装置100由N掺杂漏区108、沟道区110 (有时被称为本征区)、P掺杂源区112、栅极绝缘层114以及导电栅极电极116组成。图中还显示示意线隧穿电流118。N掺杂漏区108定义装置100的本体，其具有大体上垂直于衬底102的上表面取向的轴123。还应当注意，N掺杂漏区108本体具有两个侧表面108X以及上表面108Y，且N掺杂漏区108本体沿装置100的漏区、栅区以及源区的全长延伸。
[0027]由于这里所揭示的TFET装置100的几何结构，在TFET装置100中仅产生线隧穿电流118。也就是说，这里所揭露的TFET装置100的同轴架构排除任意点隧穿贡献。N掺杂漏区108位于能带偏移缓冲材料104上方，能带偏移缓冲材料104位于隔离材料106之间，它们全部位于衬底102上方。能带偏移缓冲材料104也沿装置100的漏区、栅区以及源区的全长延伸。
[0028]在一个实施例中，能带偏移缓冲材料104、N掺杂漏区108、沟道区110以及P掺杂源区112可各自由II1-V族化合物半导体材料或IV族材料组成，它们通过外延沉积制程形成，后面将作详细说明。在一些情况下，可对层104、108、110及112的材料进行原位掺杂和/或通过离子注入技术掺杂。层104、108、110及112的材料不必全部由相同材料制成，不过在一些应用中可能发生此类情况。栅极绝缘层114可由高k栅极绝缘材料(k值为10或更大)组成，且栅极电极116可由一个或多个金属或金属合金层组成。隔离材料106可由例如二氧化硅组成。请参照图2B，在一个示例实施例中，N掺杂漏区108可具有约3至4纳米的横向厚度，沟道区100可具有约I至2纳米的横向厚度，以及P掺杂源区112可具有约2至3纳米的横向厚度。在一个实施例中，N掺杂漏区108应当具有约5 X 119至I X 10 21离子/cm3量级的掺杂物浓度。P掺杂源区112不应当过重掺杂，也就是，它应当具有约5X1018至8X 119离子/cm3量级的掺杂物浓度。一般来说，与不位于栅极结构下方的P掺杂源区112的部分相比，位于栅极结构下方的P掺杂源区112的部分应当为较轻的重掺杂。位于栅极结构横向外部的P掺杂源区112的部分可为较重掺杂(例如5 X 119至I X 10 21离子/cm3)，以增加较重掺杂区的电导率，从而降低形成与P掺杂源区112的较重掺杂部分的接触时的电阻。不过，对于位于栅极结构下方的P掺杂源区112的部分，掺杂物浓度不应当高至屏蔽栅极的电场。如图2C至2D所示，如果需要，可单独增加位于栅极结构横向外部的P掺杂源区112和/或N掺杂漏区108的部分的尺寸，分别如虚线112X、108X所示。
[0029]图2F显示这里所揭示的TFET装置100的一个实施例，其中，形成P掺杂源区112以使其不会横向延伸于整个栅区上。例如，栅极结构(沿栅极长度方向)可具有约5至30纳米的长度116L，而位于栅极结构下方的P掺杂源区112的部分可具有约5至30纳米的长度。换句话说，与栅极结构的总体长度116L相比，P掺杂源区112在栅极结构下方仅延伸一定距离，该距离等于栅极结构的总体长度116L的大约50至100%。
[0030]图3A至3M显示制造这里所揭示的隧穿场效应晶体管(TFET)的一个实施例的各种示例方法。图3A显示执行数个制程操作以后的装置100。首先，通过图案化蚀刻掩膜(未图示)例如图案化硬掩膜层执行一个或多个蚀刻制程(例如非等向性蚀刻制程)，以在衬底102中定义多个鳍片形成沟槽105。沟槽105的形成导致形成初始鳍片结构103。接着，在沟槽105中形成绝缘材料层106，例如二氧化硅层。在一个示例实施例中，为形成绝缘材料层106，可在装置上覆被沉积绝缘材料层，以过填充沟槽105，并接着执行一个或多个化学机械抛光(chemical mechanical polishing ；CMP)制程，以平坦化材料层106的上表面以及鳍片103的上表面，该制程移除蚀刻沟槽105时所使用的图案化掩膜层。鳍片形成沟槽105及鳍片103的总体尺寸、形状以及配置可依据特定的应用而变化。在附图中，所示的鳍片形成沟槽105通 过执行非等向性蚀刻制程形成，该制程导致鳍片形成沟槽105具有示意的通常呈矩形的配置。在实际的真实装置中，鳍片形成沟槽105的侧壁可能稍微向内收窄，不过在附图中未显示该配置。在一些情况下，鳍片形成沟槽105在接近鳍片形成沟槽105的底部可具有凹入轮廓(未图示)。与通过执行非等向蚀刻制程形成的通常呈矩形配置的鳍片形成沟槽105相比，通过执行湿式蚀刻制程形成的鳍片形成沟槽105往往具有更加圆角化的配置或非线性配置。因此，鳍片形成沟槽105的尺寸及配置以及其制造方式以及鳍片103的常规配置不应被视为本发明的限制。出于揭露方便的目的，在后续附图中仅显示大体上呈矩形的鳍片形成沟槽105及鳍片103。鳍片结构103的宽度及高度以及沟槽105的深度可依据特定的应用而变化。
[0031]图3B显示执行定时蚀刻制程以移除鳍片103的全部或部分并由此定义鳍片开口103A以后的装置100。一些半导体材料102暴露于鳍片开口 103A内。如果移除少于鳍片103的全部，则它可为初始鳍片结构103的部分。
[0032]图3C显示在鳍片开口 103A中形成能带偏移缓冲材料104以后的装置100。能带偏移缓冲材料104的垂直厚度可依据特定的应用而变化。设置能带偏移缓冲材料104以将载流子限制于装置100内并防止载流子溢出进入衬底内。通过将鳍片开口 103中的衬底材料用作起始或模板材料来执行外延生长制程，从而可形成能带偏移缓冲材料104。能带偏移缓冲材料104可掺杂或不掺杂。如上所述，形成能带偏移缓冲材料104以使其沿装置100的漏区、栅区以及源区的全长延伸。在一个实施例中，可控制该外延生长制程，以使能带偏移缓冲材料104形成至其最终所需的厚度，并停止该外延制程。在另一个实施例中，可使能带偏移缓冲材料104生长至大于其所需的最终目标厚度的厚度，接着，可执行凹入蚀刻制程，以蚀刻能带偏移缓冲材料104至其最终所需厚度。如上所述，能带偏移缓冲材料104可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，能带偏移缓冲材料104可由InP、GaAs、InAlAs, Si等组成。在一些情况下，可省略能带偏移缓冲材料104。
[0033]图3D显示在能带偏移缓冲材料104上的鳍片开口 103A中形成N掺杂漏区108以后以及执行CMP制程以平坦化N掺杂漏区108材料的上表面以及绝缘材料层106以后的装置100。可通过执行外延生长制程来形成N掺杂漏区108材料，且可使用N型掺杂物材料对其原位掺杂。当然，本领域的技术人员将了解，这里所示的示例TFET装置100为N型TFET装置。对于P型TFET装置100，会使用P型掺杂物对区108掺杂，并使用N型掺杂物对区112掺杂。最终N掺杂漏区108材料中的掺杂物材料的浓度可依据特定的应用而变化。如上所述，形成N掺杂漏区108以使其沿装置100的漏区、栅区以及源区的全长延伸。如上所述，N掺杂漏区108材料可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，N掺杂漏区108可由InGaSb、InGaAs、InAs等组成。
[0034]图3E显示在绝缘材料层106上执行定时的凹入回蚀刻制程以使绝缘材料层106的上表面凹入至想要的高度，从而在该凹入表面上方暴露N掺杂漏区108的所需量以后的装置100。在该示例中，执行该凹入以暴露N掺杂漏区108的大体全部垂直高度，不过此类情况可能不会发生在所有应用中。
[0035]图3F显示执行数个制程操作以后的装置100。首先，在装置100上形成图案化掩膜层107，例如硬掩膜层(例如氮化硅)。图案化掩膜层107覆盖装置100的漏区中的N掺杂漏区108的部分。接着，在掩蔽该漏区的情况下，通过执行已知的外延沉积制程围绕N掺杂漏区108的暴露部分顺序形成与沟道区110及P掺杂源区112对应的两个半导体包覆材料层(可将这些层统称为“包覆层”)。在一个实施例中，可在不掺杂情况下形成沟道区110材料。如上所述，可使用P型掺杂物材料对P掺杂源区112材料进行原位掺杂。如上所述，位于装置100的栅区中的最终栅极结构下方的P掺杂源区112的部分的掺杂物浓度不应当过重掺杂。当然，位于该装置的栅区中的最终P掺杂源区112的部分中的掺杂物材料的浓度可依据特定的应用而变化。如上所述，沟道区110材料可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，沟道区110材料可由InGaAs、InAs、SiGe等组成。另外，如上所述，P掺杂源区112材料可由II1-V族化合物半导体材料或IV族材料组成。在一个示例实施例中，P掺杂源区112可由InGaSb、InGaAs、InAs、SiGe等组成。
[0036]图3G显示在装置100上形成例如硬掩膜层(例如氮化硅)的另一个图案化掩膜层109以后的装置100。图案化掩膜层109覆盖该装置的源区，也就是，它覆盖将位于已完成装置100的栅极结构横向外部的P掺杂源区112的部分。
[0037]在这里所示的示例中，通过使用已知的替代栅极制造技术来形成装置100的栅极结构。因此，图3H显示围绕装置的栅区(也就是未被掩膜层107、109覆盖的装置的部分)形成示例牺牲栅极结构111以后的装置100。图3H中的底部附图为侧视图，而非剖视图，其旨在简化这里的呈示。图中还显示示例侧间隙壁113以及栅极覆盖层115。牺牲栅极结构111可包括二氧化硅牺牲栅极绝缘层以及牺牲多晶硅或金属栅极电极。此类牺牲栅极结构
111、侧间隙壁113以及栅极覆盖层115的制造方式为本领域技术人员所熟知。
[0038]图31显示移除掩膜层109以后的装置100。这暴露位于牺牲栅极结构111横向外部的P掺杂源区112。
[0039]图3J显示执行另一个外延沉积制程以在虚线117上方在P掺杂源区112的暴露部分上形成额外半导体材料112A以后的装置100。所形成的额外外延材料112A的量可依据特定的应用而变化。在一些实施例中，甚至可不形成额外半导体材料112A。另外，在流程的这个制造点，在无额外半导体材料112A形成的情况下，通过离子注入可将额外的P型掺杂物添加至P掺杂源区112的暴露部分。添加该额外的掺杂物材料以增加该装置的这个区的电导率。在形成额外材料112A的情况下，可原位掺杂额外材料112A，以提供想要的掺杂水平。在其它情况下，即使形成额外材料112A，也可执行独立的离子注入制程，以向装置100的这个区内引入额外的掺杂物材料。另外，尽管附图中未显示，但在流程的这个制造点，也可移除掩膜层107，以局部增加被掩膜层107覆盖的N掺杂漏区108的部分的厚度/掺杂物浓度。当然，在此情况下需要掩蔽P掺杂源区112。
[0040]图3K显示在装置100上形成例如硬掩膜层(例如氮化硅)的另一个图案化掩膜层119以后的装置100。图案化掩膜层119覆盖将位于已完成装置100的栅极结构横向外部的P掺杂源区112的部分。
[0041]下一个主要操作包括形成装置100的最终替代栅极结构。因此，图3L显示移除栅极覆盖层115以及牺牲栅极结构111以后并通过使用已知的替代栅极技术在装置100上形成上述栅极绝缘层114及栅极电极116以后的产品100。要注意的是，在这个实施例中，P掺杂源区112的部分位于装置100的整个沟道长度的整个栅区下方。在完整阅读本申请以后，本领域的技术人员将意识到，附图中所示的装置100的栅极结构(也就是栅极绝缘层114以及栅极电极116)意图为代表性质。也就是说，该栅极结构可由各种不同的材料组成，且它可具有各种配置。图中未显示通常位于栅极电极材料116上方的栅极覆盖层。如图所示，该替代栅极结构位于装置100的栅区中的第一 108、第二 110以及第三112半导体材料上方，且它围绕装置100的基本呈鳍状的结构的侧表面108X及上表面108Y设置。
[0042]图3M显示移除掩膜层107及119以显示已完成TFET装置100以后的装置100。在这个制造点，可执行传统的制造技术来完成装置100的制造。例如，随后，通过使用传统技术可在装置100上方形成各种接触及金属化层。
[0043]由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明不限于这里所示架构或设计的细节，而是如下面的权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及 所附权利要求中的各种制程或结构的“第一”、“第二”、“第三”或者“第四”等术语的使用仅用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，所附的权利要求规定本发明的保护范围。
【主权项】
1.一种形成包括漏区、源区、栅区以及栅极结构的隧穿场效应晶体管装置的方法，该方法包括: 在半导体衬底上方形成第一半导体材料，使用第一类型掺杂物材料掺杂该第一半导体材料，该第一半导体材料沿该漏区、该栅区以及该源区的全长延伸； 形成第一掩膜层，其掩蔽该漏区但暴露该栅区的至少部分并暴露该源区； 在该第一掩膜层就位的情况下，在该栅区的至少部分上方以及该源区上方形成第二半导体材料； 在该第一掩膜层就位的情况下，在该第二半导体材料上方及该栅区的至少部分上方以及该源区上方形成第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料； 在该第一掩膜层就位的情况下，形成第二掩膜层，其掩蔽该漏区但暴露该栅区的至少部分；以及 在该暴露栅区的至少部分上方形成栅极结构。2.如权利要求1所述的方法，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由II1-V族化合物半导体材料或IV族材料组成。3.如权利要求2所述的方法，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由不同的半导体材料制成。4.如权利要求1所述的方法，其中，形成该第一半导体材料、形成该第二半导体材料以及形成该第三半导体材料包括执行三个独立的外延沉积制程。5.如权利要求1所述的方法，其中，形成该第二半导体材料包括形成该第二半导体材料以使其沿与该装置的沟道长度方向对应的方向大体上延伸于该整个栅区上。6.如权利要求1所述的方法，其中，该第一半导体材料为该漏区的部分，该第二半导体材料定义沟道区，以及该第三半导体材料为该源区的部分。7.如权利要求1所述的方法，其中，形成该第二半导体材料包括在不掺杂情况下形成该第二半导体材料。8.如权利要求1所述的方法，其中，形成该栅极结构包括形成替代栅极结构。9.如权利要求1所述的方法，其中，在形成该第二掩膜层之前，该方法包括执行外延沉积制程，以在位于该装置的该源区中的该第三半导体材料上形成额外半导体材料。10.如权利要求1所述的方法，其中，该第一半导体材料定义本体，该本体具有大体上垂直于该衬底的上表面的轴，该本体具有两个侧表面以及上表面。11.如权利要求10所述的方法，其中，形成该栅极结构包括形成围绕该本体的该上表面以及该本体的该两个侧表面的至少部分设置的栅极结构。12.如权利要求1所述的方法，其中，形成该第三半导体材料包括形成该第三半导体材料以使其所具有的该第二掺杂物材料的掺杂物浓度落入5 X 1is至8 X 10 19离子/cm 3的范围内，以及其中，形成该第一半导体材料包括形成该第一半导体材料以使其所具有的该第一掺杂物材料的掺杂物浓度落入5 X 119至IX 10 21离子/cm3的范围内。13.一种形成包括漏区、源区、栅区以及栅极结构的隧穿场效应晶体管装置的方法，该方法包括: 在半导体衬底中形成鳍片； 移除该鳍片的至少部分，以定义鳍片开口，该鳍片开口至少部分由与该鳍片相邻的绝缘材料界定； 在该鳍片开口内形成能带偏移缓冲半导体材料； 在该鳍片开口内的该能带偏移缓冲半导体材料上形成第一半导体材料，使用第一类型掺杂物材料掺杂该第一半导体材料，该第一半导体材料沿该漏区、该栅区以及该源区的全长延伸； 形成第一掩膜层，其掩蔽该漏区但暴露该栅区的至少部分并暴露该源区； 在该第一掩膜层就位的情况下，在该第一半导体材料上及该栅区的至少部分上方以及该源区上方形成第二半导体材料； 在该第一掩膜层就位的情况下，在该第二半导体材料上及该栅区的至少部分上方以及该源区上方形成第三半导体材料，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料； 在该第一掩膜层就位的情况下，形成第二掩膜层，其掩蔽该漏区但暴露该栅区的至少部分；以及 在该暴露栅区的至少部分上方形成栅极结构。14.如权利要求13所述的方法，其中，形成该第二半导体材料包括形成该第二半导体材料以使其沿与该装置的沟道长度方向对应的方向大体上延伸于该整个栅区上。15.如权利要求13所述的方法，其中，该第一半导体材料为该漏区的部分，该第二半导体材料定义沟道区，以及该第三半导体材料为该源区的部分。16.如权利要求13所述的方法，其中，形成该第二半导体材料包括在不掺杂情况下形成该第二半导体材料。17.如权利要求16所述的方法，其中，形成该第三半导体材料包括形成该第三半导体材料以使其所具有的该第二掺杂物材料的掺杂物浓度落入5X 1is至8X 10 19离子/cm3的范围内，以及其中，形成该第一半导体材料包括形成该第一半导体材料以使其所具有的该第一掺杂物材料的掺杂物浓度落入5 X 119S I X 10 21离子/cm3的范围内。18.如权利要求13所述的方法，其中，在形成该第二掩膜层之前，该方法包括执行外延沉积制程，以在位于该装置的该源区中的该第三半导体材料上形成额外半导体材料。19.如权利要求13所述的方法，其中，该第一半导体材料定义本体，该本体具有大体上垂直于该衬底的上表面的轴，该本体具有两个侧表面以及上表面。20.如权利要求19所述的方法，其中，该栅极结构围绕该本体的该上表面以及该本体的该两个侧表面的至少部分设置。21.—种包括漏区、源区以及栅区的隧穿场效应晶体管装置，该装置包括: 半导体衬底； 位于该衬底上方由第一类型掺杂物材料掺杂的第一半导体材料组成的本体，该本体具有大体上垂直于该衬底的上表面取向的轴，该本体具有两个侧表面以及上表面，该本体沿该漏区、该栅区以及该源区的全长延伸； 第二半导体材料，位于该栅区的至少部分上方以及该源区上方； 第三半导体材料，位于该第二半导体材料上方及该栅区的至少部分上方以及该源区上方，使用与该第一类型掺杂物材料相反的第二类型掺杂物材料掺杂该第三半导体材料；以及 栅极结构，位于该栅区中的该第一、第二以及第三半导体材料上方。22.如权利要求21所述的装置，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由II1-V族化合物半导体材料或IV族材料组成。23.如权利要求21所述的装置，其中，该第一半导体材料、该第二半导体材料以及该第三半导体材料各自由不同的半导体材料制成。24.如权利要求21所述的装置，其中，该第二半导体材料沿与该装置的沟道长度方向对应的方向大体上延伸于该整个栅区上。25.如权利要求21所述的装置，其中，该第一半导体材料为该漏区的部分，该第二半导体材料定义沟道区，以及该第三半导体材料为该源区的部分。26.如权利要求21所述的装置，其中，该第二半导体材料为未掺杂材料。27.如权利要求21所述的装置，其中，该栅极结构包括替代栅极结构。28.如权利要求21所述的装置，其中，该栅极结构围绕该本体的该上表面以及该本体的该两个侧表面的至少部分设置。29.如权利要求21所述的装置，其中，该第三半导体材料所具有的该第二掺杂物材料的掺杂物浓度落入5 X 1is至8 X 10 19离子/cm3的范围内，以及该第一半导体材料所具有的该第一掺杂物材料的掺杂物浓度落入5 X 119至I X 10 21离子/cm3的范围内。30.如权利要求21所述的装置，还包括位于该本体与该衬底之间的能带偏移缓冲半导体材料。
【专利摘要】本申请涉及隧穿场效应晶体管以及制造此类晶体管的方法。一种形成TFET装置的示例方法，包括：形成沿该装置的漏区、栅区以及源区的全长延伸的第一半导体材料；掩蔽该漏区但暴露该栅区的至少部分并暴露该源区，在该栅区上方以及该源区上方形成第二半导体材料，在该第二半导体材料上方及该栅区上方以及该源区上方形成第三半导体材料，使用与该第一半导体材料中的掺杂物材料类型相反的掺杂物材料掺杂该第三半导体材料，掩蔽该漏区，以及在该暴露栅区的至少部分上方形成栅极结构。
【IPC分类】H01L29/165, H01L29/739, H01L21/336, H01L29/205, H01L29/78, H01L21/331
【公开号】CN105489495
【申请号】CN201510639583
【发明人】B·J·帕弗拉克
【申请人】格罗方德半导体公司
【公开日】2016年4月13日
【申请日】2015年9月30日
【公告号】US20160099343
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