超结半导体器件及其制造方法
超结半导体器件及其制造方法
【技术领域】
[0001]本发明涉及地半导体技术，更具体地，涉及超结半导体器件及其制造方法。
【背景技术】
[0002]功率半导体器件例如在功率变换器中作为开关。功率半导体器件的重要参数是导通电阻和击穿电压。如果减小导通电阻，就可以降低功率半导体器件的功耗，如果提高击穿电压，就可以改善功率半导体器件的耐用性和可靠性。然而，常规的功率半导体器件为纵向双扩散结构。在纵向双扩散结构中，漂移区位于导通路径上，与体区形成PN结，结果，漂移区与导通电阻和击穿电压二者均相关。为了提高击穿电压，就必须增加漂移层的厚度或减小漂移层的掺杂浓度。相应地，导通电阻随击穿电压的上升而指数上升。因此，常规的功率半导体器件难以兼顾导通电阻和击穿电压二者的优化。
[0003]超结半导体器件是进一步改进的器件结构，在漂移区中设置与体区接触的电荷补偿区。电荷补偿区的掺杂类型与漂移区相反，从而形成超结结构。在导通状态下，由于电荷补偿区相对于体区高掺杂，从而可以减小导通电阻。在断开状态下，由于电荷补偿区与漂移区彼此补偿，从而可以提高击穿电压。因此，具有超结结构的功率半导体器件可以兼顾导通电阻和击穿电压二者的优化。
[0004]超结结构的一种制造方法包括多次外延和注入。利用多次外延生长形成多个N型外延层，在每个外延层中形成P型注入区。在多次外延和注入之后，P型注入区连接成P型柱。由于通过注入来形成P型注入区，因此要求每一次生长的N型外延层的厚度不能过厚，通常小于10微米。因而，需要多次复杂的光刻一外延和注入工艺，实现难度大，且制备成本高，而且很难保证P型柱区的连续性。
[0005]超结结构的另一种制造方法包括外延和沟槽填充。利用外延生长较厚的N型外延层，然后在N型外延层中形成沟槽，采用P型半导体填充沟槽从而形成P型柱。这种工艺虽然工艺步骤相对简单点，但是工艺难度非常大，因为为了提高器件的耐压性能，需要沟槽有较大的高宽比，然而，在具有较大高宽比的沟槽中形成P型柱区较难实现。
[0006]因此，期望进一步改进超结结构的制造工艺，以简化超结半导体器件的工艺复杂度和改善电性能。
【发明内容】
[0007]有鉴于此，本发明的目的在于提供一种超结半导体器件及其制造方法，通过改进电荷补偿区的制造工艺，解决简化制造工艺和改善电性能的问题。
[0008]根据本发明的一方面，提供一种超结半导体器件的制造方法，包括:在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区；在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型;在最顶部的第一外延半导体层中，形成第二掺杂类型的体区；在所述体区中形成第一掺杂类型的源区；以及在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
[0009]优选地，形成多个第二外延半导体层包括，在形成所述多个第二外延半导体层中的一个第一外延半导体层之后，在所述一个第一外延半导体层中形成沟槽;在所述一个第一外延半导体层上形成相应的一个第二外延半导体层，从而填充所述沟槽；以及平整所述一个第二外延半导体层，使得所述一个第二外延半导体层位于沟槽内的部分保留。
[0010]优选地，最底部的第一外延半导体层中的沟槽从表面延伸至内部的预定深度，其余的第一外延半导体层中的沟槽贯穿其中。
[0011]优选地，形成沟槽的步骤包括:在所述一个第一外延半导体层上形成图案化的硬掩模;以及经由硬掩模中的开口蚀刻去除所述一个第一外延半导体层的一部分。
[0012]优选地，在形成所述一个第二外延半导体层的步骤之后，还包括:去除所述硬掩模。
[0013]优选地，平整所述一个第二外延半导体层的步骤包括:以所述硬掩模作为停止层，采用化学机械平面化去除所述一个第二外延半导体层位于沟槽外部的部分；以及以所述硬掩模作为保护层，回蚀刻所述一个第二外延半导体层，使得所述一个第二外延半导体层的上表面与所述一个第一外延半导体层的上表面齐平或稍高。
[0014]优选地，形成沟槽的步骤还包括:在所述一个第一外延半导体层上形成牺牲层，所述牺牲层覆盖所述沟槽的侧壁和底面；以及通过蚀刻去除所述牺牲层，从而平整所述沟槽的侧壁和底面。
[0015]优选地，所述硬掩模为氮化物层，所述牺牲层为氧化物层。
[0016]优选地，所述多个第一外延半导体层和所述多个第二外延半导体层的掺杂浓度分别为 1E12 ?lE15/cm30
[0017]优选地，所述多个第一外延半导体层和所述多个第二外延半导体层的厚度分别为1至50微米。
[0018]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0019]优选地，所述半导体衬底为N型和P型中的任一个。
[0020]根据本发明的另一方面，提供一种超结半导体器件，包括:半导体衬底，所述半导体衬底作为漏区；位于所述半导体衬底上的堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型;分别位于所述多个第一外延半导体层中的多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型;位于最顶部的第一外延半导体层中的第二掺杂类型的体区；位于所述体区中的第一掺杂类型的源区；以及位于体区上方的栅极叠层，所述栅极叠层至少位于在所述源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
[0021]优选地，所述超结半导体器件为金属氧化物半导体场效应晶体管，所述半导体衬底为第一掺杂类型，并且所述多个第一外延半导体层作为漂移区。
[0022]优选地，还包括:位于所述栅极导体上的层间介质层；以及穿过层间介质层到达所述体区的体区接触。
[0023]优选地，所述超结半导体器件为绝缘栅双极型晶体管，所述半导体衬底为第二掺杂类型，并且所述多个第一外延半导体层作为基区。
[0024]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0025]根据上述实施例的超结半导体器件及其制造方法，通过多次沟槽填充工艺形成半导体柱，作为电荷补偿区。为了提高超结半导体器件的耐压性能，需要保证漂移区与电荷补偿区中的载流子总量相等，以实现两个掺杂区的电荷平衡。在本发明的方法中，由于漂移区与电荷补偿区是多次外延和沟槽填充工艺形成，可以精准地控制每一次外延工艺中外延层的掺杂浓度与厚度，因此有效地保证超结半导体器件的耐压性和低导通电阻特性。
【附图说明】
[0026]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为 清楚，在附图中:
[0027]图1至10示出根据本发明的第一实施例的超结半导体器件的制造方法的各个阶段的截面图。
[0028]图11示出根据本发明的第二实施例的超结半导体器件的截面图。
【具体实施方式】
[0029]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0030]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0031]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0032]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
[0033]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0034]除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、115丨11^^了&41(:、114故、了31?七5丨1、祖33丨、？伙1?11、1、和所述各种导电材料的组合。栅极电介质可以由Si02或介电常数大于Si02的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
[0035]本发明可以各种形式呈现，以下将描述其中一些示例。
[0036]图1至10示出根据本发明的第一实施例的超结半导体器件的制造方法的各个阶段的截面图。
[0037]如图1所示，在半导体衬底101上形成第一外延半导体层102。第一外延半导体层102的厚度可达1?50微米，通常大于10微米以上。
[0038]可以采用已知的沉积工艺形成第一外延半导体层102，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等。半导体衬底101例如是单晶硅衬底，第一外延半导体层102例如是外延娃层。
[0039]半导体衬底101和第一外延半导体层102均为第一掺杂类型，并且，第一外延半导体层102相对于半导体衬底101是轻掺杂的。
[0040]第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。在一个示例中，半导体衬底101是N+掺杂的。
[0041 ]在一个示例中，半导体衬底101是N+掺杂的，第一外延半导体层102是N掺杂的。半导体衬底101的掺杂浓度通常为1E15?lE18/cm3，第二外延半导体层122的掺杂浓度通常为1E12?lE15/cm3。
[0042]进一步地，例如在半导体结构的表面上形成氮化物层。然后，在氮化物层上形成光致抗蚀剂层，然后进行蚀刻。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻，在氮化物层中形成开口，从而将氮化物层图案化成第一硬掩模152。由于蚀刻的选择性，该蚀刻可以停止在第一外延半导体层102的表面。在形成第一硬掩模152之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0043]采用硬掩模，通过上述已知的蚀刻工艺，进一步蚀刻第一外延半导体层102，从而在第一外延半导体层102中形成沟槽，如图2所示。该沟槽从第一外延半导体层102的表面延伸进入第一外延半导体层102中。例如控制蚀刻的时间，可以控制沟槽的深度。
[0044]作为可选的步骤，在形成沟槽之后，可以在半导体结构的表面上形成牺牲层。该牺牲层例如是厚度约10?100纳米的氧化硅层，并且共形地覆盖沟槽的侧壁和底面。然后，通过湿法蚀刻，选择性地去除牺牲层。该牺牲层的形成和去除可以使得沟槽的侧壁和底面平整光滑，从而有利于后续的外延生长。
[0045]进一步地，在半导体结构的表面形成第二外延半导体层122。第二外延半导体层122的厚度可达1?50微米，通常大于10微米以上。
[0046]第二外延半导体层122例如是外延硅层，并且掺杂为第二掺杂类型。在第一外延半导体层102为N掺杂的示例中，第二外延半导体层122是P掺杂的。第二外延半导体层122的掺杂浓度通常为1E12?lE15/cm30
[0047]第二外延半导体层122的厚度大于等于第一外延半导体层102的厚度，使得第二外延半导体层122足以填满第一外延半导体层102中的沟槽。此外，第二外延半导体层122还包括在沟槽外部位于第一硬掩模152上方的横向延伸的部分。
[0048]然后，进行机械平面化(例如化学机械抛光)，去除第二外延半导体层122位于第一硬掩模152上方的部分。在一个示例中，该机械平面化以第一硬掩模152作为停止层，结果，仅仅保留第二外延半导体层122位于沟槽中的部分，如图3所示。
[0049]第二外延半导体层122在沟槽中保留的部分的上表面大致与第一硬掩模152的上表面齐平。
[0050]进一步地，采用相对于第一硬掩模152选择性去除第二外延半导体层122的蚀刻剂，回蚀刻第二外延半导体层122，使得第二外延半导体层122的上表面与第一外延半导体层102的上表面齐平或稍高。
[0051]然后，采用相对于第一外延半导体层102和第二外延半导体层122选择性去除第一硬掩模152的蚀刻剂，通过蚀刻去除第一硬掩模152，如图4所示。由于蚀刻的选择性，该蚀刻可以停止在第一外延半导体层102的表面。
[0052]由于先前的回蚀刻的结果，第二外延半导体层122的上表面大致与第一外延半导体层102的上表面齐平或稍高。在图4中示出二者齐平的优选实施例。第一外延半导体层102和第二外延半导体层122—起形成平整表面，有利于后续的外延生长。
[0053]为此，作为可选的步骤，可以进一步进行机械平面化(例如化学机械抛光)，使得第二外延半导体层122的上表面大致与第一外延半导体层102的上表面齐平， 从而获得所需的平整表面。
[0054]进一步地，采用上述已知的沉积工艺，在第一外延半导体层102和第二外延半导体层122的表面上形成第三外延半导体层103，如图5所示。与第一外延半导体层102类似地，第三外延半导体层103的厚度可达1?50微米，通常大于10微米以上。
[0055]第三外延半导体层103相对于半导体衬底101是轻掺杂的。在第一外延半导体层102为N掺杂的示例中，第三外延半导体层103是N掺杂的。第三外延半导体层103的掺杂浓度通常为 1E12 ?lE15/cm3。
[0056]进一步地，例如在半导体结构的表面上形成氮化物层。然后，在氮化物层上形成光致抗蚀剂层，然后进行蚀刻。该蚀刻在氮化物层中形成开口，从而将氮化物层图案化成第二硬掩模153。由于蚀刻的选择性，该蚀刻可以停止在第三外延半导体层103的表面。在形成第二硬掩模153之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0057]采用硬掩模，通过上述已知的蚀刻工艺，进一步蚀刻第三外延半导体层103，从而在第三外延半导体层103中形成沟槽，如图6所示。该沟槽从第三外延半导体层103的表面延伸进入第三外延半导体层103中。例如控制蚀刻的时间，可以控制沟槽的深度。
[0058]第二硬掩模153和第一硬掩模152大致是对准的，使得该沟槽穿过所述第三外延半导体层103，到达第二外延半导体层122的表面。
[0059]作为可选的步骤，在形成沟槽之后，可以在半导体结构的表面上形成牺牲层。该牺牲层例如是厚度约10?100纳米的氧化硅层，并且共形地覆盖沟槽的侧壁和底面。然后，通过湿法蚀刻，选择性地去除牺牲层。该牺牲层的形成和去除可以使得沟槽的侧壁和底面平整光滑，从而有利于后续的外延生长。
[0060]进一步地，在半导体结构的表面形成第四外延半导体层123。第四外延半导体层123的厚度可达1?50微米，通常大于10微米以上。
[0061 ]第四外延半导体层123例如是外延娃层，并且掺杂为第二掺杂类型。在第一外延半导体层102为N掺杂的示例中，第四外延半导体层123是P掺杂的。第四外延半导体层123的掺杂浓度通常为1E12?lE15/cm30
[0062]第四外延半导体层123的厚度大于等于第三外延半导体层103的厚度，使得第四外延半导体层123足以填满第三外延半导体层103中的沟槽。此外，第四外延半导体层123还包括在沟槽外部位于第二硬掩模153上方的横向延伸的部分。
[0063]然后，进行机械平面化(例如化学机械抛光)，去除第四外延半导体层123位于第二硬掩模153上方的部分。在一个示例中，该机械平面化以第二硬掩模153作为停止层，结果，仅仅保留第四外延半导体层123位于沟槽中的部分，如图7所示。
[0064]第四外延半导体层123在沟槽中保留的部分的上表面大致与第二硬掩模153的上表面齐平，并且与第二外延半导体层122连接在一起。
[0065]进一步地，采用相对于第二硬掩模153选择性去除第四外延半导体层123的蚀刻剂，回蚀刻第四外延半导体层123，使得第四外延半导体层123的上表面与第三外延半导体层103的上表面齐平或稍高。
[0066]然后，采用相对于第三外延半导体层103和第四外延半导体层123选择性去除第二硬掩模153的蚀刻剂，通过蚀刻去除第二硬掩模153，如图8所示。由于蚀刻的选择性，该蚀刻可以停止在第三外延半导体层103的表面。
[0067]由于先前的回蚀刻的结果，第四外延半导体层123的上表面大致与第三外延半导体层103的上表面齐平或稍高。在图8中示出二者齐平的优选实施例。第三外延半导体层103和第四外延半导体层123—起形成平整表面，有利于后续的外延生长。
[0068]为此，作为可选的步骤，可以进一步进行机械平面化(例如化学机械抛光)，使得第四外延半导体层123的上表面大致与第三外延半导体层103的上表面齐平，从而获得所需的平整表面。
[0069]进一步地，重复图5至8所示的步骤，形成第五外延半导体层104和第六外延半导体层 124。
[0070]如图9所示，在半导体结构中，第六外延半导体层124位于第五外延半导层104中形成的沟槽内。第二外延半导体层112、第四外延半导体层123和第六外延半导体层124连接在一起，形成半导体柱。在最终的器件中，该半导体柱作为超结半导体器件的超结结构。
[0071]进一步地，按照常规工艺形成超结半导体器件的其他部分，从而形成超结半导体器件1100，如图10所示。
[0072]根据第一实施例的超结半导体器件1100为金属氧化物半导体场效应晶体管(M0SFET)。该超结半导体器件1100包括第一掺杂类型的半导体衬底101，所述半导体衬底101作为漏区，位于半导体衬底101上的第一掺杂类型的漂移区1110，位于漂移区1110中的第二掺杂类型的电荷补偿区1120，位于漂移区1110中的第二掺杂类型的体区105，位于体区105中的第一掺杂类型的源区106，以及经由栅极电介质107与体区105、源区106和漂移区1110隔开的栅极导体108。
[0073]参见图10，漂移区1110包括上述的第一外延半导体层102、第三外延半导体层103和第五外延半导体层104，电荷补偿区1120为上述的第二外延半导体层122、第四外延半导体层123和第六外延半导体层124形成的半导体柱。
[0074]在该实施例中，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。
[0075]为了简明起见，在图中未示出源区接触、漏区接触和栅极接触。可以理解，源区接触提供源区106与外部电路的电连接端子，漏区接触提供半导体衬底101与外部电路的电连接端子，栅极接触提供栅极导体108与外部电路的电连接端子。
[0076]作为优选的结构，该超结半导体器件1100还包括在栅极导体108上形成的层间介质层109，以及穿过层间介质层109到达体区105的体区接触110。该体区接触110作为接地面，有利于提尚开关速度。
[0077]图11示出根据本发明的第二实施例的超结半导体器件2100的截面图。根据第二实施例的超结半导体器件2100为绝缘栅双极型晶体管(IGBT)。
[0078]该超结半导体器件2100包括第二掺杂类型的半导体衬底201，所述半导体衬底201作为漏区，位于半导体衬底201上的第一掺杂类型的基区2110，位于基区2110中的第二掺杂类型的电荷补偿区2120，位于基区2110中的第二掺杂类型的体区205，位于体区205中的第一掺杂类型的源区206，以及经由栅极电介质207与体区205、源区206和基区2110隔开的栅极导体208。
[0079]参见图11，基区2110包括上述的第一外延半导体层102、第三外延半导体层103和第五外延半导体层104，电荷补偿区2120为上述的第二外延半导体层122、第四外延半导体层123和第六外延半导体层124形成的半导体柱。
[0080]在该实施例中，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。
[0081]为了简明 起见，在图中未示出源区接触、漏区接触和栅极接触。可以理解，源区接触提供源区206与外部电路的电连接端子，漏区接触提供半导体衬底201与外部电路的电连接端子，栅极接触提供栅极导体208与外部电路的电连接端子。
[0082]在以上的描述中，对于各层的图案化、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0083]应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0084]依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
【主权项】
1.一种超结半导体器件的制造方法，包括: 在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区； 在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型； 在最顶部的第一外延半导体层中，形成第二掺杂类型的体区； 在所述体区中形成第一掺杂类型的源区；以及 在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间， 其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。2.根据权利要求1所述的方法，形成多个第二外延半导体层包括，在形成所述多个第二外延半导体层中的一个第一外延半导体层之后， 在所述一个第一外延半导体层中形成沟槽； 在所述一个第一外延半导体层上形成相应的一个第二外延半导体层，从而填充所述沟槽；以及 平整所述一个第二外延半导体层，使得所述一个第二外延半导体层位于沟槽内的部分保留Ο3.根据权利要求2所述的方法，其中最底部的第一外延半导体层中的沟槽从表面延伸至内部的预定深度，其余的第一外延半导体层中的沟槽贯穿其中。4.根据权利要求2所述的方法，其中，形成沟槽的步骤包括: 在所述一个第一外延半导体层上形成图案化的硬掩模；以及 经由硬掩模中的开口蚀刻去除所述一个第一外延半导体层的一部分。5.根据权利要求4所述的方法，在形成所述一个第二外延半导体层的步骤之后，还包括: 去除所述硬掩模。6.根据权利要求5所述的方法，其中，平整所述一个第二外延半导体层的步骤包括: 以所述硬掩模作为停止层，采用化学机械平面化去除所述一个第二外延半导体层位于沟槽外部的部分；以及 以所述硬掩模作为保护层，回蚀刻所述一个第二外延半导体层，使得所述一个第二外延半导体层的上表面与所述一个第一外延半导体层的上表面齐平或稍高。7.根据权利要求4所述的方法，形成沟槽的步骤还包括: 在所述一个第一外延半导体层上形成牺牲层，所述牺牲层覆盖所述沟槽的侧壁和底面；以及 通过蚀刻去除所述牺牲层，从而平整所述沟槽的侧壁和底面。8.根据权利要求7所述的方法，其中，所述硬掩模为氮化物层，所述牺牲层为氧化物层。9.根据权利要求1所述的方法，其中，所述多个第一外延半导体层和所述多个第二外延半导体层的掺杂浓度分别为1Ε12?lE15/cm3010.根据权利要求1所述的方法，其中，所述多个第一外延半导体层和所述多个第二外延半导体层的厚度分别为1至50微米。11.根据权利要求1所述的方法，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。12.根据权利要求1至11中任一项所述的方法，其中，所述半导体衬底为N型和P型中的任一个。13.—种超结半导体器件，包括: 半导体衬底，所述半导体衬底作为漏区； 位于所述半导体衬底上的堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型； 分别位于所述多个第一外延半导体层中的多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型； 位于最顶部的第一外延半导体层中的第二掺杂类型的体区； 位于所述体区中的第一掺杂类型的源区；以及 位于体区上方的栅极叠层，所述栅极叠层至少位于在所述源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间， 其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。14.根据权利要求13所述的超结半导体器件，其中，所述超结半导体器件为金属氧化物半导体场效应晶体管，所述半导体衬底为第一掺杂类型，并且所述多个第一外延半导体层作为漂移区。15.根据权利要求14所述的超结半导体器件，还包括: 位于所述栅极导体上的层间介质层；以及 穿过层间介质层到达所述体区的体区接触。16.根据权利要求13所述的超结半导体器件，其中，所述超结半导体器件为绝缘栅双极型晶体管，所述半导体衬底为第二掺杂类型，并且所述多个第一外延半导体层作为基区。17.根据权利要求13至16中任一项所述的超结半导体器件，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
【专利摘要】公开了超结半导体器件及其制造方法。该超结半导体器件包括：半导体衬底；位于半导体衬底上的堆叠的多个第一外延半导体层；分别位于多个第一外延半导体层中的多个第二外延半导体层；位于最顶部的第一外延半导体层中的体区；位于体区中的源区；以及位于体区上方的栅极叠层，栅极叠层至少位于在源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，栅极电介质夹在栅极导体和体区之间，其中，多个第二外延半导体层分别填充多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。该方法通过改进电荷补偿区的制造工艺实现简化制造工艺和改善电性能。
【IPC分类】H01L21/331, H01L29/06, H01L21/336, H01L29/78, H01L29/739
【公开号】CN105489498
【申请号】CN201510889366
【发明人】童亮
【申请人】矽力杰半导体技术(杭州)有限公司
【公开日】2016年4月13日
【申请日】2015年12月4日
【技术领域】
[0001]本发明涉及地半导体技术，更具体地，涉及超结半导体器件及其制造方法。
【背景技术】
[0002]功率半导体器件例如在功率变换器中作为开关。功率半导体器件的重要参数是导通电阻和击穿电压。如果减小导通电阻，就可以降低功率半导体器件的功耗，如果提高击穿电压，就可以改善功率半导体器件的耐用性和可靠性。然而，常规的功率半导体器件为纵向双扩散结构。在纵向双扩散结构中，漂移区位于导通路径上，与体区形成PN结，结果，漂移区与导通电阻和击穿电压二者均相关。为了提高击穿电压，就必须增加漂移层的厚度或减小漂移层的掺杂浓度。相应地，导通电阻随击穿电压的上升而指数上升。因此，常规的功率半导体器件难以兼顾导通电阻和击穿电压二者的优化。
[0003]超结半导体器件是进一步改进的器件结构，在漂移区中设置与体区接触的电荷补偿区。电荷补偿区的掺杂类型与漂移区相反，从而形成超结结构。在导通状态下，由于电荷补偿区相对于体区高掺杂，从而可以减小导通电阻。在断开状态下，由于电荷补偿区与漂移区彼此补偿，从而可以提高击穿电压。因此，具有超结结构的功率半导体器件可以兼顾导通电阻和击穿电压二者的优化。
[0004]超结结构的一种制造方法包括多次外延和注入。利用多次外延生长形成多个N型外延层，在每个外延层中形成P型注入区。在多次外延和注入之后，P型注入区连接成P型柱。由于通过注入来形成P型注入区，因此要求每一次生长的N型外延层的厚度不能过厚，通常小于10微米。因而，需要多次复杂的光刻一外延和注入工艺，实现难度大，且制备成本高，而且很难保证P型柱区的连续性。
[0005]超结结构的另一种制造方法包括外延和沟槽填充。利用外延生长较厚的N型外延层，然后在N型外延层中形成沟槽，采用P型半导体填充沟槽从而形成P型柱。这种工艺虽然工艺步骤相对简单点，但是工艺难度非常大，因为为了提高器件的耐压性能，需要沟槽有较大的高宽比，然而，在具有较大高宽比的沟槽中形成P型柱区较难实现。
[0006]因此，期望进一步改进超结结构的制造工艺，以简化超结半导体器件的工艺复杂度和改善电性能。
【发明内容】
[0007]有鉴于此，本发明的目的在于提供一种超结半导体器件及其制造方法，通过改进电荷补偿区的制造工艺，解决简化制造工艺和改善电性能的问题。
[0008]根据本发明的一方面，提供一种超结半导体器件的制造方法，包括:在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区；在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型;在最顶部的第一外延半导体层中，形成第二掺杂类型的体区；在所述体区中形成第一掺杂类型的源区；以及在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
[0009]优选地，形成多个第二外延半导体层包括，在形成所述多个第二外延半导体层中的一个第一外延半导体层之后，在所述一个第一外延半导体层中形成沟槽;在所述一个第一外延半导体层上形成相应的一个第二外延半导体层，从而填充所述沟槽；以及平整所述一个第二外延半导体层，使得所述一个第二外延半导体层位于沟槽内的部分保留。
[0010]优选地，最底部的第一外延半导体层中的沟槽从表面延伸至内部的预定深度，其余的第一外延半导体层中的沟槽贯穿其中。
[0011]优选地，形成沟槽的步骤包括:在所述一个第一外延半导体层上形成图案化的硬掩模;以及经由硬掩模中的开口蚀刻去除所述一个第一外延半导体层的一部分。
[0012]优选地，在形成所述一个第二外延半导体层的步骤之后，还包括:去除所述硬掩模。
[0013]优选地，平整所述一个第二外延半导体层的步骤包括:以所述硬掩模作为停止层，采用化学机械平面化去除所述一个第二外延半导体层位于沟槽外部的部分；以及以所述硬掩模作为保护层，回蚀刻所述一个第二外延半导体层，使得所述一个第二外延半导体层的上表面与所述一个第一外延半导体层的上表面齐平或稍高。
[0014]优选地，形成沟槽的步骤还包括:在所述一个第一外延半导体层上形成牺牲层，所述牺牲层覆盖所述沟槽的侧壁和底面；以及通过蚀刻去除所述牺牲层，从而平整所述沟槽的侧壁和底面。
[0015]优选地，所述硬掩模为氮化物层，所述牺牲层为氧化物层。
[0016]优选地，所述多个第一外延半导体层和所述多个第二外延半导体层的掺杂浓度分别为 1E12 ?lE15/cm30
[0017]优选地，所述多个第一外延半导体层和所述多个第二外延半导体层的厚度分别为1至50微米。
[0018]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0019]优选地，所述半导体衬底为N型和P型中的任一个。
[0020]根据本发明的另一方面，提供一种超结半导体器件，包括:半导体衬底，所述半导体衬底作为漏区；位于所述半导体衬底上的堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型;分别位于所述多个第一外延半导体层中的多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型;位于最顶部的第一外延半导体层中的第二掺杂类型的体区；位于所述体区中的第一掺杂类型的源区；以及位于体区上方的栅极叠层，所述栅极叠层至少位于在所述源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间，其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。
[0021]优选地，所述超结半导体器件为金属氧化物半导体场效应晶体管，所述半导体衬底为第一掺杂类型，并且所述多个第一外延半导体层作为漂移区。
[0022]优选地，还包括:位于所述栅极导体上的层间介质层；以及穿过层间介质层到达所述体区的体区接触。
[0023]优选地，所述超结半导体器件为绝缘栅双极型晶体管，所述半导体衬底为第二掺杂类型，并且所述多个第一外延半导体层作为基区。
[0024]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0025]根据上述实施例的超结半导体器件及其制造方法，通过多次沟槽填充工艺形成半导体柱，作为电荷补偿区。为了提高超结半导体器件的耐压性能，需要保证漂移区与电荷补偿区中的载流子总量相等，以实现两个掺杂区的电荷平衡。在本发明的方法中，由于漂移区与电荷补偿区是多次外延和沟槽填充工艺形成，可以精准地控制每一次外延工艺中外延层的掺杂浓度与厚度，因此有效地保证超结半导体器件的耐压性和低导通电阻特性。
【附图说明】
[0026]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为 清楚，在附图中:
[0027]图1至10示出根据本发明的第一实施例的超结半导体器件的制造方法的各个阶段的截面图。
[0028]图11示出根据本发明的第二实施例的超结半导体器件的截面图。
【具体实施方式】
[0029]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0030]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0031]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0032]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
[0033]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0034]除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括II1-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如S1、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、115丨11^^了&41(:、114故、了31?七5丨1、祖33丨、？伙1?11、1、和所述各种导电材料的组合。栅极电介质可以由Si02或介电常数大于Si02的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
[0035]本发明可以各种形式呈现，以下将描述其中一些示例。
[0036]图1至10示出根据本发明的第一实施例的超结半导体器件的制造方法的各个阶段的截面图。
[0037]如图1所示，在半导体衬底101上形成第一外延半导体层102。第一外延半导体层102的厚度可达1?50微米，通常大于10微米以上。
[0038]可以采用已知的沉积工艺形成第一外延半导体层102，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等。半导体衬底101例如是单晶硅衬底，第一外延半导体层102例如是外延娃层。
[0039]半导体衬底101和第一外延半导体层102均为第一掺杂类型，并且，第一外延半导体层102相对于半导体衬底101是轻掺杂的。
[0040]第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。在一个示例中，半导体衬底101是N+掺杂的。
[0041 ]在一个示例中，半导体衬底101是N+掺杂的，第一外延半导体层102是N掺杂的。半导体衬底101的掺杂浓度通常为1E15?lE18/cm3，第二外延半导体层122的掺杂浓度通常为1E12?lE15/cm3。
[0042]进一步地，例如在半导体结构的表面上形成氮化物层。然后，在氮化物层上形成光致抗蚀剂层，然后进行蚀刻。该蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的选择性的湿法蚀刻，从光致抗蚀剂掩模中的开口向下蚀刻，在氮化物层中形成开口，从而将氮化物层图案化成第一硬掩模152。由于蚀刻的选择性，该蚀刻可以停止在第一外延半导体层102的表面。在形成第一硬掩模152之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0043]采用硬掩模，通过上述已知的蚀刻工艺，进一步蚀刻第一外延半导体层102，从而在第一外延半导体层102中形成沟槽，如图2所示。该沟槽从第一外延半导体层102的表面延伸进入第一外延半导体层102中。例如控制蚀刻的时间，可以控制沟槽的深度。
[0044]作为可选的步骤，在形成沟槽之后，可以在半导体结构的表面上形成牺牲层。该牺牲层例如是厚度约10?100纳米的氧化硅层，并且共形地覆盖沟槽的侧壁和底面。然后，通过湿法蚀刻，选择性地去除牺牲层。该牺牲层的形成和去除可以使得沟槽的侧壁和底面平整光滑，从而有利于后续的外延生长。
[0045]进一步地，在半导体结构的表面形成第二外延半导体层122。第二外延半导体层122的厚度可达1?50微米，通常大于10微米以上。
[0046]第二外延半导体层122例如是外延硅层，并且掺杂为第二掺杂类型。在第一外延半导体层102为N掺杂的示例中，第二外延半导体层122是P掺杂的。第二外延半导体层122的掺杂浓度通常为1E12?lE15/cm30
[0047]第二外延半导体层122的厚度大于等于第一外延半导体层102的厚度，使得第二外延半导体层122足以填满第一外延半导体层102中的沟槽。此外，第二外延半导体层122还包括在沟槽外部位于第一硬掩模152上方的横向延伸的部分。
[0048]然后，进行机械平面化(例如化学机械抛光)，去除第二外延半导体层122位于第一硬掩模152上方的部分。在一个示例中，该机械平面化以第一硬掩模152作为停止层，结果，仅仅保留第二外延半导体层122位于沟槽中的部分，如图3所示。
[0049]第二外延半导体层122在沟槽中保留的部分的上表面大致与第一硬掩模152的上表面齐平。
[0050]进一步地，采用相对于第一硬掩模152选择性去除第二外延半导体层122的蚀刻剂，回蚀刻第二外延半导体层122，使得第二外延半导体层122的上表面与第一外延半导体层102的上表面齐平或稍高。
[0051]然后，采用相对于第一外延半导体层102和第二外延半导体层122选择性去除第一硬掩模152的蚀刻剂，通过蚀刻去除第一硬掩模152，如图4所示。由于蚀刻的选择性，该蚀刻可以停止在第一外延半导体层102的表面。
[0052]由于先前的回蚀刻的结果，第二外延半导体层122的上表面大致与第一外延半导体层102的上表面齐平或稍高。在图4中示出二者齐平的优选实施例。第一外延半导体层102和第二外延半导体层122—起形成平整表面，有利于后续的外延生长。
[0053]为此，作为可选的步骤，可以进一步进行机械平面化(例如化学机械抛光)，使得第二外延半导体层122的上表面大致与第一外延半导体层102的上表面齐平， 从而获得所需的平整表面。
[0054]进一步地，采用上述已知的沉积工艺，在第一外延半导体层102和第二外延半导体层122的表面上形成第三外延半导体层103，如图5所示。与第一外延半导体层102类似地，第三外延半导体层103的厚度可达1?50微米，通常大于10微米以上。
[0055]第三外延半导体层103相对于半导体衬底101是轻掺杂的。在第一外延半导体层102为N掺杂的示例中，第三外延半导体层103是N掺杂的。第三外延半导体层103的掺杂浓度通常为 1E12 ?lE15/cm3。
[0056]进一步地，例如在半导体结构的表面上形成氮化物层。然后，在氮化物层上形成光致抗蚀剂层，然后进行蚀刻。该蚀刻在氮化物层中形成开口，从而将氮化物层图案化成第二硬掩模153。由于蚀刻的选择性，该蚀刻可以停止在第三外延半导体层103的表面。在形成第二硬掩模153之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
[0057]采用硬掩模，通过上述已知的蚀刻工艺，进一步蚀刻第三外延半导体层103，从而在第三外延半导体层103中形成沟槽，如图6所示。该沟槽从第三外延半导体层103的表面延伸进入第三外延半导体层103中。例如控制蚀刻的时间，可以控制沟槽的深度。
[0058]第二硬掩模153和第一硬掩模152大致是对准的，使得该沟槽穿过所述第三外延半导体层103，到达第二外延半导体层122的表面。
[0059]作为可选的步骤，在形成沟槽之后，可以在半导体结构的表面上形成牺牲层。该牺牲层例如是厚度约10?100纳米的氧化硅层，并且共形地覆盖沟槽的侧壁和底面。然后，通过湿法蚀刻，选择性地去除牺牲层。该牺牲层的形成和去除可以使得沟槽的侧壁和底面平整光滑，从而有利于后续的外延生长。
[0060]进一步地，在半导体结构的表面形成第四外延半导体层123。第四外延半导体层123的厚度可达1?50微米，通常大于10微米以上。
[0061 ]第四外延半导体层123例如是外延娃层，并且掺杂为第二掺杂类型。在第一外延半导体层102为N掺杂的示例中，第四外延半导体层123是P掺杂的。第四外延半导体层123的掺杂浓度通常为1E12?lE15/cm30
[0062]第四外延半导体层123的厚度大于等于第三外延半导体层103的厚度，使得第四外延半导体层123足以填满第三外延半导体层103中的沟槽。此外，第四外延半导体层123还包括在沟槽外部位于第二硬掩模153上方的横向延伸的部分。
[0063]然后，进行机械平面化(例如化学机械抛光)，去除第四外延半导体层123位于第二硬掩模153上方的部分。在一个示例中，该机械平面化以第二硬掩模153作为停止层，结果，仅仅保留第四外延半导体层123位于沟槽中的部分，如图7所示。
[0064]第四外延半导体层123在沟槽中保留的部分的上表面大致与第二硬掩模153的上表面齐平，并且与第二外延半导体层122连接在一起。
[0065]进一步地，采用相对于第二硬掩模153选择性去除第四外延半导体层123的蚀刻剂，回蚀刻第四外延半导体层123，使得第四外延半导体层123的上表面与第三外延半导体层103的上表面齐平或稍高。
[0066]然后，采用相对于第三外延半导体层103和第四外延半导体层123选择性去除第二硬掩模153的蚀刻剂，通过蚀刻去除第二硬掩模153，如图8所示。由于蚀刻的选择性，该蚀刻可以停止在第三外延半导体层103的表面。
[0067]由于先前的回蚀刻的结果，第四外延半导体层123的上表面大致与第三外延半导体层103的上表面齐平或稍高。在图8中示出二者齐平的优选实施例。第三外延半导体层103和第四外延半导体层123—起形成平整表面，有利于后续的外延生长。
[0068]为此，作为可选的步骤，可以进一步进行机械平面化(例如化学机械抛光)，使得第四外延半导体层123的上表面大致与第三外延半导体层103的上表面齐平，从而获得所需的平整表面。
[0069]进一步地，重复图5至8所示的步骤，形成第五外延半导体层104和第六外延半导体层 124。
[0070]如图9所示，在半导体结构中，第六外延半导体层124位于第五外延半导层104中形成的沟槽内。第二外延半导体层112、第四外延半导体层123和第六外延半导体层124连接在一起，形成半导体柱。在最终的器件中，该半导体柱作为超结半导体器件的超结结构。
[0071]进一步地，按照常规工艺形成超结半导体器件的其他部分，从而形成超结半导体器件1100，如图10所示。
[0072]根据第一实施例的超结半导体器件1100为金属氧化物半导体场效应晶体管(M0SFET)。该超结半导体器件1100包括第一掺杂类型的半导体衬底101，所述半导体衬底101作为漏区，位于半导体衬底101上的第一掺杂类型的漂移区1110，位于漂移区1110中的第二掺杂类型的电荷补偿区1120，位于漂移区1110中的第二掺杂类型的体区105，位于体区105中的第一掺杂类型的源区106，以及经由栅极电介质107与体区105、源区106和漂移区1110隔开的栅极导体108。
[0073]参见图10，漂移区1110包括上述的第一外延半导体层102、第三外延半导体层103和第五外延半导体层104，电荷补偿区1120为上述的第二外延半导体层122、第四外延半导体层123和第六外延半导体层124形成的半导体柱。
[0074]在该实施例中，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。
[0075]为了简明起见，在图中未示出源区接触、漏区接触和栅极接触。可以理解，源区接触提供源区106与外部电路的电连接端子，漏区接触提供半导体衬底101与外部电路的电连接端子，栅极接触提供栅极导体108与外部电路的电连接端子。
[0076]作为优选的结构，该超结半导体器件1100还包括在栅极导体108上形成的层间介质层109，以及穿过层间介质层109到达体区105的体区接触110。该体区接触110作为接地面，有利于提尚开关速度。
[0077]图11示出根据本发明的第二实施例的超结半导体器件2100的截面图。根据第二实施例的超结半导体器件2100为绝缘栅双极型晶体管(IGBT)。
[0078]该超结半导体器件2100包括第二掺杂类型的半导体衬底201，所述半导体衬底201作为漏区，位于半导体衬底201上的第一掺杂类型的基区2110，位于基区2110中的第二掺杂类型的电荷补偿区2120，位于基区2110中的第二掺杂类型的体区205，位于体区205中的第一掺杂类型的源区206，以及经由栅极电介质207与体区205、源区206和基区2110隔开的栅极导体208。
[0079]参见图11，基区2110包括上述的第一外延半导体层102、第三外延半导体层103和第五外延半导体层104，电荷补偿区2120为上述的第二外延半导体层122、第四外延半导体层123和第六外延半导体层124形成的半导体柱。
[0080]在该实施例中，第一掺杂类型为N型和P型之一，第二掺杂类型为N型和P型中的另一个。
[0081]为了简明 起见，在图中未示出源区接触、漏区接触和栅极接触。可以理解，源区接触提供源区206与外部电路的电连接端子，漏区接触提供半导体衬底201与外部电路的电连接端子，栅极接触提供栅极导体208与外部电路的电连接端子。
[0082]在以上的描述中，对于各层的图案化、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0083]应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0084]依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
【主权项】
1.一种超结半导体器件的制造方法，包括: 在半导体衬底上形成堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型，所述半导体衬底作为漏区； 在所述多个第一外延半导体层中，分别形成多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型； 在最顶部的第一外延半导体层中，形成第二掺杂类型的体区； 在所述体区中形成第一掺杂类型的源区；以及 在所述体区上方，至少在所述源区和最顶部的第二外延半导体层之间的区域形成栅极叠层，所述栅极叠层包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间， 其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。2.根据权利要求1所述的方法，形成多个第二外延半导体层包括，在形成所述多个第二外延半导体层中的一个第一外延半导体层之后， 在所述一个第一外延半导体层中形成沟槽； 在所述一个第一外延半导体层上形成相应的一个第二外延半导体层，从而填充所述沟槽；以及 平整所述一个第二外延半导体层，使得所述一个第二外延半导体层位于沟槽内的部分保留Ο3.根据权利要求2所述的方法，其中最底部的第一外延半导体层中的沟槽从表面延伸至内部的预定深度，其余的第一外延半导体层中的沟槽贯穿其中。4.根据权利要求2所述的方法，其中，形成沟槽的步骤包括: 在所述一个第一外延半导体层上形成图案化的硬掩模；以及 经由硬掩模中的开口蚀刻去除所述一个第一外延半导体层的一部分。5.根据权利要求4所述的方法，在形成所述一个第二外延半导体层的步骤之后，还包括: 去除所述硬掩模。6.根据权利要求5所述的方法，其中，平整所述一个第二外延半导体层的步骤包括: 以所述硬掩模作为停止层，采用化学机械平面化去除所述一个第二外延半导体层位于沟槽外部的部分；以及 以所述硬掩模作为保护层，回蚀刻所述一个第二外延半导体层，使得所述一个第二外延半导体层的上表面与所述一个第一外延半导体层的上表面齐平或稍高。7.根据权利要求4所述的方法，形成沟槽的步骤还包括: 在所述一个第一外延半导体层上形成牺牲层，所述牺牲层覆盖所述沟槽的侧壁和底面；以及 通过蚀刻去除所述牺牲层，从而平整所述沟槽的侧壁和底面。8.根据权利要求7所述的方法，其中，所述硬掩模为氮化物层，所述牺牲层为氧化物层。9.根据权利要求1所述的方法，其中，所述多个第一外延半导体层和所述多个第二外延半导体层的掺杂浓度分别为1Ε12?lE15/cm3010.根据权利要求1所述的方法，其中，所述多个第一外延半导体层和所述多个第二外延半导体层的厚度分别为1至50微米。11.根据权利要求1所述的方法，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。12.根据权利要求1至11中任一项所述的方法，其中，所述半导体衬底为N型和P型中的任一个。13.—种超结半导体器件，包括: 半导体衬底，所述半导体衬底作为漏区； 位于所述半导体衬底上的堆叠的多个第一外延半导体层，所述多个第一外延半导体层分别为第一掺杂类型； 分别位于所述多个第一外延半导体层中的多个第二外延半导体层，所述多个第二外延半导体层分别为第二掺杂类型； 位于最顶部的第一外延半导体层中的第二掺杂类型的体区； 位于所述体区中的第一掺杂类型的源区；以及 位于体区上方的栅极叠层，所述栅极叠层至少位于在所述源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，使得所述栅极电介质夹在所述栅极导体和所述体区之间， 其中，所述多个第二外延半导体层分别填充所述多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。14.根据权利要求13所述的超结半导体器件，其中，所述超结半导体器件为金属氧化物半导体场效应晶体管，所述半导体衬底为第一掺杂类型，并且所述多个第一外延半导体层作为漂移区。15.根据权利要求14所述的超结半导体器件，还包括: 位于所述栅极导体上的层间介质层；以及 穿过层间介质层到达所述体区的体区接触。16.根据权利要求13所述的超结半导体器件，其中，所述超结半导体器件为绝缘栅双极型晶体管，所述半导体衬底为第二掺杂类型，并且所述多个第一外延半导体层作为基区。17.根据权利要求13至16中任一项所述的超结半导体器件，其中，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
【专利摘要】公开了超结半导体器件及其制造方法。该超结半导体器件包括：半导体衬底；位于半导体衬底上的堆叠的多个第一外延半导体层；分别位于多个第一外延半导体层中的多个第二外延半导体层；位于最顶部的第一外延半导体层中的体区；位于体区中的源区；以及位于体区上方的栅极叠层，栅极叠层至少位于在源区和最顶部的第二外延半导体层之间的区域，包括栅极电介质和栅极导体，栅极电介质夹在栅极导体和体区之间，其中，多个第二外延半导体层分别填充多个第一外延半导体层中的沟槽，并且彼此连接成半导体柱作为电荷补偿区。该方法通过改进电荷补偿区的制造工艺实现简化制造工艺和改善电性能。
【IPC分类】H01L21/331, H01L29/06, H01L21/336, H01L29/78, H01L29/739
【公开号】CN105489498
【申请号】CN201510889366
【发明人】童亮
【申请人】矽力杰半导体技术(杭州)有限公司
【公开日】2016年4月13日
【申请日】2015年12月4日
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