沟槽型超级结的制造方法
沟槽型超级结的制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结的制造方法。
【背景技术】
[0002]超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，现有超级结的制造方法中包括沟槽型超级结的制造方法，这种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(ERI Fi 11 ing)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。这种工艺的最大难点在于在沟槽中填充硅外延。
[0003]现有技术中，外延如硅外延填充效果和填充时间成正比，填充时间越长，硅缺陷越少;填充时间减少，填充效果变差。如图1A所示，是现有方法中硅外延填充速率较慢时沟槽填充照片;填充于沟槽中的硅外延层101a具有较少的缺陷，从而使得硅外延层101a的质量较好。如图1B所示，是现有方法中硅外延填充速率较块时沟槽填充照片;填充于沟槽中的硅外延层101b具有较多的缺陷，缺陷如标记102所示，这会使得娃外延层101b的质量较差。
[0004]图1B所示的硅外延层101b由于质量较差而无法应用于性能要求较高的超级结器件，为了获得更好的器件性能，常常需要大幅增加填充时间，也即形成图1A所示的硅外延层101a，在半导体集成电路制造领域中，时间就是成本，填充时间增加后会大大提高生产成本，消弱竞争优势。所以现有技术中，超级结的薄层性能和生产成本对外延填充沟槽的速率的要求正好矛盾，无法实现两者的同时提高。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法，不仅能提高超级结的薄层的性能，还能提高外延填充速率、降低工艺成本。
[0006]为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤:
[0007]步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层。
[0008]步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个沟槽。
[0009]步骤三、采用外延生长中在所述沟槽中填充第二导电类型外延层，所述第二导电类型外延层的外延生长工艺包括如下分步骤:
[0010]步骤31、进行第一次外延生长在所述沟槽的底部填充具有第二导电类型掺杂的第一外延子层。
[0011]步骤32、进行第二外延生长在所述沟槽的顶部填充具有第二导电类型掺杂的第二外延子层；由所述第一外延子层和所述第二外延子层叠加形成所述第二导电类型外延层。
[0012]所述第一次外延生长的速率大于所述第二次外延生长的速率，利用外延生长速率越小、外延填充沟槽的缺陷越少的特点在所述沟槽的顶部形成具有缺陷少的所述第二外延子层;所述第二外延子层的深度要求设置为大于超级结器件的P型体区的深度，使后续由填充于所述沟槽的所述第二导电类型外延层组成第二导电类型薄层的性能由所述第二外延子层决定，在通过所述第二外延子层使所述第二导电类型薄层的性能得到保持或提高的条件下，通过提高所述第一次外延生长的速率来提高整个沟槽的外延填充速率。
[0013]步骤四、进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽外部的所述第二导电类型外延层去除、将所述沟槽区域的所述第二导电类型外延层的表面和所述沟槽外的表面相平；由填充于所述沟槽中的所述第二导电类型外延层组成所述第二导电类型薄层、由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层，所述第二导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
[0014]进一步的改进是，步骤一中所述第一导电类型外延层的厚度为15微米?60微米。
[0015]进一步的改进是，所述半导体衬底为硅衬底，所述第一导电类型外延层为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。
[0016]进一步的改进是，步骤二中形成所述沟槽包括如下分步骤:
[0017]步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
[0018]步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。
[0019]步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
[0020]步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述沟槽。
[0021]采用所述硬质掩模层之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺之后去除所述硬质掩模层。
[0022]进一步的改进是，所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
[0023]进一步的改进是，步骤24中所述沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上;在所述沟槽形成之后还包括如下步骤:
[0024]步骤25、去除所述第三氧化层。
[0025]步骤26、采用热氧化工艺在所述沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。
[0026]步骤27、去除所述第二氮化硅层。
[0027]之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。
[0028]进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米?2000埃米;所述第二氮化硅层的厚度为100埃米?1500埃米;所述第三氧化层的厚度为0.5微米?3微米。
[0029]进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。
[0030]进一步的改进是，第一导电类型为P型，第二导电类型为N型。
[0031]进一步的改进是，步骤25中采用湿法刻蚀工艺去除所述第三氧化层；步骤27中采用热磷酸去除所述第二氮化硅层;去除所述第一氧化层采用湿法刻蚀工艺。
[0032]进一步的改进是，所述第二外延子层的深度为5微米?10微米。
[0033]本发明通过巧妙利用外延生长速率越小、外延填充沟槽的缺陷越少的特点以及沟槽中的外延薄层的性能由位于沟槽顶部一定深度内的外延层决定的特点来对外延填充沟槽的工艺进行了特别设置，首先采用速率较大的第一次外延生长在沟槽的底部填充第一外延子层，接着采用速率较小的第二次外延生长在沟槽的顶部填充第二外延子层，由第一和二外延子层叠加形成沟槽中的外延层。其中第二外延子层的深度要求设置为大于超级结器件的P型体区的深度，使沟槽中的外延薄层的性能由第二外延子层决定;这样就能通过降低第二外延子层的外延生长速率来提高第二外延子层的性能，从而能使沟槽中的外延薄层的性能能够得到保证或提高;而第一外延子层的外延生长速率由于对沟槽中的外延薄层的性能影响不大，故可以采用生长速率较快的外延工艺形成第一外延子层，这会大大加快整个外延填充工艺的速率。另外，在实际生产中，第一外延子层沟槽的深度要比第二外延子层的大，即使第二外延子层的外延生长速率有所降低，第一外延子层和第二外延子层的所需的总的填充时间也会大大减少。所以不仅能提高超级结的薄层的性能，还能提高外延填充速率、降低工艺成本。
【附图说明】
[0034]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0035]图1A是现有方法中硅外延填充速率较慢时沟槽填充照片；
[0036]图1B是现有方法中硅外延填充速率较块时沟槽填充照片；
[0037]图2是本发明实施例方法的流程图；
[0038]图3A-图3D是本发明实施例方法各步骤中的器件结构示意图。
【具体实施方式】
[0039]如图2所示，是本发明实施例方法的流程图；如图3A至图3D所示，是本发明实施例方法各步骤中的器件结构示意图。本发明实施例沟槽4型超级结的制造方法包括如下步骤:
[0040]步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有第一导电类型外延层2。
[0041]较佳为，所述第一导电类型外延层2的厚度为15微米?60微米。所述半导体衬底1为硅衬底，所述第一导电类型外延层2为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。
[0042]步骤二、如图3B所示，采用光刻刻蚀工艺在所述第一导电类型外延层2中形成多个沟槽4。
[0043]较佳为，形成所述沟槽4包括如下分步骤:
[0044]步骤21、如图3A所示，在所述第一导电类型外延层2表面形成硬质掩模层3。
[0045]更优选择为，所述硬质掩模层3由依次形成于所述第一导电类型外延层2表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。所述第一氧化层为热氧化层，厚度为100埃米?2000埃米;所述第二氮化硅层的厚度为100埃米?1500埃米;所述第三氧化层的厚度为0.5微米?3微米。
[0046]步骤22、如图3B所示，在所述硬质掩模层3表面涂布光刻胶，进行光刻工艺将所述沟槽4形成区域打开。
[0047]步骤23、如图3B所示，以所述光刻胶为掩模对所述硬质掩模层3进行刻蚀，该刻蚀工艺将所述沟槽4形成区域的所述硬质 掩模层3去除、所述沟槽4外的所述硬质掩模层3保由ο
[0048]步骤24、如图3Β所示，去除所述光刻胶，以所述硬质掩模层3为掩模对所述第一导电类型外延层2进行刻蚀形成所述沟槽4。所述沟槽4的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上。
[0049]步骤25、去除所述第三氧化层。采用湿法刻蚀工艺去除所述第三氧化层。
[0050]步骤26、采用热氧化工艺在所述沟槽4的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽4的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。
[0051]步骤27、去除所述第二氮化硅层。采用热磷酸去除所述第二氮化硅层。
[0052]步骤三、如图3C所示，采用外延生长中在所述沟槽4中填充第二导电类型外延层，所述第二导电类型外延层的外延生长工艺包括如下分步骤:
[0053]步骤31、进行第一次外延生长在所述沟槽4的底部填充具有第二导电类型掺杂的第一外延子层5a。
[0054]步骤32、进行第二外延生长在所述沟槽4的顶部填充具有第二导电类型掺杂的第二外延子层5b;由所述第一外延子层5a和所述第二外延子层5b叠加形成所述第二导电类型外延层。
[0055]所述第一次外延生长的速率大于所述第二次外延生长的速率，利用外延生长速率越小、外延填充沟槽4的缺陷越少的特点在所述沟槽4的顶部形成具有缺陷少的所述第二外延子层5b;所述第二外延子层5b的深度要求设置为大于超级结器件的P型体区的深度，使后续由填充于所述沟槽4的所述第二导电类型外延层组成第二导电类型薄层的性能由所述第二外延子层5b决定，在通过所述第二外延子层5b使所述第二导电类型薄层的性能得到保持或提高的条件下，通过提高所述第一次外延生长的速率来提高整个沟槽4的外延填充速率。
[0056]由于本发明实施例对所述第二外延子层5b的深度进行了设定，在提高所述第一次外延生长的速率之后，即使形成的所述第一外延子层5a有较多的缺陷，缺陷如虚线框6所示，这些缺陷也不会对整个第二导电类型薄层的性能产生影响。这样，能够通过提高所述第一次外延生长的速率来提高整个外延填充工艺的速率，通过提高所述第二外延子层5b的质量来提高整个第二导电类型薄层质量和性能。
[0057]较佳为，本发明实施例的所述第二外延子层5b的深度为5微米?10微米。
[0058]步骤四、如图3D所示，进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽4外部的所述第二导电类型外延层去除、将所述沟槽4区域的所述第二导电类型外延层的表面和所述沟槽4外的表面相平；由填充于所述沟槽4中的所述第二导电类型外延层组成所述第二导电类型薄层、由各所述沟槽4之间的所述第一导电类型外延层2组成第一导电类型薄层，所述第二导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
[0059]所述化学机械研磨工艺以所述硬质掩模层3的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。
[0060]本发明实施例中，第一导电类型为N型，第二导电类型为P型;所述半导体衬底1为N型重掺杂。在其它实施例中，也能为:第一导电类型为P型，第二导电类型为N型。
[0061]本发明实施例方法相对于现有方法，能够在保证沟槽的外延薄层的质量和性能的条件下大大提高填充速率:假设现有方法要得到一定质量和相应性能的沟槽外延层的填充速度为20微米/1000秒。本发明实施例通过利用先快后慢的策略，在填充前期，利用较快的填充速度如80微米/1000秒，完成除表面深度5微米?10微米以外即底部的沟槽填充，然后利用10微米/1000秒的填充速度来完成靠近表面部分的沟槽填充。这样对于总深度为50微米的沟槽，填充时间从2500秒减少到1062秒。这大大地提升了生产效率，而且用于器件制作如DM0S器件制作的表面硅层次也可以拥有更好的填充效果。
[0062]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种沟槽型超级结的制造方法，其特征在于，包括如下步骤: 步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层； 步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个沟槽； 步骤三、采用外延生长中在所述沟槽中填充第二导电类型外延层，所述第二导电类型外延层的外延生长工艺包括如下分步骤: 步骤31、进行第一次外延生长在所述沟槽的底部填充具有第二导电类型掺杂的第一外延子层； 步骤32、进行第二外延生长在所述沟槽的顶部填充具有第二导电类型掺杂的第二外延子层；由所述第一外延子层和所述第二外延子层叠加形成所述第二导电类型外延层； 所述第一次外延生长的速率大于所述第二次外延生长的速率，利用外延生长速率越小、外延填充沟槽的缺陷越少的特点在所述沟槽的顶部形成具有缺陷少的所述第二外延子层;所述第二外延子层的深度要求设置为大于超级结器件的P型体区的深度，使后续由填充于所述沟槽的所述第二导电类型外延层组成第二导电类型薄层的性能由所述第二外延子层决定，在通过所述第二外延子层使所述第二导电类型薄层的性能得到保持或提高的条件下，通过提高所述第一次外延生长的速率来提高整个沟槽的外延填充速率； 步骤四、进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽外部的所述第二导电类型外延层去除、将所述沟槽区域的所述第二导电类型外延层的表面和所述沟槽外的表面相平；由填充于所述沟槽中的所述第二导电类型外延层组成所述第二导电类型薄层、由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层，所述第二导电类型薄层和所述第二导电类型薄层交替排列组成超级结。2.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:步骤一中所述第一导电类型外延层的厚度为15微米?60微米。3.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:所述半导体衬底为硅衬底，所述第一导电类型外延层为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。4.如权利要求1或3所述的沟槽型超级结的制造方法，其特征在于:步骤二中形成所述沟槽包括如下分步骤: 步骤21、在所述第一导电类型外延层表面形成硬质掩模层； 步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开；步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留； 步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述沟槽； 采用所述硬质掩模层之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺之后去除所述硬质掩模层。5.如权利要求4所述的沟槽型超级结的制造方法，其特征在于:所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。6.如权利要求5所述的沟槽型超级结的制造方法，其特征在于:步骤24中所述沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上;在所述沟槽形成之后还包括如下步骤: 步骤25、去除所述第三氧化层； 步骤26、采用热氧化工艺在所述沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护； 步骤27、去除所述第二氮化硅层； 之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。7.如权利要求5所述的沟槽型超级结的制造方法，其特征在于:所述第一氧化层为热氧化层，厚度为100埃米?2000埃米;所述第二氮化硅层的厚度为100埃米?1500埃米;所述第三氧化层的厚度为0.5微米?3微米。8.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:第一导电类型为N型，第二导电类型为P型;所述半导体衬底为N型重掺杂。9.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:第一导电类型为P型，第二导电类型为N型。10.如权利要求6所述的沟槽型超级结的制造方法，其特征在于:步骤25中采用湿法刻蚀工艺去除所述第三氧化层;步骤27中采用热磷酸去除所述第二氮化硅层;去除所述第一氧化层采用湿法刻蚀工艺。11.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:所述第二外延子层的深度为5微米?10微米。
【专利摘要】本发明公开了一种沟槽型超级结的制造方法，包括步骤：步骤一、提供表面形成有第一导电类型外延层的半导体衬底；步骤二、在第一导电类型外延层中形成多个沟槽。步骤三、在沟槽中填充第二导电类型外延层，包括分步骤：步骤31、进行速率较快的第一次外延生长在沟槽的底部填充第一外延子层，以提高生产速率；步骤32、进行速率较慢的第二外延生长在沟槽的顶部填充第二外延子层，以保证和提高第二导电类型薄层性能。步骤四、进行化学机械研磨工艺将沟槽外部的第二导电类型外延层去除并组成超级结。本发明不仅能提高超级结的薄层的性能，还能提高外延填充速率、降低工艺成本。
【IPC分类】H01L21/20, H01L21/336, H01L29/06
【公开号】CN105489501
【申请号】CN201610025341
【发明人】李 昊
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年4月13日
【申请日】2016年1月15日
【技术领域】
[0001]本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽型超级结的制造方法。
【背景技术】
[0002]超级结为由形成于半导体衬底中的交替排列的P型薄层和N型薄层组成，现有超级结的制造方法中包括沟槽型超级结的制造方法，这种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(ERI Fi 11 ing)的方式在刻出的沟槽上填充P型掺杂的硅外延，并且要求填充区域具有完好的晶体结构，以便后续流程制作高性能的器件。这种工艺的最大难点在于在沟槽中填充硅外延。
[0003]现有技术中，外延如硅外延填充效果和填充时间成正比，填充时间越长，硅缺陷越少;填充时间减少，填充效果变差。如图1A所示，是现有方法中硅外延填充速率较慢时沟槽填充照片;填充于沟槽中的硅外延层101a具有较少的缺陷，从而使得硅外延层101a的质量较好。如图1B所示，是现有方法中硅外延填充速率较块时沟槽填充照片;填充于沟槽中的硅外延层101b具有较多的缺陷，缺陷如标记102所示，这会使得娃外延层101b的质量较差。
[0004]图1B所示的硅外延层101b由于质量较差而无法应用于性能要求较高的超级结器件，为了获得更好的器件性能，常常需要大幅增加填充时间，也即形成图1A所示的硅外延层101a，在半导体集成电路制造领域中，时间就是成本，填充时间增加后会大大提高生产成本，消弱竞争优势。所以现有技术中，超级结的薄层性能和生产成本对外延填充沟槽的速率的要求正好矛盾，无法实现两者的同时提高。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种沟槽型超级结的制造方法，不仅能提高超级结的薄层的性能，还能提高外延填充速率、降低工艺成本。
[0006]为解决上述技术问题，本发明提供的沟槽型超级结的制造方法包括如下步骤:
[0007]步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层。
[0008]步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个沟槽。
[0009]步骤三、采用外延生长中在所述沟槽中填充第二导电类型外延层，所述第二导电类型外延层的外延生长工艺包括如下分步骤:
[0010]步骤31、进行第一次外延生长在所述沟槽的底部填充具有第二导电类型掺杂的第一外延子层。
[0011]步骤32、进行第二外延生长在所述沟槽的顶部填充具有第二导电类型掺杂的第二外延子层；由所述第一外延子层和所述第二外延子层叠加形成所述第二导电类型外延层。
[0012]所述第一次外延生长的速率大于所述第二次外延生长的速率，利用外延生长速率越小、外延填充沟槽的缺陷越少的特点在所述沟槽的顶部形成具有缺陷少的所述第二外延子层;所述第二外延子层的深度要求设置为大于超级结器件的P型体区的深度，使后续由填充于所述沟槽的所述第二导电类型外延层组成第二导电类型薄层的性能由所述第二外延子层决定，在通过所述第二外延子层使所述第二导电类型薄层的性能得到保持或提高的条件下，通过提高所述第一次外延生长的速率来提高整个沟槽的外延填充速率。
[0013]步骤四、进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽外部的所述第二导电类型外延层去除、将所述沟槽区域的所述第二导电类型外延层的表面和所述沟槽外的表面相平；由填充于所述沟槽中的所述第二导电类型外延层组成所述第二导电类型薄层、由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层，所述第二导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
[0014]进一步的改进是，步骤一中所述第一导电类型外延层的厚度为15微米?60微米。
[0015]进一步的改进是，所述半导体衬底为硅衬底，所述第一导电类型外延层为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。
[0016]进一步的改进是，步骤二中形成所述沟槽包括如下分步骤:
[0017]步骤21、在所述第一导电类型外延层表面形成硬质掩模层。
[0018]步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开。
[0019]步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留。
[0020]步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述沟槽。
[0021]采用所述硬质掩模层之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺之后去除所述硬质掩模层。
[0022]进一步的改进是，所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。
[0023]进一步的改进是，步骤24中所述沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上;在所述沟槽形成之后还包括如下步骤:
[0024]步骤25、去除所述第三氧化层。
[0025]步骤26、采用热氧化工艺在所述沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。
[0026]步骤27、去除所述第二氮化硅层。
[0027]之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。
[0028]进一步的改进是，所述第一氧化层为热氧化层，厚度为100埃米?2000埃米;所述第二氮化硅层的厚度为100埃米?1500埃米;所述第三氧化层的厚度为0.5微米?3微米。
[0029]进一步的改进是，第一导电类型为N型，第二导电类型为P型；所述半导体衬底为N型重掺杂。
[0030]进一步的改进是，第一导电类型为P型，第二导电类型为N型。
[0031]进一步的改进是，步骤25中采用湿法刻蚀工艺去除所述第三氧化层；步骤27中采用热磷酸去除所述第二氮化硅层;去除所述第一氧化层采用湿法刻蚀工艺。
[0032]进一步的改进是，所述第二外延子层的深度为5微米?10微米。
[0033]本发明通过巧妙利用外延生长速率越小、外延填充沟槽的缺陷越少的特点以及沟槽中的外延薄层的性能由位于沟槽顶部一定深度内的外延层决定的特点来对外延填充沟槽的工艺进行了特别设置，首先采用速率较大的第一次外延生长在沟槽的底部填充第一外延子层，接着采用速率较小的第二次外延生长在沟槽的顶部填充第二外延子层，由第一和二外延子层叠加形成沟槽中的外延层。其中第二外延子层的深度要求设置为大于超级结器件的P型体区的深度，使沟槽中的外延薄层的性能由第二外延子层决定;这样就能通过降低第二外延子层的外延生长速率来提高第二外延子层的性能，从而能使沟槽中的外延薄层的性能能够得到保证或提高;而第一外延子层的外延生长速率由于对沟槽中的外延薄层的性能影响不大，故可以采用生长速率较快的外延工艺形成第一外延子层，这会大大加快整个外延填充工艺的速率。另外，在实际生产中，第一外延子层沟槽的深度要比第二外延子层的大，即使第二外延子层的外延生长速率有所降低，第一外延子层和第二外延子层的所需的总的填充时间也会大大减少。所以不仅能提高超级结的薄层的性能，还能提高外延填充速率、降低工艺成本。
【附图说明】
[0034]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0035]图1A是现有方法中硅外延填充速率较慢时沟槽填充照片；
[0036]图1B是现有方法中硅外延填充速率较块时沟槽填充照片；
[0037]图2是本发明实施例方法的流程图；
[0038]图3A-图3D是本发明实施例方法各步骤中的器件结构示意图。
【具体实施方式】
[0039]如图2所示，是本发明实施例方法的流程图；如图3A至图3D所示，是本发明实施例方法各步骤中的器件结构示意图。本发明实施例沟槽4型超级结的制造方法包括如下步骤:
[0040]步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1表面形成有第一导电类型外延层2。
[0041]较佳为，所述第一导电类型外延层2的厚度为15微米?60微米。所述半导体衬底1为硅衬底，所述第一导电类型外延层2为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。
[0042]步骤二、如图3B所示，采用光刻刻蚀工艺在所述第一导电类型外延层2中形成多个沟槽4。
[0043]较佳为，形成所述沟槽4包括如下分步骤:
[0044]步骤21、如图3A所示，在所述第一导电类型外延层2表面形成硬质掩模层3。
[0045]更优选择为，所述硬质掩模层3由依次形成于所述第一导电类型外延层2表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。所述第一氧化层为热氧化层，厚度为100埃米?2000埃米;所述第二氮化硅层的厚度为100埃米?1500埃米;所述第三氧化层的厚度为0.5微米?3微米。
[0046]步骤22、如图3B所示，在所述硬质掩模层3表面涂布光刻胶，进行光刻工艺将所述沟槽4形成区域打开。
[0047]步骤23、如图3B所示，以所述光刻胶为掩模对所述硬质掩模层3进行刻蚀，该刻蚀工艺将所述沟槽4形成区域的所述硬质 掩模层3去除、所述沟槽4外的所述硬质掩模层3保由ο
[0048]步骤24、如图3Β所示，去除所述光刻胶，以所述硬质掩模层3为掩模对所述第一导电类型外延层2进行刻蚀形成所述沟槽4。所述沟槽4的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上。
[0049]步骤25、去除所述第三氧化层。采用湿法刻蚀工艺去除所述第三氧化层。
[0050]步骤26、采用热氧化工艺在所述沟槽4的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽4的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护。
[0051]步骤27、去除所述第二氮化硅层。采用热磷酸去除所述第二氮化硅层。
[0052]步骤三、如图3C所示，采用外延生长中在所述沟槽4中填充第二导电类型外延层，所述第二导电类型外延层的外延生长工艺包括如下分步骤:
[0053]步骤31、进行第一次外延生长在所述沟槽4的底部填充具有第二导电类型掺杂的第一外延子层5a。
[0054]步骤32、进行第二外延生长在所述沟槽4的顶部填充具有第二导电类型掺杂的第二外延子层5b;由所述第一外延子层5a和所述第二外延子层5b叠加形成所述第二导电类型外延层。
[0055]所述第一次外延生长的速率大于所述第二次外延生长的速率，利用外延生长速率越小、外延填充沟槽4的缺陷越少的特点在所述沟槽4的顶部形成具有缺陷少的所述第二外延子层5b;所述第二外延子层5b的深度要求设置为大于超级结器件的P型体区的深度，使后续由填充于所述沟槽4的所述第二导电类型外延层组成第二导电类型薄层的性能由所述第二外延子层5b决定，在通过所述第二外延子层5b使所述第二导电类型薄层的性能得到保持或提高的条件下，通过提高所述第一次外延生长的速率来提高整个沟槽4的外延填充速率。
[0056]由于本发明实施例对所述第二外延子层5b的深度进行了设定，在提高所述第一次外延生长的速率之后，即使形成的所述第一外延子层5a有较多的缺陷，缺陷如虚线框6所示，这些缺陷也不会对整个第二导电类型薄层的性能产生影响。这样，能够通过提高所述第一次外延生长的速率来提高整个外延填充工艺的速率，通过提高所述第二外延子层5b的质量来提高整个第二导电类型薄层质量和性能。
[0057]较佳为，本发明实施例的所述第二外延子层5b的深度为5微米?10微米。
[0058]步骤四、如图3D所示，进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽4外部的所述第二导电类型外延层去除、将所述沟槽4区域的所述第二导电类型外延层的表面和所述沟槽4外的表面相平；由填充于所述沟槽4中的所述第二导电类型外延层组成所述第二导电类型薄层、由各所述沟槽4之间的所述第一导电类型外延层2组成第一导电类型薄层，所述第二导电类型薄层和所述第二导电类型薄层交替排列组成超级结。
[0059]所述化学机械研磨工艺以所述硬质掩模层3的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。
[0060]本发明实施例中，第一导电类型为N型，第二导电类型为P型;所述半导体衬底1为N型重掺杂。在其它实施例中，也能为:第一导电类型为P型，第二导电类型为N型。
[0061]本发明实施例方法相对于现有方法，能够在保证沟槽的外延薄层的质量和性能的条件下大大提高填充速率:假设现有方法要得到一定质量和相应性能的沟槽外延层的填充速度为20微米/1000秒。本发明实施例通过利用先快后慢的策略，在填充前期，利用较快的填充速度如80微米/1000秒，完成除表面深度5微米?10微米以外即底部的沟槽填充，然后利用10微米/1000秒的填充速度来完成靠近表面部分的沟槽填充。这样对于总深度为50微米的沟槽，填充时间从2500秒减少到1062秒。这大大地提升了生产效率，而且用于器件制作如DM0S器件制作的表面硅层次也可以拥有更好的填充效果。
[0062]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种沟槽型超级结的制造方法，其特征在于，包括如下步骤: 步骤一、提供一半导体衬底，在所述半导体衬底表面形成有第一导电类型外延层； 步骤二、采用光刻刻蚀工艺在所述第一导电类型外延层中形成多个沟槽； 步骤三、采用外延生长中在所述沟槽中填充第二导电类型外延层，所述第二导电类型外延层的外延生长工艺包括如下分步骤: 步骤31、进行第一次外延生长在所述沟槽的底部填充具有第二导电类型掺杂的第一外延子层； 步骤32、进行第二外延生长在所述沟槽的顶部填充具有第二导电类型掺杂的第二外延子层；由所述第一外延子层和所述第二外延子层叠加形成所述第二导电类型外延层； 所述第一次外延生长的速率大于所述第二次外延生长的速率，利用外延生长速率越小、外延填充沟槽的缺陷越少的特点在所述沟槽的顶部形成具有缺陷少的所述第二外延子层;所述第二外延子层的深度要求设置为大于超级结器件的P型体区的深度，使后续由填充于所述沟槽的所述第二导电类型外延层组成第二导电类型薄层的性能由所述第二外延子层决定，在通过所述第二外延子层使所述第二导电类型薄层的性能得到保持或提高的条件下，通过提高所述第一次外延生长的速率来提高整个沟槽的外延填充速率； 步骤四、进行化学机械研磨工艺，所述化学机械研磨工艺将所述沟槽外部的所述第二导电类型外延层去除、将所述沟槽区域的所述第二导电类型外延层的表面和所述沟槽外的表面相平；由填充于所述沟槽中的所述第二导电类型外延层组成所述第二导电类型薄层、由各所述沟槽之间的所述第一导电类型外延层组成第一导电类型薄层，所述第二导电类型薄层和所述第二导电类型薄层交替排列组成超级结。2.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:步骤一中所述第一导电类型外延层的厚度为15微米?60微米。3.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:所述半导体衬底为硅衬底，所述第一导电类型外延层为第一导电类型硅外延层，所述第二导电类型外延层为第二导电类型硅外延层。4.如权利要求1或3所述的沟槽型超级结的制造方法，其特征在于:步骤二中形成所述沟槽包括如下分步骤: 步骤21、在所述第一导电类型外延层表面形成硬质掩模层； 步骤22、在所述硬质掩模层表面涂布光刻胶，进行光刻工艺将所述沟槽形成区域打开；步骤23、以所述光刻胶为掩模对所述硬质掩模层进行刻蚀，该刻蚀工艺将所述沟槽形成区域的所述硬质掩模层去除、所述沟槽外的所述硬质掩模层保留； 步骤24、去除所述光刻胶，以所述硬质掩模层为掩模对所述第一导电类型外延层进行刻蚀形成所述沟槽； 采用所述硬质掩模层之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层为研磨终点，在所述化学机械研磨工艺之后去除所述硬质掩模层。5.如权利要求4所述的沟槽型超级结的制造方法，其特征在于:所述硬质掩模层由依次形成于所述第一导电类型外延层表面的第一氧化层、第二氮化硅层和第三氧化层叠加而成。6.如权利要求5所述的沟槽型超级结的制造方法，其特征在于:步骤24中所述沟槽的刻蚀工艺完成后要求所述第三氧化层的厚度保留一半以上;在所述沟槽形成之后还包括如下步骤: 步骤25、去除所述第三氧化层； 步骤26、采用热氧化工艺在所述沟槽的底部表面和侧面形成牺牲氧化层，之后去除所述牺牲氧化层以对所述沟槽的底部表面和侧面进行修复，去除所述牺牲氧化层时采用所述第二氮化硅层对所述第一氧化层进行保护； 步骤27、去除所述第二氮化硅层； 之后，在所述步骤四中所述化学机械研磨工艺以所述硬质掩模层的所述第一氧化层为研磨终点，在所述化学机械研磨工艺之后去除所述第一氧化层。7.如权利要求5所述的沟槽型超级结的制造方法，其特征在于:所述第一氧化层为热氧化层，厚度为100埃米?2000埃米;所述第二氮化硅层的厚度为100埃米?1500埃米;所述第三氧化层的厚度为0.5微米?3微米。8.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:第一导电类型为N型，第二导电类型为P型;所述半导体衬底为N型重掺杂。9.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:第一导电类型为P型，第二导电类型为N型。10.如权利要求6所述的沟槽型超级结的制造方法，其特征在于:步骤25中采用湿法刻蚀工艺去除所述第三氧化层;步骤27中采用热磷酸去除所述第二氮化硅层;去除所述第一氧化层采用湿法刻蚀工艺。11.如权利要求1所述的沟槽型超级结的制造方法，其特征在于:所述第二外延子层的深度为5微米?10微米。
【专利摘要】本发明公开了一种沟槽型超级结的制造方法，包括步骤：步骤一、提供表面形成有第一导电类型外延层的半导体衬底；步骤二、在第一导电类型外延层中形成多个沟槽。步骤三、在沟槽中填充第二导电类型外延层，包括分步骤：步骤31、进行速率较快的第一次外延生长在沟槽的底部填充第一外延子层，以提高生产速率；步骤32、进行速率较慢的第二外延生长在沟槽的顶部填充第二外延子层，以保证和提高第二导电类型薄层性能。步骤四、进行化学机械研磨工艺将沟槽外部的第二导电类型外延层去除并组成超级结。本发明不仅能提高超级结的薄层的性能，还能提高外延填充速率、降低工艺成本。
【IPC分类】H01L21/20, H01L21/336, H01L29/06
【公开号】CN105489501
【申请号】CN201610025341
【发明人】李 昊
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年4月13日
【申请日】2016年1月15日
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