一种防止芯片偏移的夹芯封装工艺方法
一种防止芯片偏移的夹芯封装工艺方法
【技术领域】
[0001]本发明涉及一种防止芯片偏移的夹芯封装工艺方法，属于半导体封装技术领域。
【背景技术】
[0002]近年来，随着电子产品对功率密度不断的追求，无论是D1de(二级管)还是Transistor (三极管)的封装，尤其是Transistor中的MOS产品正朝着更大功率、更小尺寸、更快速、散热更好的趋势在发展。对封装结构中寄生的电阻、电容、电感等的各种电性能、封装结构的热消散性能力、封装的信赖性方面有了更多的要求。封装的一次性制造方式也由单颗封装技术慢慢朝向小区域甚至更大区域的高密度高难度低成本一次性封装技术冲刺与挑战。
[0003]传统的D1de(二级管)以及Transistor(三极管)或是MOS产品的封装一般依据产品特性、功率的不同以及成本的考虑因素，利用了金线、银合金线、铜线、铝线以及铝带的焊线方式作为芯片与内引脚的主要的互联技术，从而实现电气连接。然而焊线的技术方式对产品的性能存在了以下几个方面的限制与缺陷:
1、产品一般都是由塑封料包覆、只留外部引脚暴露在塑封体之外，由于塑封料本身不是一种热导的物质，所以传统的D1de(二级管)以及Transistor (三极管)或是MOS产品在工作时所产生的热量很难通过塑封料消散出封装体，只能依靠细细的金属丝互联在金属引脚材料来帮助热能的消散，但是这种热消散的途径对热的消散能力是非常有限的，反而形成热消散的阻力；
2、由于采用焊线形成互联，由此可清楚的知道用来执行电源或是信号的金属丝会因为导体材料的长度与截面积的变化而影响到电阻率的大小以及接触电阻的损耗，尤其是应用在功率方面的广品影响更是明显。
[0004]为解决上述问题，业界已对传统的D1de(二级管)的封装产品进行了改进，用金属框架代替焊线，来降低封装电阻、电感与期望改善热消散的能力。
[0005]已知的一种整流二级管封装的制备方法就是利用了金属框架来取代焊线，其整流二级管封装结构包括上引线框、下引线框和整流二级管芯片，所述上引线框和下引线框均设有凸点和基岛，所述整流二级管芯片粘结在上引线框和下引线框之间，其制备方法依次包括如下工序:使用点胶机在下引线框的凸点和基岛分别点涂上锡膏;使用固晶机将整流二级管芯片中正极向上的整流二级管芯片放置在下引线框基岛上，负极向上的整流二级管芯片放置在下引线框凸点上;两种整流二级管芯片常温下同时固晶；利用点胶机在固好晶的整流芯片上涂上锡膏；将上引线框对准下引线框放置，将合在一起的上下整体引线框放入焊接炉焊接;最后取出焊接后为一个整体的具有整流二级管芯片的上、下引线框，通过模压机浇注整流桥环氧树脂，形成整流二级管封装。
[0006]此整流二级管封装结构虽然降低了封装电阻，改善了热消散能力，但还是存在了芯片位置的游离、芯片水平的旋转以及上下锡膏的短路等缺陷。而芯片游离、芯片旋转以及上下锡膏短路的原因有以下情况所造成: 1、锡膏量无法有效的掌握
此整流二级管封装的制备方法使用点胶机在下框架的凸点和平台分别点涂上锡膏，而点涂的方法采用注射筒射出方式，注射筒的结构设计是筒管大注射针头小，在注射时筒管活塞轻微压注，则针头所挤出锡膏量的多少很难控制，尤其锡膏因存放温度、存放时间、工作温度等因素在在都会导致锡膏黏度的变化，更是难以控制锡膏的挤出量。如果锡膏量过多的话会使下框架上表面的锡膏和上框架下表面的锡膏形成桥连而造成短路(参见图1a);
2、芯片与锡膏位置无法掌握
此整流二级管在锡膏的点涂制备方法上，乃是使用传统的点胶机在下引线框的凸点和平台分别是单颗点涂上锡膏，而这种点涂锡膏的方式最大设计上的缺点就是单颗点涂，容易造成每颗点涂的位置都不一样，甚至造成严重的位置累积公差。如果点涂的锡膏有所偏移的话，由于锡膏具有很强的内聚力，会对锡膏上的芯片产生拉扯，从而造成芯片发生位移或旋转；
3、所有金属引脚共面性无法掌握
如果每一支引脚的锡膏量无法控制的情况下，在进行回流焊时，由于锡膏受热的溶解后的冷却凝固过程中，锡膏会产生较强的内聚作用下，会把上、下引线框分别向上下两个方向顶起，又因为锡膏量的不同致使锡膏内聚收缩的大小不一，造成下引线框的外引脚和上引线框的外引脚不在同一平面上，造成了金属引脚与模具表面之间产生间隙，导致塑封料外溢的质量问题(参见图1b);
4、塑封体的高度必须要加高加厚
因为锡膏量与位置精度无法有效的掌控，反而迫使塑封体的外观尺寸要加宽加高，造成了成本的浪费与环境的污染。
[0007]如果把上述二级管芯片换成三极或是多极管芯片的话，由于三极或是多极管芯片在同一面上具有两个或两个以上相邻的电极，芯片轻微的移动、芯片的旋转引线框对位的误差，往往就会造成芯片电极间的短路。所以上述工艺对三极或是多极管的芯片是不适用的。
【发明内容】
[0008]本发明所要解决的技术问题是针对上述现有技术提供一种防止芯片偏移的夹芯封装工艺方法，在提高电性能、改善了热消散能力的同时，可以很容易的使锡膏的厚度、面积以及位置得到控制。
[0009]本发明的另一目的在于提供一种防止芯片偏移的夹芯封装工艺方法，芯片不易发生移动或偏移，适用于二级、三极或多极芯片的夹芯封装。
[0010]本发明的又一目的在于提供一种防止芯片偏移的夹芯封装工艺方法，其制造出的一种三极或多极芯片夹芯封装结构具有较低的封装电阻和封装电感，其整体高度可得到有效控制，从而确保其外管脚的共面性。
[0011]本发明解决上述问题所采用的技术方案为:一种防止芯片偏移的夹芯封装工艺方法，所述方法包括如下步骤:
步骤一、提供第一引线框；
步骤二、在第一引线框基岛区域通过网板印刷的方式涂覆锡膏； 步骤三、在步骤二中第一引线框涂覆锡膏的区域上植入芯片；
步骤四、提供第二引线框，所述第二引线框为Z形，所述Z形的第二引线框包括上水平段、中间连接段和下水平段；
步骤五、在第二引线框上水平段的下表面通过网板印刷的方式涂覆锡膏；
步骤六、将第二引线框的上水平段压合在第一引线框上表面的芯片上，压合后第一引线框和第二引线框形成整体框架，第一引线框下表面与第二引线框下水平段下表面齐平；步骤七、将步骤六形成的整体框架上下表面用压板压住，进行回流焊；
步骤八、将步骤七经过回流焊后的整体框架采用塑封料进行塑封；
步骤九、将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。
[0012]所述第一引线框和第二引线框的材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。
[0013]所述芯片为可以与金属锡结合的二极芯片、三极芯片或多极芯片。
[0014]所述压板材质的热膨胀系数CTE与第一引线框和第二引线框材质的热膨胀系数CTE接近，其CTE范围是8*10~-6/°C ?25*10~_6/°C。
[0015]所述步骤五与步骤二可同时进行。
[0016]与现有技术相比，本发明的优点在于:
1、本发明的一种防止芯片偏移的夹芯封装工艺方法，其上下框架上的锡膏都通过网板印刷涂覆，可以通过调整网板的厚度和开口的面积来精确的控制锡膏的厚度、面积以及位置，使本发明的工艺方法对超薄芯片同样适用；
2、本发明的一种防止芯片偏移的夹芯封装工艺方法使用上下压板压住整体框架进行回流焊，使得框架在回流焊时不易被锡膏受热熔解后的冷却过程的凝聚所顶起，保证框架结构的总高度，防止芯片的移动或旋转，并且能确保框架暴露外脚的共面性；
3、本发明的一种防止芯片偏移的夹 芯封装工艺方法中，芯片不易发生移动和旋转，二极、三极或多极芯片同样可以通过本发明的工艺完成夹芯封装，使得二极、三极或多极芯片封装结构具有较低的封装电阻和较好的热消散能力。
【附图说明】
[0017]图1(a)为传统技术中下框架上表面的锡膏和上框架下表面的锡膏形成桥连而造成短路示意图。
[0018]图1(b)为传统技术中因下框架外引脚和上框架外引脚不在同一平面上而造成塑封料外溢的示意图。
[0019]图2为本发明制造的一种防止芯片偏移的夹芯封装结构的侧面图。
[0020]图3为本发明制造的一种防止芯片偏移的夹芯封装结构的俯视图。
[0021]图4为本发明已完成装片的第一引线框的立体视图。
[0022]图5为本发明中第二引线框的立体视图。
[0023]图6为本发明中第一引线框、芯片和第二引线框结合的立体示意图。
[0024]图7为本发明制造的一种防止芯片偏移的夹芯封装结构的立体组装透视示意图。
[0025]图8(a)至图8(i)为本发明一种防止芯片偏移的夹芯封装工艺方法的流程图。
[0026]其中:
下引线框11 上引线框12 二极管芯片13 锡膏14
第一引线框21 第二引线框22 上水平段221 中间连接段222 下水平段223 芯片23 锡膏24 塑封料25。
【具体实施方式】
[0027]以下结合附图实施例对本发明作进一步详细描述。
[0028]如图8(a)?图8(i)所示，本实施例中的一种防止芯片偏移的夹芯封装工艺方法，其具体工艺步骤如下:
步骤一、参见图8(a)，提供第一引线框，第一引线框的材质为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质；
步骤二、参见图8(b)，在第一引线框的基岛区域通过网板印刷的方式涂覆锡膏，目的是为实现后续芯片植入后与基岛接合，通过调整网板的厚度和开口的面积可以精确的控制锡膏的厚度、面积以及位置；
步骤三、参见图8(c)，在步骤二中第一引线框涂覆锡膏的区域上植入芯片；
步骤四、参见图8(d)，提供第二引线框，所述第二引线框为Z形，所述Z形的第二引线框包括上水平段、中间连接段和下水平段，第二引线框的材质为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质；步骤五、参见图8(e)，在第二引线框上水平段的下表面通过网板印刷的方式涂覆锡膏，通过调整网板的厚度和开口的面积可以精确的控制锡膏的厚度、面积以及位置；
步骤六、参见图8(f)，将第二引线框的上水平段压合在第一引线框上表面的芯片上，芯片与第二引线框通过上水平段下表面的锡膏形成电性连接，压合后第一引线框和第二引线框形成整体框架，第一引线框下表面与第二引线框下水平段下表面齐平；
步骤七、参见图8(g)，将步骤六形成的整体框架上下表面用压板压住，进行回流焊。压板的材质要求不容易发生形变且具有良好的热传导性能，其热膨胀系数CTE与第一引线框和第二引线框材质的热膨胀系数CTE接近，其CTE范围是8*10~-6/°C?25*10~-6/°C;
步骤八、参见图8(h)，将步骤七经过回流焊后的整体框架采用塑封料进行塑封；
步骤九、参见图8(i)，将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。
[0029]上述步骤中，步骤五与步骤二可通过不同机台同时进行。
[0030]参见图2?图7，本发明一种防止芯片偏移的夹芯封装工艺方法制造的封装结构，它包括第一引线框21、第二引线框22和芯片23，所述第二引线框22呈Z形，所述Z形的第二引线框22包括上水平段221、中间连接段222和下水平段223，所述芯片23夹设在第一引线框21与上水平段221之间，所述芯片23的正面和背面分别通过锡膏24与上水平段221和第一引线框21电性连接，所述第一引线框21和第二引线框22外包封有塑封料25，所述第一引线框21下表面与下水平段223下表面齐平，所述第一引线框21下表面与下水平段223下表面均暴露在塑封料25之外。
[0031]所述第一引线框21和第二引线框22均为整体框架，其材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。
[0032]所述芯片23为可以与金属锡结合的二极芯片、三极芯片或多极芯片。
[0033]除上述实施例外，本发明还包括有其他实施方式，凡采用等同变换或者等效替换方式形成的技术方案，均应落入本发明权利要求的保护范围之内。
【主权项】
1.一种防止芯片偏移的夹芯封装工艺方法，其特征在于所述方法包括如下步骤:步骤一、提供第一引线框； 步骤二、在第一引线框基岛区域通过网板印刷的方式涂覆锡膏； 步骤三、在步骤二中第一引线框涂覆锡膏的区域上植入芯片； 步骤四、提供第二引线框，所述第二引线框为Z形，所述Z形的第二引线框包括上水平段、中间连接段和下水平段； 步骤五、在第二引线框上水平段的下表面通过网板印刷的方式涂覆锡膏； 步骤六、将第二引线框的上水平段压合在第一引线框上表面的芯片上，压合后第一引线框和第二引线框形成整体框架，第一引线框下表面与第二引线框下水平段下表面齐平；步骤七、将步骤六形成的整体框架上下表面用压板压住，进行回流焊； 步骤八、将步骤七经过回流焊后的整体框架采用塑封料进行塑封； 步骤九、将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。2.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述第一引线框和第二引线框的材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。3.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述芯片为可以与金属锡结合的二极芯片、三极芯片或多极芯片。4.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述压板材质的热膨胀系数CTE与第一引线框、第二引线框和第三引线框材质的热膨胀系数CTE接近，其CTE范围是8*10~-6/°C ?25*10~-6/°C。5.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述步骤五与步骤二可同时进行。
【专利摘要】本发明涉及一种防止芯片偏移的夹芯封装工艺方法，它包括以下步骤：步骤一、提供第一引线框；步骤二、在第一引线框基岛区域涂覆锡膏；步骤三、在第一引线框上植入芯片；步骤四、提供第二引线框；步骤五、在第二引线框上涂覆锡膏；步骤六、将第二引线框压合在第一引线框上表面的芯片上，形成整体框架；步骤七、将步骤六形成的整体框架上下表面用压板压住，进行回流焊；步骤八、将步骤七经过回流焊后的整体框架进行塑封；步骤九、将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。本发明的有益效果是：可以很容易的使锡膏的厚度、面积以及位置得到控制。
【IPC分类】H01L21/50, H01L21/56, H01L21/60
【公开号】CN105489508
【申请号】CN201510983616
【发明人】梁志忠, 刘恺, 李政, 王孙艳
【申请人】江苏长电科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年12月24日
【技术领域】
[0001]本发明涉及一种防止芯片偏移的夹芯封装工艺方法，属于半导体封装技术领域。
【背景技术】
[0002]近年来，随着电子产品对功率密度不断的追求，无论是D1de(二级管)还是Transistor (三极管)的封装，尤其是Transistor中的MOS产品正朝着更大功率、更小尺寸、更快速、散热更好的趋势在发展。对封装结构中寄生的电阻、电容、电感等的各种电性能、封装结构的热消散性能力、封装的信赖性方面有了更多的要求。封装的一次性制造方式也由单颗封装技术慢慢朝向小区域甚至更大区域的高密度高难度低成本一次性封装技术冲刺与挑战。
[0003]传统的D1de(二级管)以及Transistor(三极管)或是MOS产品的封装一般依据产品特性、功率的不同以及成本的考虑因素，利用了金线、银合金线、铜线、铝线以及铝带的焊线方式作为芯片与内引脚的主要的互联技术，从而实现电气连接。然而焊线的技术方式对产品的性能存在了以下几个方面的限制与缺陷:
1、产品一般都是由塑封料包覆、只留外部引脚暴露在塑封体之外，由于塑封料本身不是一种热导的物质，所以传统的D1de(二级管)以及Transistor (三极管)或是MOS产品在工作时所产生的热量很难通过塑封料消散出封装体，只能依靠细细的金属丝互联在金属引脚材料来帮助热能的消散，但是这种热消散的途径对热的消散能力是非常有限的，反而形成热消散的阻力；
2、由于采用焊线形成互联，由此可清楚的知道用来执行电源或是信号的金属丝会因为导体材料的长度与截面积的变化而影响到电阻率的大小以及接触电阻的损耗，尤其是应用在功率方面的广品影响更是明显。
[0004]为解决上述问题，业界已对传统的D1de(二级管)的封装产品进行了改进，用金属框架代替焊线，来降低封装电阻、电感与期望改善热消散的能力。
[0005]已知的一种整流二级管封装的制备方法就是利用了金属框架来取代焊线，其整流二级管封装结构包括上引线框、下引线框和整流二级管芯片，所述上引线框和下引线框均设有凸点和基岛，所述整流二级管芯片粘结在上引线框和下引线框之间，其制备方法依次包括如下工序:使用点胶机在下引线框的凸点和基岛分别点涂上锡膏;使用固晶机将整流二级管芯片中正极向上的整流二级管芯片放置在下引线框基岛上，负极向上的整流二级管芯片放置在下引线框凸点上;两种整流二级管芯片常温下同时固晶；利用点胶机在固好晶的整流芯片上涂上锡膏；将上引线框对准下引线框放置，将合在一起的上下整体引线框放入焊接炉焊接;最后取出焊接后为一个整体的具有整流二级管芯片的上、下引线框，通过模压机浇注整流桥环氧树脂，形成整流二级管封装。
[0006]此整流二级管封装结构虽然降低了封装电阻，改善了热消散能力，但还是存在了芯片位置的游离、芯片水平的旋转以及上下锡膏的短路等缺陷。而芯片游离、芯片旋转以及上下锡膏短路的原因有以下情况所造成: 1、锡膏量无法有效的掌握
此整流二级管封装的制备方法使用点胶机在下框架的凸点和平台分别点涂上锡膏，而点涂的方法采用注射筒射出方式，注射筒的结构设计是筒管大注射针头小，在注射时筒管活塞轻微压注，则针头所挤出锡膏量的多少很难控制，尤其锡膏因存放温度、存放时间、工作温度等因素在在都会导致锡膏黏度的变化，更是难以控制锡膏的挤出量。如果锡膏量过多的话会使下框架上表面的锡膏和上框架下表面的锡膏形成桥连而造成短路(参见图1a);
2、芯片与锡膏位置无法掌握
此整流二级管在锡膏的点涂制备方法上，乃是使用传统的点胶机在下引线框的凸点和平台分别是单颗点涂上锡膏，而这种点涂锡膏的方式最大设计上的缺点就是单颗点涂，容易造成每颗点涂的位置都不一样，甚至造成严重的位置累积公差。如果点涂的锡膏有所偏移的话，由于锡膏具有很强的内聚力，会对锡膏上的芯片产生拉扯，从而造成芯片发生位移或旋转；
3、所有金属引脚共面性无法掌握
如果每一支引脚的锡膏量无法控制的情况下，在进行回流焊时，由于锡膏受热的溶解后的冷却凝固过程中，锡膏会产生较强的内聚作用下，会把上、下引线框分别向上下两个方向顶起，又因为锡膏量的不同致使锡膏内聚收缩的大小不一，造成下引线框的外引脚和上引线框的外引脚不在同一平面上，造成了金属引脚与模具表面之间产生间隙，导致塑封料外溢的质量问题(参见图1b);
4、塑封体的高度必须要加高加厚
因为锡膏量与位置精度无法有效的掌控，反而迫使塑封体的外观尺寸要加宽加高，造成了成本的浪费与环境的污染。
[0007]如果把上述二级管芯片换成三极或是多极管芯片的话，由于三极或是多极管芯片在同一面上具有两个或两个以上相邻的电极，芯片轻微的移动、芯片的旋转引线框对位的误差，往往就会造成芯片电极间的短路。所以上述工艺对三极或是多极管的芯片是不适用的。
【发明内容】
[0008]本发明所要解决的技术问题是针对上述现有技术提供一种防止芯片偏移的夹芯封装工艺方法，在提高电性能、改善了热消散能力的同时，可以很容易的使锡膏的厚度、面积以及位置得到控制。
[0009]本发明的另一目的在于提供一种防止芯片偏移的夹芯封装工艺方法，芯片不易发生移动或偏移，适用于二级、三极或多极芯片的夹芯封装。
[0010]本发明的又一目的在于提供一种防止芯片偏移的夹芯封装工艺方法，其制造出的一种三极或多极芯片夹芯封装结构具有较低的封装电阻和封装电感，其整体高度可得到有效控制，从而确保其外管脚的共面性。
[0011]本发明解决上述问题所采用的技术方案为:一种防止芯片偏移的夹芯封装工艺方法，所述方法包括如下步骤:
步骤一、提供第一引线框；
步骤二、在第一引线框基岛区域通过网板印刷的方式涂覆锡膏； 步骤三、在步骤二中第一引线框涂覆锡膏的区域上植入芯片；
步骤四、提供第二引线框，所述第二引线框为Z形，所述Z形的第二引线框包括上水平段、中间连接段和下水平段；
步骤五、在第二引线框上水平段的下表面通过网板印刷的方式涂覆锡膏；
步骤六、将第二引线框的上水平段压合在第一引线框上表面的芯片上，压合后第一引线框和第二引线框形成整体框架，第一引线框下表面与第二引线框下水平段下表面齐平；步骤七、将步骤六形成的整体框架上下表面用压板压住，进行回流焊；
步骤八、将步骤七经过回流焊后的整体框架采用塑封料进行塑封；
步骤九、将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。
[0012]所述第一引线框和第二引线框的材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。
[0013]所述芯片为可以与金属锡结合的二极芯片、三极芯片或多极芯片。
[0014]所述压板材质的热膨胀系数CTE与第一引线框和第二引线框材质的热膨胀系数CTE接近，其CTE范围是8*10~-6/°C ?25*10~_6/°C。
[0015]所述步骤五与步骤二可同时进行。
[0016]与现有技术相比，本发明的优点在于:
1、本发明的一种防止芯片偏移的夹芯封装工艺方法，其上下框架上的锡膏都通过网板印刷涂覆，可以通过调整网板的厚度和开口的面积来精确的控制锡膏的厚度、面积以及位置，使本发明的工艺方法对超薄芯片同样适用；
2、本发明的一种防止芯片偏移的夹芯封装工艺方法使用上下压板压住整体框架进行回流焊，使得框架在回流焊时不易被锡膏受热熔解后的冷却过程的凝聚所顶起，保证框架结构的总高度，防止芯片的移动或旋转，并且能确保框架暴露外脚的共面性；
3、本发明的一种防止芯片偏移的夹 芯封装工艺方法中，芯片不易发生移动和旋转，二极、三极或多极芯片同样可以通过本发明的工艺完成夹芯封装，使得二极、三极或多极芯片封装结构具有较低的封装电阻和较好的热消散能力。
【附图说明】
[0017]图1(a)为传统技术中下框架上表面的锡膏和上框架下表面的锡膏形成桥连而造成短路示意图。
[0018]图1(b)为传统技术中因下框架外引脚和上框架外引脚不在同一平面上而造成塑封料外溢的示意图。
[0019]图2为本发明制造的一种防止芯片偏移的夹芯封装结构的侧面图。
[0020]图3为本发明制造的一种防止芯片偏移的夹芯封装结构的俯视图。
[0021]图4为本发明已完成装片的第一引线框的立体视图。
[0022]图5为本发明中第二引线框的立体视图。
[0023]图6为本发明中第一引线框、芯片和第二引线框结合的立体示意图。
[0024]图7为本发明制造的一种防止芯片偏移的夹芯封装结构的立体组装透视示意图。
[0025]图8(a)至图8(i)为本发明一种防止芯片偏移的夹芯封装工艺方法的流程图。
[0026]其中:
下引线框11 上引线框12 二极管芯片13 锡膏14
第一引线框21 第二引线框22 上水平段221 中间连接段222 下水平段223 芯片23 锡膏24 塑封料25。
【具体实施方式】
[0027]以下结合附图实施例对本发明作进一步详细描述。
[0028]如图8(a)?图8(i)所示，本实施例中的一种防止芯片偏移的夹芯封装工艺方法，其具体工艺步骤如下:
步骤一、参见图8(a)，提供第一引线框，第一引线框的材质为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质；
步骤二、参见图8(b)，在第一引线框的基岛区域通过网板印刷的方式涂覆锡膏，目的是为实现后续芯片植入后与基岛接合，通过调整网板的厚度和开口的面积可以精确的控制锡膏的厚度、面积以及位置；
步骤三、参见图8(c)，在步骤二中第一引线框涂覆锡膏的区域上植入芯片；
步骤四、参见图8(d)，提供第二引线框，所述第二引线框为Z形，所述Z形的第二引线框包括上水平段、中间连接段和下水平段，第二引线框的材质为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质；步骤五、参见图8(e)，在第二引线框上水平段的下表面通过网板印刷的方式涂覆锡膏，通过调整网板的厚度和开口的面积可以精确的控制锡膏的厚度、面积以及位置；
步骤六、参见图8(f)，将第二引线框的上水平段压合在第一引线框上表面的芯片上，芯片与第二引线框通过上水平段下表面的锡膏形成电性连接，压合后第一引线框和第二引线框形成整体框架，第一引线框下表面与第二引线框下水平段下表面齐平；
步骤七、参见图8(g)，将步骤六形成的整体框架上下表面用压板压住，进行回流焊。压板的材质要求不容易发生形变且具有良好的热传导性能，其热膨胀系数CTE与第一引线框和第二引线框材质的热膨胀系数CTE接近，其CTE范围是8*10~-6/°C?25*10~-6/°C;
步骤八、参见图8(h)，将步骤七经过回流焊后的整体框架采用塑封料进行塑封；
步骤九、参见图8(i)，将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。
[0029]上述步骤中，步骤五与步骤二可通过不同机台同时进行。
[0030]参见图2?图7，本发明一种防止芯片偏移的夹芯封装工艺方法制造的封装结构，它包括第一引线框21、第二引线框22和芯片23，所述第二引线框22呈Z形，所述Z形的第二引线框22包括上水平段221、中间连接段222和下水平段223，所述芯片23夹设在第一引线框21与上水平段221之间，所述芯片23的正面和背面分别通过锡膏24与上水平段221和第一引线框21电性连接，所述第一引线框21和第二引线框22外包封有塑封料25，所述第一引线框21下表面与下水平段223下表面齐平，所述第一引线框21下表面与下水平段223下表面均暴露在塑封料25之外。
[0031]所述第一引线框21和第二引线框22均为整体框架，其材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。
[0032]所述芯片23为可以与金属锡结合的二极芯片、三极芯片或多极芯片。
[0033]除上述实施例外，本发明还包括有其他实施方式，凡采用等同变换或者等效替换方式形成的技术方案，均应落入本发明权利要求的保护范围之内。
【主权项】
1.一种防止芯片偏移的夹芯封装工艺方法，其特征在于所述方法包括如下步骤:步骤一、提供第一引线框； 步骤二、在第一引线框基岛区域通过网板印刷的方式涂覆锡膏； 步骤三、在步骤二中第一引线框涂覆锡膏的区域上植入芯片； 步骤四、提供第二引线框，所述第二引线框为Z形，所述Z形的第二引线框包括上水平段、中间连接段和下水平段； 步骤五、在第二引线框上水平段的下表面通过网板印刷的方式涂覆锡膏； 步骤六、将第二引线框的上水平段压合在第一引线框上表面的芯片上，压合后第一引线框和第二引线框形成整体框架，第一引线框下表面与第二引线框下水平段下表面齐平；步骤七、将步骤六形成的整体框架上下表面用压板压住，进行回流焊； 步骤八、将步骤七经过回流焊后的整体框架采用塑封料进行塑封； 步骤九、将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。2.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述第一引线框和第二引线框的材质可以为合金铜材、纯铜材、铝镀铜材、锌镀铜材、镍铁合金材，也可以为其它CTE范围是8*10~-6/°C?25*10~-6/°C的导电材质。3.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述芯片为可以与金属锡结合的二极芯片、三极芯片或多极芯片。4.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述压板材质的热膨胀系数CTE与第一引线框、第二引线框和第三引线框材质的热膨胀系数CTE接近，其CTE范围是8*10~-6/°C ?25*10~-6/°C。5.根据权利要求1所述的一种防止芯片偏移的夹芯封装工艺方法，其特征在于:所述步骤五与步骤二可同时进行。
【专利摘要】本发明涉及一种防止芯片偏移的夹芯封装工艺方法，它包括以下步骤：步骤一、提供第一引线框；步骤二、在第一引线框基岛区域涂覆锡膏；步骤三、在第一引线框上植入芯片；步骤四、提供第二引线框；步骤五、在第二引线框上涂覆锡膏；步骤六、将第二引线框压合在第一引线框上表面的芯片上，形成整体框架；步骤七、将步骤六形成的整体框架上下表面用压板压住，进行回流焊；步骤八、将步骤七经过回流焊后的整体框架进行塑封；步骤九、将步骤八完成塑封的半成品进行切割或是冲切作业，使原本阵列式塑封体，切割或是冲切独立开来，制得防止芯片偏移的夹芯封装结构。本发明的有益效果是：可以很容易的使锡膏的厚度、面积以及位置得到控制。
【IPC分类】H01L21/50, H01L21/56, H01L21/60
【公开号】CN105489508
【申请号】CN201510983616
【发明人】梁志忠, 刘恺, 李政, 王孙艳
【申请人】江苏长电科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年12月24日
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