临时半导体结构键合方法和相关的键合半导体结构的制作方法
临时半导体结构键合方法和相关的键合半导体结构的制作方法
【专利说明】
[0001 ] 本申请是申请号为201110201962.X、申请日为2011年7月19日、发明名称为"临时 半导体结构键合方法和相关的键合半导体结构"的发明专利申请的分案申请。
技术领域
[0002] 本发明总体上设及在形成Ξ维半导体结构中有用的临时半导体裸片和/或晶片键 合方法、使用临时半导体裸片和/或晶片键合方法形成的中间结构W及在临时半导体晶片 键合方法中使用的包括离子注入区的半导体裸片和/或晶片。
【背景技术】
[0003] 两个或更多个半导体结构的Ξ维（3D)集成可W对微电子应用产生多种益处。例 如，对微电子组件的3D集成可W获得改善的电性能和功耗，同时减少器件覆盖区域的面积。 例如参见P.Garrou等人的叮he 化η化ook of 3D Integration,"Wiley-VCH(2008)。
[0004] 半导体结构的3D集成可W通过将半导体裸片附接到一个或更多个其它的半导体 裸片（即，裸片到裸片(D2D))、将半导体裸片附接到一个或更多个半导体晶片（即，裸片到晶 片（D2W))W及将半导体晶片附接到一个或更多个其它的半导体晶片（即，晶片到晶片 (W2W))或它们的组合来进行。
[0005] 已经开发出多个工艺步骤W方便形成3D集成的半导体结构，运些工艺步骤例如包 括单独半导体结构的电连接、将一个或更多个半导体结构薄化W及单独半导体结构的对准 和键合等。具体地说，可能由于多个原因而对包括3D集成的半导体结构中的一个或更多个 半导体结构进行薄化，运些原因例如包括改善散热和降低电阻。但是，通过将构成3D集成的 半导体结构的一个或更多个半导体结构薄化而可W产生的好处也可能引入工艺的复杂化， 例如，半导体结构可能由于变薄而变得易碎，并且因而可能在使用现有器件和材料的处理 期间易于受到断裂、破裂或其他损害的影响。
[0006] 针对该问题提出的一个解决方案是将诸如半导体晶片的半导体结构键合到如另 一个晶片(例如，承载晶片）的加强基片，W在半导体晶片的处理(例如，薄化)期间提供机械 强度。将半导体晶片键合到加强基片的工艺常常被称为"晶片键合"。在处理半导体晶片后， 加强基片可W与半导体分开。
[0007] 例如，使用粘合剂材料将半导体晶片临时接合到加强基片。粘合剂材料承受了在 半导体晶片的处理期间与将半导体晶片和加强基片保持在一起有关的力。此外，粘合剂材 料和加强基片可W充当机械支承，W在半导体晶片的处理期间为半导体晶片提供结构稳定 性。已经使用诸如聚酷亚胺、苯并环下締(BCB)、NATION⑩和光刻胶的许多旋涂的非晶态聚 合物作为晶片键合的粘合剂材料。
[000引但是，在提高的溫度下，粘合剂材料可能不稳定，运可W能限制可W执行半导体器 件制造的溫度。此外，在升高的溫度下，可W从运些粘合剂材料释放出溶剂或溶剂蒸汽。该 工艺常常被称为"除气"。除气可W导致在粘合剂材料中形成气泡或空隙。运样的气泡或空 隙可W导致半导体晶片和加强基片之间的不均匀接合，并可W损害接合的完整性。在半导 体晶片处理后，使用化学去除工艺(例如，在溶剂中溶解)来完全去除粘合剂材料。化学去除 工艺可能是耗时的，并对半导体器件W及在半导体晶片上形成的集成电路器件有害。因而， 如果在将半导体晶片临时接合到加强基片时中使用粘合剂接合，则粘合剂接合可能是有问 题的。
[0009] 在处理期间为半导体晶片提供支承的另一种方法包括W下步骤:使用所谓的"直 接"晶片键合工艺，将两个半导体基片直接键合在一起。直接的晶片键合工艺常规地用于形 成受到Ξ维(3D)器件集成的高级1C的制造所关注的绝缘体上半导体(SeOI)结构(例如，绝 缘体上娃（SOI)结构）。在常规的直接晶片键合工艺中，可W在至少一个晶片上形成表面氧 化层。接着，将表面氧化层键合到另一个晶片表面上的娃材料或另一种氧化物材料。例如， 半导体晶片上的氧化物材料的表面可W与加强基片的表面相接触，并且运两个结构可W通 过原子和/或分子粘附而键合在一起。为了实现两个半导体晶片之间的键合，半导体晶片应 该具有与表面化学性质（即，亲水性和疏水性)相符的低表面粗糖度，并且应该至少大体上 没有灰尘和其他碎片。
【发明内容】
[0010] 在一些实施方式中，本公开包括制造半导体结构的方法。在第一基片上形成包括 的集成电路的至少一部分的第一半导体结构。将离子注入到承载晶片中W在所述承载晶片 内形成弱化区域。将所述承载晶片直接键合到所述第一半导体结构的第一侧。在将所述承 载晶片附接到所述第一半导体处理的同时处理所述第一半导体结构，所述承载晶片用于操 作所述第一半导体结构。将包括集成电路的至少一部分的第二半导体结构直接键合到所述 第一半导体结构的第二侧，所述第二侧与所述第一半导体结构的被直接键合所述承载晶片 的所述第一侧相反。沿所述承载晶片中的所述弱化区域将来自所述承载晶片的材料层与所 述承载晶片的其余部分分开。
[0011] 本发明还包括制造半导体结构的方法的其它实施方式。将离子注入第一半导体结 构W在所述第一半导体结构中形成弱化区域，并且将所述第一半导体结构的表面直接键合 到所述第二半导体结构的表面，W形成包括所述第一半导体结构和所述第二半导体结构的 键合的半导体结构。利用所述第一半导体结构来操作所述键合的半导体结构，同时去除所 述第二半导体结构的一部分并露出至少部分地延伸穿过所述第二半导体结构的至少一个 导电结构。将穿过所述第二半导体结构而露出的所述至少一个导电结构与第Ξ半导体结构 的至少一个导电结构对准。将所述键合的半导体结构和所述第Ξ半导体结构加热，并且响 应于对所述键合半导体结构和所述第Ξ半导体结构的加热，将穿过所述第二半导体结构而 露出的所述至少一个导电结构直接键合到所述第Ξ半导体结构的所述至少一个导电结构。 响应于对所述键合半导体结构和所述第Ξ半导体结构的加热，还可W沿所述弱化区域分割 第一半导体结构并将所述第一半导体结构的一部分留在所述第二半导体结构上。
[0012] 本发明的另外的实施方式包括在如上所述的制造半导体结构期间形成的键合的 半导体结构。例如，键合的半导体结构可W包括多个键合的经处理的半导体结构W及键合 到所述多个键合的经处理的半导体结构中的至少一个经处理的半导体结构的承载裸片或 晶片。所述承载裸片或晶片可W具有弱化区域，所述弱化区域包括从所述承载裸片或晶片 的被键合到所述多个键合的经处理的半导体结构中的所述至少一个经处理的半导体结构 的表面开始介于lOnm和lOOOnm之间的平均深度的多个注入离子。
【附图说明】
[0013] 尽管说明书W特别指出并清楚地要求被认为是本发明的实施方式的权利要求而 得出结论，但结合附图进行阅读时，本发明的实施方式的优点可W更容易地从本发明的特 定示例的描述中确定，在附图中：
[0014] 图1是包括晶片通孔互连的经处理的半导体结构的示意性横截面图；
[0015] 图2是包括根据本发明的方法的实施方式被直接键合到包括承载晶片的另一个半 导体结构的图1中的经处理的半导体结构的键合半导体结构的示意性横截面图；
[0016] 图3是图2中示出的承载晶片在被键合到经处理的半导体结构前的示意性横截面 图；
[0017] 图4是图2的键合半导体结构在利用承载晶片来操作经处理的半导体结构的同时 将经处理的半导体结构薄化后使用承载晶片W操作经处理的半导体结构后的示意性横截 面图；
[0018] 图5是图4中示出的键合半导体结构被颠倒并与另一个经处理的半导体结构对准 后的示意性横截面图，该键合半导体结构可W根据本发明的方法的实施方式附接到该另一 个经处理的半导体结构；
[0019] 图6是可W通过将图5中示出的对准的半导体结构键合在一起而形成的键合半导 体结构的示意性横截面图，并且还示出了在将半导体结构键合在一起后对承载晶片的分 离；
[0020] 图7是根据本发明的实施方式可W形成的Ξ维半导体结构的示意性横截面图；W 及
[0021] 图8是半导体结构的示意性横截面图并用于示出本发明的方法的的包括在Ξ维 (3D)集成工艺中将单独的半导体裸片键合到更大的半导体晶片的实施方式。
【具体实施方式】
[0022] 为了提供对本公开的实施方式及其实现的全面描述，下面的描述提供了诸如材料 类型和处理条件的具体细节。但是，本领域的普通技术人员将理解，本公开的实施方式可W 在不采用运些具体细节并结合常规制造技术的情况下实践。另外，运里提供的描述并不形 成用于制造半导体器件或系统的完整的工艺流程。运里仅详细地描述为了理解本发明的实 施方式所必需的那些工艺动作和结构。运里描述的材料可W由任何适当的技术形成(例如， 沉积或生长），运样的技术包括但不限于旋涂、漉涂（blanket coating)、B;ridgeman和 Czochralski工艺、化学气相沉积rev护）、等离子体增强化学气相沉积（"PECV护）、原子层 沉积（"ALD")、等离子体增强ALDW及物理气相沉积（"PV护）。尽管运里描述并示出的材料可 W形成为层，但材料不限于层，并且可其他Ξ维构造形成。
[0023] 如本文中所使用的，词语"水平"和"垂直"限定了元件或结构相对于晶片或基片的 主平面或表面的相对位置，与晶片或基片的方向无关，并且词语"水平"和"垂直"是针对所 描述的结构的方向解释的正交维度，如在描述该结构时参照附图所示出的那样。如本文中 所使用的，词语"垂直"表示并包括与示出的基片或晶片的主表面大体垂直的维度，并且词 语"水平"表示与示出的基片或晶片的主表面大体平行并在图的左右侧之间延伸的维度。如 本文中所使用的，诸如"上"、"上面"、"上方"和"下"的介词是与正在描述的结构的垂直方向 相对应的相关词语。
[0024] 如本文中使用的，术语"半导体结构"表示并包括了在形成半导体器件过程中使用 的任何结构。例如，半导体结构包括裸片和晶片(例如，承载基片和 器件基片）W及包括彼此 Ξ维集成起来的两个或更多个裸片和/或晶片的组合件或复合结构。半导体结构还包括完 全制造完成的半导体器件W及在半导体器件的制造期间形成的中间结构。半导体结构可W 包括导体材料、半导体材料和/或非导体材料。
[0025] 如本文中使用的，术语"经处理的半导体结构"表示并包括具有一个或更多个部分 地形成的器件结构的任何半导体结构。经处理的半导体结构是半导体结构的子集，并且所 有经处理的半导体结构均是半导体结构。
[0026] 如本文中使用的，术语"键合的半导体结构"表示并包括具有附接在一起的两个或 更多个半导体结构的任何结构。键合的半导体结构是半导体结构的子集，并且所有键合的 半导体结构均是半导体结构。此外，包括一个或更多个经处理的半导体结构的键合的半导 体结构也是经处理的半导体结构。
[0027] 如本文中使用的，术语"器件结构"表示并包括经处理的半导体结构的任何部分， 即，包括或限定了要在半导体结构上或在半导体结构中形成的半导体器件的有源或无源组 件的至少一部分。例如，器件结构包括集成电路的有源或无源组件，诸如晶体管、转换器、电 阻器、导线、导电通孔和导电接触焊盘。
[002引如本文中使用的，术语"晶片通孔互连(throu曲wafer interconnect"或"TWI"表 示并包括延伸穿过第一半导体结构的至少一部分的任何导电通孔，其用于跨过第一半导体 结构与第二半导体结构之间的界面地在第一半导体结构和第二半导体结构之间提供结构 性互连和/或电互连。晶片通孔互连在本技术领域中也W其他术语表示，诸如"娃通孔"或 "基片通孔(TSV似及"晶片通孔"或叮WV"的运些术语的缩写。TWI通常沿总体上与半导体器 件的大体平坦的主表面垂直的方向（例如，沿与Z轴平行的方向）延伸穿过半导体结构。
[0029] 如本文中使用的，当与经处理的半导体结构关联地使用时，术语"有效面"表示并 包括经处理的半导体结构的露出的主表面，已在或将在经处理的半导体结构的露出的主表 面中和/或上面形成的一个或更多个器件结构。
[0030] 如本文中使用的，当与经处理的半导体结构关联地使用时，术语"背面"表示并包 括了在经处理的半导体结构的与半导体结构的有效面的相反侧上的经处理的半导体结构 的露出的主表面。
[0031] 如运里使用的，术语"虹-V类型半导体材料"表示并包括主要由来自周期表的族 虹A的一个或更多个元素(8、41、6曰、111和1'1)^及来自周期表的族￥4的一个或更多个元素 (N、P、As、訊和B i)组成的任何材料。
[0032] 参照图1，示出了包括器件区域102的经处理的半导体结构100,器件区域102可W 延伸到基片106中并延伸到基片106的表面上和/或上面。经处理的半导体结构100包括有效 面104和相反的背面108。有效面104包括经处理的半导体结构100的器件区域102的露出的 主表面，而背面108包括基片106的露出的主表面。基片106例如可W包括诸如娃（Si)、错 (Ge)、III-V半导体材料等的半导体材料。此外，基片106可W包括单晶半导体材料或者在底 部基片上的一个或更多个外延层的半导体材料。在其它实施方式中，基片106可W包括一种 或更多种介电材料，诸如氧化物(例如，二氧化娃(Si〇2)或氧化侣(Ah化））、氮化物(例如，氮 化娃间3抓）、氮化棚(BN)或氮化侣(A1N))等。
[0033] 基片106可W被选择为具有在直接晶片键合工艺中使用的期望特性，将进一步详 细讨论。例如，基片106可W包括具有低的弓形、翅曲和总厚度变化(TTV)的娃晶片。如在本 文中所使用的，术语"弓形"表示并包括与任何厚度变化无关的半导体基片在中屯、线处的中 间表面的凹度、曲率或变形的测量。如在本文中所使用的，术语"翅曲"表示并包括中间表面 相对于半导体基片的背面基准面的最大偏差和最小偏差之间的差异。如在本文中所使用 的，术语"总厚度变化"和"TTV"均表示并包括半导体基片的厚度中的最大变化，并通常被定 义为在半导体基片上测得的最小厚度和最大厚度之间的差异。例如，半导体基片的总厚度 变化可W通过在半导体基片上的十字图案中的五(5)个或更多个位置处测量半导体基片并 计算厚度的最大测量差异来确定。
[0034] 由于多个原因，可能不希望在直接晶片键合工艺中使用具有高的翅曲、弓形和总 厚度变化的半导体基片。例如，在直接晶片键合工艺期间，高的翅曲、弓形和总厚度变化水 平可W导致键合的半导体基片之间的不均匀接触。运样的不均匀接触可在直接晶片键合工 艺期间导致分子粘附时的热变化和分裂。此外，由于在将晶片粘附到真空夹盘时所产生的 应力，高的翅曲和弓形值可W增加器件制造期间半导体基片破裂的风险。因此，具有低的弓 形、翅曲和总厚度变化的娃晶片可W用作基片106, W为晶片键合工艺提供充分的均匀性和 平坦。作为非限制示例，基片106可W是具有小于大约30微米(30μπι)的翅曲、小于大约10微 米(ΙΟμπι)的弓形和小于大约1微米(Ιμπι)的总厚度变化的高质量娃晶片。
[0035] 器件区域102例如包括一个或更多个器件结构110,器件结构110可W包括嵌入介 电材料114中的导体和/或半导体元件。器件结构110可W包括金属氧化物半导体(M0S)晶体 管、双极晶体管、场效应晶体管(FET)、二极管、电阻器、半导体闽流管、整流器等。器件结构 110还可W包括例如由诸如铜(Cu)、侣(Α1)或鹤(W)中的一种或更多种金属形成的导线、迹 线、通路和焊盘。器件结构110还包括晶片通孔互连116。晶片通孔互连116可W通过在通孔 中沉积诸如铜(Cu)、侣(A1)、鹤(W)、多晶娃或金(Au)的导电材料而形成。例如，晶片通孔互 连116可W从另一个器件结构110延伸并穿过介电材料114的至少一部分。晶片通孔互连116 还可W部分地延伸穿过基片106。
[0036] 在形成器件区域102后，可W可选地在经处理的半导体结构100的主表面上形成W 虚线示出的键合材料118。键合材料118可W由在直接键合工艺中展现出与另一种材料的良 好粘附性的材料形成。例如，键合材料118可W包括诸如氧化物(例如，二氧化娃(Si〇2))、氧 氮化物(例如氧氮化娃（（Si ON ))、或氮化物(例如，氮化娃(Si 3N4)的介电材料。键合材料118 可W具有例如介于大约一百纳米(lOOnm)和大约两微米(2μπι)之间的厚度。例如使用化学气 相沉积（CVD)、物理气相沉积（PVD)、原子层沉积（ALD)、或等离子体增强化学气相沉积 (阳CVD )，可W将键合材料118沉积在器件区域102上的有效面104上。例如可W将键合材料 118平坦化，W降低键合材料118的表面形貌。可W利用例如刻蚀、研磨和化学机械抛光中的 一种或更多种来平坦化键合材料118。
[0037] 如图2所示，在参照图2描述的实施方式中，可W颠倒图1中示出的经处理的半导体 结构100并将其键合到包括承载晶片200的另一个半导体结构。介电材料114或键合材料118 (如果存在的话)的主表面与承载晶片200的主表面紧密接触。
[0038] 如前面在本文中已针对基片106描述的那样，承载晶片200可W包括具有低的弓 形、翅曲和总厚度变化的晶片，W为晶片键合工艺提供充分的均匀性和平坦。作为非限制示 例，承载晶片200可W是具有小于大约Ξ十微米(30皿)的翅曲、小于大约十微米(ΙΟμπι)的弓 形和小于大约一微米(Ιμπι)的总厚度变化的高质量娃晶片。
[0039] 在使经处理的半导体结构100的键合材料118的表面与承载晶片200的表面接触之 前，可W可选地执行常规的表面清洁工艺W去除表面碎片并形成至少一个亲水表面。作为 非限制性示例，可W将经处理的半导体结构100的介电材料114或键合材料118(如果存在的 话)和承载晶片200的露出表面分别放入包括5:1:1的比例的水化2〇)、氨氧化锭(ΝΗ40Η)、和 过氧化氨化2化）的混合物的溶剂中，W清洁并且将亲水性给予经处理的半导体结构100的介 电材料114或键合材料118(如果存在的话)W及承载晶片200的露出表面。
[0040] 还可W可选地在经处理的半导体结构100的介电材料114或键合材料118(如果存 在的话及承载晶片200的露出表面中的至少一方上执行在本领域中被称为"RCA清洁"的 常规清洁步骤，W去除可能妨碍表面键合的有机污染物、离子污染物和金属污染物。可W在 键合前在去离子(DI)的水中反复地漂洗经处理的半导体结构100的介电材料114或键合材 料118(如果存在的话)和承载晶片200的表面，W防止表面颗粒并维持亲水性。利用诸如热 键合、热压缩键合或热超声波键合的技术，可W将经处理的半导体结构100的介电材料114 或键合材料118(如果存在的话)键合到承载晶片200。
[0041] 在一些实施方式中，经处理的半导体结构100可W直接地键合到承载晶片200,在 它们之间不使用任何中间的粘合剂材料。经处理的半导体结构100和承载晶片200之间的原 子或分子键合的性质将取决于经处理的半导体结构100和承载晶片200中的每一方的材料 组成。因而，根据一些实施方式，可W例如在氧化娃和氮化娃中的至少一个与娃、氧化娃和 氮化娃中的至少一个之间提供直接的原子或分子键合。
[0042] 参照图3,在如图2所示地将经处理的半导体结构100键合到承载晶片200之前，可 W将承载晶片200制造成包括具有转移区204的半导体材料202,转移区204由W虚线表示的 注入区206限定。通过将离子组分注入承载晶片200的半导体材料202中W形成注入区206， 可W形成转移区204。例如，离子组分可W是氨离子、惰性气体离子或氣离子。可W将离子组 分注入到承载晶片200中W沿具有承载晶片200的离子峰值浓度的区域形成注入区206。离 子注入可W在承载晶片200内形成弱化区域，当承载晶片200受到升高的溫度或被施加了诸 如剪力的机械力时，沿该弱化区域，承载晶片200容易受到断裂或分离的影响。可W调整离 子注入参数W防止承载晶片200在将经处理的半导体结构100键合到承载晶片200期间沿注 入区206的分离或断裂(图2)。运使得能够如将要描述的那样在稍后阶段的处理期间将承载 晶片200分为两个单独的部分。
[0043] 作为非限制示例，离子组分可W包括氨离子、氮离子或棚离子中的一种或更多种。 可W按照大约1〇16离子/cm2和2 X 1〇17离子/cm2之间、或1 X 1〇16离子/cm2和1 X 1〇17离子/cm2 之间的剂量注入一种或更多种离子组分。可大约十千电子伏特（lOKeV)和一百五十千 电子伏特（150KeV)之间的能量注入一种或更多种离子组分。离子注入承载晶片200W形成 注入区域206的深度至少部分是离子注入承载晶片200的能量的函数。因而，通过选择性地 控制注入离子的能量，可W在承载晶片200中的期望深度处形成注入区206。如下面进一步 详细地描述的，承载晶片200内的注入区206的深度D1可W对应于随后可W转移到经处理的 半导体结构100的半导体材料202的层的期望厚度和/或量。作为非限制性示例，可W利用选 择的能量将原子组分注入到承载晶片200中，W按照介于大约十纳米（lOnm)和大约一千纳 米(lOOOnm)之间的深度D1 (即，大约1O0A到大约1ΟΟΟΟΛ) W形成注入区206。
[0044] 另一种键合材料218可W可选地形成在承载晶片200的最靠近注入区206的主表面 上，并且还可W在形成注入区206之前形成在承载晶片200的主表面上。键合材料218可W由 展现出与覆盖经处理的半导体结构1〇〇(图1和图2)的介电材料114或键合材料118(如果存 在的话)具有良好分子粘附性的材料形成。键合材料218可W由诸如二氧化娃(Si〇2)、氧氮 化娃(SiOxNy)或氮化娃(Si3N4)的一种或更多种介电材料形成。键合材料218可W具有介于 大约一百纳米(lOOnm)和大约两微米(2μπι)之间的厚度。作为非限制性示例，承载晶片200可 W由娃材料形成，并且通过执行常规的热氧化工艺，可W在承载晶片200上形成包括二氧化 娃(Si〇2)的键合材料218。键合材料218还可W例如利用化学气相沉积(CVD)、物理气相沉积 (PVD)、原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)来沉积。
[0045] 再参照图2,通过将承载晶片200的露出表面（即，半导体材料202或键合材料218 (如果存在的话)的露出表面)紧靠经处理的半导体结构100的露出表面(即，介电材料114或 键合材料118(如果存在的话）），可W将承载晶片200键合到经处理的半导体结构100W形成 键合的半导体结构300。在室溫或升高的溫度（例如，至少在一百摄氏度（100°C)W上）和足 够长时间的压力下，可W将承载晶片200键合到半导体结构100, W将键合材料118与半导体 材料202或键合材料218(如果存在的话)键合起来。作为非限制性示例，通过将经处理的半 导体结构100和承载晶片200暴露到介于大约一百摄氏度（100°C)和大约四百摄氏度(400 °C)之间的溫度达介于大约30分钟和120分钟之间的时间，可W执行退火处理，W将承载晶 片200和经处理的半导体结构100键合起来。在一些实施方式中，可W不使用粘合剂材料地 将经处理的半导体结构100键合到承载晶片200,运可W减少或消除使用运种粘合剂可能导 致的对进一步处理动作的溫度和压力限制。
[0046] 参照图4,在将承载晶片200和经处理的半导体结构100键合W形成键合的半导体 结构300后，可W从经处理的半导体结构100主表面(例如，背面108)去除基片106的一部分， W露出穿过基片106的晶片通孔互连116的表面。例如，可W使用研磨工艺、常规的化学机械 抛光工艺、各向异性刻蚀工艺或它们的组合来去除基片106的一部分。在一些实施方式中， 基片106可W可选地包括W虚线示出的刻蚀阻止材料120,如氧化物材料。刻蚀阻止材料120 可W竖直地设置在基片106内的不同位置处。例如，刻蚀阻止材料120可W位于基片106内， 并且位于晶片通孔互连部116的上方、下面或与其垂直。
[0047] 作为非限制示例，通过将例如承载晶片200固定在真空夹盘上并抵靠旋转的抛光 板按压基片106的露出表面，同时化学地和/或物理地有效（即，研磨剂)浆去除基片106的材 料，可W执行研磨和化学机械抛光处理W相对于晶片通孔互连部116和刻蚀阻止材料120 (如果存在的话)去除基片106的一部分。
[004引作为另一个非限制性示例，通过将包括氨氧化钟化0H)或四甲基氨氧化锭(TMAH) 的溶剂注入到基片106的露出表面，可W执行湿式腐蚀工艺W相对于晶片通孔互连116和刻 蚀阻止材料(如果存在的话)去除基片106的一部分。承载晶片200被用于操作经处理的半导 体结构100,并且在薄化基片106W露出晶片通孔互连116的表面期间提供对经处理的半导 体结构100的支承。基片106的其余部分可w具有从大约二分之一微米(0.5皿巧Ij大约一百 微米(100μπι)的厚度D2。
[0049]如图5所示，如通过指向箭头所表示的那样，可W颠倒键合的半导体结构300,将其 与另一个经处理的平面半导体结构400对准并接触。例如，半导体结构300的晶片通孔互连 116的露出表面可W与经处理的半导体结构400的有效面404上的露出的导电焊盘420接触 并键合。
[0化0] 类似于经处理的半导体结构100,经处理的半导体结构400可W包括器件区域402， 该器件区域402包括器件结构410。器件区域402可W延伸到基片406中和基片406的表面上 和/或上面。基片406可W包括前面联系基片106描述的基片。同样，器件区域402的器件结构 410可W包括前面联系图1的器件结构110描述的器件结构。在一些实施方式中，经处理的半 导体结构400的器件区域402可W具有与经处理的半导体结构100的器件区域102至少大体 相同的结构。
[0051]在形成经处理的半导体结构400的器件区域402后，可W在器件区域402上面形成 如导电焊盘420的一个或更多个导电结构。导电焊盘420可W包括一种或更多种导电材料， 诸如一种或更多种金属(例如，铜(化）、侣(Α1)或鹤(W)、多晶娃和/或金(Au))。例如，导电焊 盘420可W在后端(BE0L)工序中形成在经处理的半导体结构400上。在一些实施方式中，导 电焊盘420可W通过在介电材料414上沉积导电材料(未示出）并使用光刻技术对导电材料 构图而形成。在其他实施方式中，导电焊盘420可W通过将导电材料沉积到介电材料414中 的多个开口（未示出）中并执行化学机械抛光(CMP)工艺W去除导电材料的覆盖在开口上的 部分(通常称为"大马±革工艺(Damascene Process)")而形成。通过将经处理的半导体结 构100的晶片通孔互连116与经处理的半导体结构400的导电焊盘420对准并键合，可W使键 合的半导体结构300与经处理的半导体结构400彼此在结构上连接并且电连接。
[0化2] 参照图6,经处理的半导体结构100可W键合到经处理的半导体结构400 W形成另 一个键合的半导体结构500,在键合的半导体结构500中，经处理的半导体结构100的晶片通 孔互连116与经处理的半导体结构400的导电焊盘420结构上连接并且电连接。在一些实施 方式中，使用诸如热压缩键合工艺、非热压缩键合或共晶键合工艺的直接金属到金属键合 工艺，可W将晶片通孔互连116直接键合到导电焊盘420。例如，晶片通孔互连部116和导电 焊盘420可W都由铜形成，并且通过在用于将晶片通孔互连部116和导电焊盘彼此键合起来 而言足够的时间内将键合的半导体结构300和经处理的半导体结构400暴露于大约一百摄 氏度（l〇〇°C)和大约四百摄氏度(400°C)之间的溫度，可W执行低溫的铜到铜的键合工艺。
[0053] 在其他实施方式中，利用直接晶片键合工艺，可W将相应的经处理的半导体结构 100和400的有效面108和404(图5)彼此键合，其中，有效面108和404可W包括导电（例如，金 属）区域和不导电（例如，介电）区域，并且直接晶片键合工艺同时将金属键合到金属并且将 介电材料键合到介电材料。
[0054] 在一个或更多个有效面108和404上，可W形成可选的键合材料。如由图5的非限制 性示例所示，W虚线示出的可选介电键合材料(例如，包括二氧化娃(Si〇2)材料122)可W利 用如低溫等离子体沉积工艺的氧化物沉积工艺可选地形成在基片106上。可选的键合材料 122还可W被平坦化W露出导电焊盘420;运样的平坦化例如可W通过化学机械抛光工艺来 执行。
[0055] 利用如参照图4描述的氧化物到氧化物键合工艺，二氧化娃材料122可W键合到经 处理的半导体结构400的介电材料414。例如，二氧化娃材料122可W在室溫下或升高的溫度 (例如，至少在一百摄氏度（l〇〇°C)W上）下键合到介电材料414。金属到金属键合工艺和氧 化物到氧化物键合工艺可W在低溫（即，低于大约四百摄氏度(400°C)的溫度)下执行，并且 因而避免对经处理的半导体结构100和400的器件区域102和402的损害。根据本公开的方 法，在执行后端(BE0L)工序后垂直地堆叠的经处理的半导体结构100和400使得能够在键合 工艺期间形成经处理的半导体结构100和400之间的导电互连(例如，晶片通孔互连116和导 电焊盘420的连接）。
[0056] 在键合半导体结构100和400期间或键合完成之后，承载基片200(图5)的材料202/ 的一部分可W与键合的半导体结构500分离（即，分开），从而将材料202"的转移层留在经处 理的半导体结构100上。承载基片200的材料202/的部分的分离可W通过各种化学工艺、热 工艺或机械工艺来执行，诸如通过研磨工艺、刻蚀工艺、抛光工艺或剥离工艺来执行。例如， 可W执行单个退火工艺W彼此键合半导体结构100和400并同时分离（即，分开)承载基片 200的材料202/?形成材料202"的 转移层。通过使经处理的半导体结构100的主表面(即，基 片106的露出的主表面和通孔插塞(via plugHlO的露出表面)接触经处理的半导体结构 400的主表面（即，介电材料406的露出的主表面和导电焊盘420的露出表面)并在大约二百 摄氏度(200°C)和大约四百摄氏度(400°C)之间的溫度进行退火，可W执行退火工艺。退火 工艺可W同时地键合半导体结构100和400(即，将晶片通孔互连116键合到导电焊盘420)并 从转移的半导体层202"分离承载基片200的材料202/的部分。
[0057] 作为非限制性示例，本领域中如SMART-CUT?的已知工艺可W用于从材料202"的转 移层分离或分开材料202/的部分。例如，在授予化ue 1的美国专利No . RE39，484、授予Aspar 等的美国专利No. 5，374，564、授予Aspar等的美国专利No. 6，303，468、授予Aspar等的美国 专利No . 6，335，258、授予Moriceau等的美国专利No . 6，756，286、授予Aspar等的美国专利 No . 6，809，044和授予Aspar等的美国专利No. 6，946，365中详细地描述了运种工艺，W引用 的方式将它们每一个的公开内容全部并入本文中。
[0058] 材料202"的转移层的厚度D2可W大体上等于在图2和图3中示出的承载晶片200的 注入区206的深度D1。在一些实施方式中，材料202"的转移层可W用作形成另外的器件结构 的底部或基片，其中，另外的器件结构可W与经处理的半导体结构100和经处理的半导体结 构400的器件结构电连通。在从承载晶片200分离材料202"的转移层后，材料202"的转移层 的露出表面可能不合需要地粗糖。例如，材料202"的转移层的表面可W具有介于大约一纳 米(Inm)和大约二十纳米(20nm)之间的平均粗糖度。例如根据本领域中已知的技术(诸如研 磨工艺、湿法腐蚀工艺和化学机械抛光(CMP)工艺中的一种或更多种），可W使材料202"的 转移层的表面平滑到期望程度，W便于下面描述的进一步处理。因而，材料202"的转移层的 厚度D2可W足够实现将材料202"的转移层的一部分去除W大体上平滑材料202"的转移层 的表面。例如，材料202"的转移层的厚度D2可W介于十纳米（lOnm)和大约一千纳米 (lOOOnm)之间。
[0059] 在其他实施方式中，可W将一个或更多个其他经处理的半导体结构（如经由键合 工艺)键合成键合的半导体结构500,其中一个或更多个其他经处理的半导体结构可W利用 上面描述的方法来形成，并且可W与材料202"的转移层中和/或上面形成的额外的器件结 构电连接，并且还与经处理的半导体结构100和经处理的半导体结构400的器件结构电连 接。
[0060] 在其他实施方式中，在处理之后，利用各向异性刻蚀工艺、化学机械抛光工艺或它 们的组合，可W从键合的半导体结构500去除材料202"的转移层。在运样的实施方式中，可 W不考虑材料202"的转移层的表面粗糖度，并且材料202"的转移层可W形成为很薄的层。 例如，材料202"的转移层的厚度D2可W介于大约十纳米（Wnm)和大约六百纳米(600nm)之 间。
[0061] 被分开的承载晶片200的材料202/的其余部分可W在另外的处理中循环并重新使 用。
[0062] 可W使用已知的设备来采用所公开的方法，并因而可W在半导体结构的大批量制 造化V^O中采用所公开的方法。因而，所公开的方法可W使能在越来越薄的半导体结构上制 造电子器件，并且在制造 Ξ维集成的半导体器件期间使能器件结构的互连。
[0063] 本发明的实施方式可W在任何类型的半导体结构的Ξ维集成中使用，包括裸片到 裸片(D2D)集成、裸片到晶片(D2W)、晶片到晶片(W 2W)集成或运些集成工艺的组合。
[0064] 例如，在图7所示，可W将包括多个单独半导体裸片602的半导体晶片600切成单 颗，W形成单独的裸片602。可W利用诸如银、刻和折断或激光切除的技术来切割半导体晶 片600。可W从多个半导体裸片602中识别出已知合格裸片。
[0065] 从多个半导体裸片602中识别出的已知合格裸片可W单独地并单个地附接到承载 裸片并被处理(例如，薄化），同时根据本文中前面描述的方法来利用承载裸片来操作已知 合格裸片。
[0066] 参照图8,根据本文中前面描述的方法，已知合格裸片接着可W在结构上连接到另 一个晶片800并与该晶片800电连接。晶片800可W包括至少部分在其上制造的多个裸片。例 如，已知合格半导体裸片602的晶片通孔互连610可W与晶片800上的裸片的导电焊盘820对 准并键合。如前面参照图6描述的，可W执行退火工艺W沿承载裸片内的弱化区域604分开 承载裸片的部分602/，同时在已知合格裸片602的晶片通孔互连610和在晶片800上至少部 分形成的裸片的导电焊盘820之间形成金属到金属键合。在一些实施方式中，承载裸片602" 的其余部分可W使用刻蚀工艺或化学机械抛光工艺来去除。在其他实施方式中，承载裸片 602"的其余部分可W用作制造其它器件结构的基础层。在一些实施方式中，裸片所附接到 的多个已知合格裸片602可W在结构上连接到晶片800并与晶片800电连接，W在晶片800上 至少大体上重新构造类似图7中示出的晶片600的晶片，并且可W大体同时地在一道工艺中 分开承载裸片的602/。重新构造像半导体晶片600的晶片可W包括利用已知合格裸片来构 成晶片，随后沉积氧化物材料并平坦化W利用嵌入氧化物材料内的已知合格裸片来形成连 续的表面。
[0067] 下面描述本发明的另外的非限制性示例实施方式。
[0068] 实施方式1: 一种制造半导体结构的方法，该方法包括W下步骤:在第一基片上形 成包括集成电路的至少一部分的第一半导体结构;将离子注入承载晶片中W在承载晶片内 形成弱化区域;将承载晶片直接键合到第一半导体结构的第一侧;在将承载晶片附接到第 一半导体的同时，利用承载晶片来操作第一半导体结构W处理第一半导体结构;将包括集 成电路的至少一部分的第二半导体结构直接键合到第一半导体结构的第二侧，该第二侧与 第一半导体结构的被直接键合了承载晶片的第一侧相反；w及沿承载晶片中的弱化区域将 来自承载晶片的材料层与承载晶片的其余部分分开。
[0069] 实施方式2:根据实施方式1的方法，该方法还包括W下步骤:形成至少部分穿过第 一基片的至少一个晶片通孔互连(TWI)。
[0070] 实施方式3:根据实施方式1或实施方式2的方法，其中，处理第一半导体结构的步 骤包括W下步骤:从第一半导体结构的第二侧去除第一基片的一部分，并露出第一半导体 结构的集成电路的至少一部分的至少一个导电结构。
[0071] 实施方式4:根据实施方式3的方法，其中，露出第一半导体结构的集成电路的至少 一部分的至少一个导电结构的步骤包括W下步骤:露出第一半导体结构中的晶片通孔互连 (TWI)。
[0072] 实施方式5:根据实施方式4的方法，其中，将第二半导体结构直接键合到第一半导 体结构的第二侧的步骤包括W下步骤:将第一半导体结构的晶片通孔互连直接键合到第二 半导体结构的至少一个导电元件。
[0073] 实施方式6:根据实施方式1至5中任一项的方法，其中，将第二半导体结构直接键 合到第一半导体结构的第二侧的步骤包括W下步骤:将第一半导体结构的至少一个导电元 件的金属直接键合到第二半导体结构的至少一个导电元件的金属。
[0074] 实施方式7:根据实施方式1至6中任一项的方法，其中，将第二半导体结构直接键 合到第一半导体结构的第二侧的步骤包括W下步骤:将第二半导体结构的半导体材料和氧 化物材料中的至少一方直接键合到第一半导体结构的半导体材料和氧化物材料中的至少 一方。
[0075] 实施方式8:根据实施方式1至7中任一项的方法，其中，沿承载晶片中的弱化区域 将来自承载晶片的材料层与承载晶片的其余部分分开的步骤包括W下步骤:在至少l〇〇°C 的溫度下对承载晶片进行退火，并且将承载晶片的覆盖弱化区域的部分与该承载晶片的仍 然附接到第一半导体结构的另一部分分开。
[0076] 实施方式9:根据实施方式1至8中任一项的方法，其中，沿承载晶片中的弱化区域 将来自承载晶片的材料层与承载晶片的其余部分分开的步骤包括W下步骤:使所述承载基 片的厚度在大约lOnm到大约lOOOnm之间的材料层仍然附接到所述第一半导体结构。
[0077] 实施方式10:根据实施方式1至9中任一项的方法，其中，第二半导体结构到第一半 导体结构的第二侧的直接键合导致沿承载晶片中的弱化区域从承载晶片分离材料层。
[0078] 实施方式11:根据实施方式10的方法，其中，将承载晶片直接键合到第一半导体结 构的第一侧的步骤包括W下步骤:沿承载晶片中的弱化区域弱化该承载晶片，但不沿承载 晶片中的弱化区域分开该承载晶片。
[0079] 实施方式12:-种制造半导体结构的方法，该方法包括W下步骤:将离子注入第一 半导体结构中并在第一半导体结构中形成弱化区域;将第一半导体结构的表面直接键合到 第二半导体结构的表面W形成包括第一半导体结构和第二半导体结构的键合的半导体结 构;利用第一半导体结构来操作键合的半导体结构，同时去除第二半导体结构的一部分并 露出至少部分地延伸穿过第二半导体结构的至少一个导电结构;将穿过第二半导体结构而 露出的至少一个导电结构与第Ξ半导体结构的至少一个导电结构对准;对键合的半导体结 构和第Ξ半导体结构进行加热；响应于对键合的半导体结构和第Ξ半导体结构的加热，将 穿过第二半导体结构而露出的至少一个导电结构直接键合到第Ξ半导体结构的至少一个 导电结构；响应于对键合的半导体结构和第Ξ半导体结构的加热，沿弱化区域分割第一半 导体结构，并在第二半导体结构上留下第一半导体结构的一部分。
[0080] 实施方式13:根据实施方式12的方法，该方法还包括W下步骤:形成穿过第二半导 体 结构而露出的至少一个导电结构，W包括晶片通孔互连(TWI)。
[0081] 实施方式14:根据实施方式12或实施方式13的方法，其中，将离子注入第一半导体 结构中的步骤包括W下步骤:使半导体晶片的表面暴露于l〇is离子/cm 2和2Χ1〇?7离子/cm2 之间的剂量W及1 OKeV和150KeV之间的能量的离子。
[0082] 实施方式15:根据实施方式12至14中任一项的方法，其中，将离子注入第一半导体 结构中的步骤包括W下步骤:将离子注入承载晶片中并在承载晶片内按照从该承载晶片的 平坦主表面开始介于大约lOnm至大约lOOOnm的深度形成弱化区域。
[0083] 实施方式16:根据实施方式12至15中任一项的方法，其中，将第一半导体结构的表 面直接键合到第二半导体结构的表面W形成键合的半导体结构的步骤包括W下步骤:将娃 承载晶片的表面键合到第二半导体结构的娃或二氧化娃材料的表面。
[0084] 实施方式17:根据实施方式12至16中任一项的方法，其中，将第一半导体结构的表 面直接键合到第二半导体结构的表面W形成键合的半导体结构的步骤包括W下步骤:将娃 承载晶片上的二氧化娃材料的表面键合到所述第二半导体结构的娃或二氧化娃材料的表 面。
[0085] 实施方式18:根据实施方式12至17中任一项的方法，其中，将穿过第二半导体结构 而露出的至少一个导电结构与第Ξ半导体结构的至少一个导电结构对准的步骤包括W下 步骤:将穿过第二半导体结构而露出的至少一个晶片铜通孔互连(TWI)与第Ξ半导体结构 的至少一个铜键合焊盘对准。
[0086] 实施方式19:根据实施方式18的方法，其中，对键合的半导体结构和第Ξ半导体结 构进行加热的步骤包括W下步骤:将键合的半导体结构和第Ξ半导体结构加热到介于大约 100°C和大约400°C之间的溫度。
[0087] 实施方式20:根据实施方式12至19中任一项的方法，该方法还包括W下步骤:在沿 弱化区域分割第一半导体结构并在第一半导体结构的位于第二半导体结构上的部分上或 在该部分中形成至少一个器件结构后，处理第一半导体结构的位于第二半导体结构上的部 分。
[0088] 实施方式21:根据实施方式12至19中任一项的方法，该方法还包括W下步骤:在沿 弱化区域分割第一半导体结构后，从第二半导体结构去除第一半导体结构的部分。
[0089] 实施方式22: -种键合的半导体结构，该键合的半导体结构包括:多个键合的经处 理的半导体结构；W及承载裸片或晶片，其键合到多个键合的经处理的半导体结构中的至 少一个经处理的半导体结构，承载裸片或晶片具有弱化区域，弱化区域包括按照从承载裸 片或晶片的被键合到多个键合的经处理的半导体结构中的至少一个经处理的半导体结构 的表面开始位于介于大约lOnm和lOOOnm之间的平均深度处的多个注入离子。
[0090] 实施方式23:根据实施方式22的键合的半导体结构，其中，多个键合的经处理的半 导体结构通过晶片通孔互连至少部分地在结构上连接在一起并且电连接在一起。
[0091] 实施方式24:根据实施方式22或23的键合的半导体结构，其中，多个键合的经处理 的半导体结构在它们之间不使用粘合剂材料的情况下直接键合在一起。
[0092] 实施方式25:根据实施方式22至24中任一项的键合的半导体结构，其中，承载裸片 或晶片直接键合到多个键合的经处理的半导体结构中的至少一个经处理的半导体结构。
[0093] 尽管本文中已使用特定示例描述了本发明的实施方式，但本领域普通技术人员将 认识并理解，本发明不限于示例实施方式的细节。相反，在不偏离下面所要求的本发明的范 围的情况下，可W做出许多添加、删除和修改。例如，一个实施方式的特征可W与其他实施 方式的特征组合，并且仍然包括在由本发明人所预期的本发明的范围内。
【主权项】
1. 一种制造半导体结构的方法，该方法包括以下步骤： 在第一基片上形成包括集成电路的至少一部分的第一半导体结构； 将离子注入承载晶片中以在所述承载晶片内形成弱化区域； 将所述承载晶片直接键合到所述第一半导体结构的第一侧； 在将所述承载晶片附接到所述第一半导体结构的同时，利用所述承载晶片操作所述第 一半导体结构以处理所述第一半导体结构，其中所述承载晶片提供对经处理的第一半导体 结构的支承； 将包括集成电路的至少一部分的第二半导体结构直接键合到所述第一半导体结构的 第二侧，该第二侧与所述第一半导体结构的被直接键合了所述承载晶片的所述第一侧相 反；以及 沿所述承载晶片中的所述弱化区域使来自所述承载晶片的材料层与所述承载晶片的 其余部分分离，使所述承载基片的厚度在大约l〇nm到大约lOOOnm之间的材料层仍然附接到 所述第一半导体结构，其中，仍然附接到所述第一半导体结构的材料层用作形成另外的器 件结构的基础层。2. 根据权利要求1所述的方法，该方法还包括以下步骤:形成至少部分延伸穿过所述第 一基片的至少一个晶片通孔互连。3. 根据权利要求1所述的方法，其中，所述处理所述第一半导体结构的步骤包括以下步 骤:从所述第一半导体结构的所述第二侧去除所述第一基片的一部分，并且露出所述第一 半导体结构的所述集成电路的所述至少一部分的至少一个导电结构。4. 根据权利要求3所述的方法，其中，所述露出所述第一半导体结构的所述集成电路的 所述至少一部分的至少一个导电结构的步骤包括以下步骤:露出所述第一半导体结构中的 晶片通孔互连。5. 根据权利要求4所述的方法，其中，所述将所述第二半导体结构直接键合到所述第一 半导体结构的第二侧的步骤包括以下步骤:将所述第一半导体结构的所述晶片通孔互连直 接键合到所述第二半导体结构的至少一个导电元件。6. 根据权利要求1所述的方法，其中，所述将所述第二半导体结构直接键合到所述第一 半导体结构的第二侧的步骤包括以下步骤:将所述第一半导体结构的至少一个导电元件的 金属直接键合到所述第二半导体结构的至少一个导电元件的金属。7. 根据权利要求1所述的方法，其中，所述将所述第二半导体结构直接键合到所述第一 半导体结构的第二侧的步骤包括以下步骤:将所述第二半导体结构的半导体材料和氧化物 材料中的至少一方直接键合到所述第一半导体结构的半导体材料和氧化物材料中的至少 一方。8. 根据权利要求1所述的方法，其中，所述沿所述承载晶片中的所述弱化区域使来自所 述承载晶片的材料层与所述承载晶片的其余部分分离的步骤包括以下步骤:在至少l〇〇°C 的温度对所述承载晶片进行退火，并且将所述承载晶片的覆盖所述弱化区域的部分与所述 承载晶片的仍然附接到所述第一半导体结构的另一部分分开。9. 根据权利要求1所述的方法，其中，所述第二半导体结构到所述第一半导体结构的所 述第二侧的直接键合导致沿所述承载晶片中的所述弱化区域从所述承载晶片分离所述材 料层。10. 根据权利要求9所述的方法，其中，所述将所述承载晶片直接键合到所述第一半导 体结构的所述第一侧的步骤包括以下步骤:沿所述承载晶片中的所述弱化区域弱化所述承 载晶片，但不沿所述承载晶片中的所述弱化区域分割所述承载晶片。11. 一种制造半导体结构的方法，该方法包括以下步骤： 将离子注入第一半导体结构中并在第一半导体结构中形成弱化区域； 将第一半导体结构的表面直接键合到第二半导体结构的表面以形成包括第一半导体 结构和第二半导体结构的键合的半导体结构； 利用第一半导体结构来操作键合的半导体结构，同时去除第二半导体结构的一部分并 露出至少部分地延伸穿过第二半导体结构的至少一个导电结构； 将穿过第二半导体结构而露出的至少一个导电结构与第三半导体结构的至少一个导 电结构对准； 对键合的半导体结构和第三半导体结构进行加热； 响应于对键合的半导体结构和第三半导体结构的加热，将所述穿过第二半导体结构而 露出的至少一个导电结构直接键合到所述第三半导体结构的至少一个导电结构； 响应于对键合的半导体结构和第三半导体结构的加热，沿弱化区域分割第一半导体结 构，并在第二半导体结构上留下第一半导体结构的一部分，其中，留下的第一半导体结构的 一部分用作形成另外的器件结构的基础层。12. 根据权利要求11所述的方法，该方法还包括以下步骤:形成所述穿过第二半导体结 构而露出的至少一个导电结构，以包括晶片通孔互连(TWI)。13. 根据权利要求11或12所述的方法，其中，将离子注入第一半导体结构中的步骤包括 以下步骤:使半导体晶片的表面暴露于1〇 16离子/cm2和2X1017离子/cm2之间的剂量以及 1OKeV和150KeV之间的能量的离子。14. 根据权利要求11或12所述的方法，其中，将离子注入第一半导体结构中的步骤包括 以下步骤:将离子注入承载晶片中并在承载晶片内按照从该承载晶片的平坦主表面开始介 于大约l〇nm至大约lOOOnm的深度形成弱化区域。15. 根据权利要求11或12所述的方法，其中，将第一半导体结构的表面直接键合到第二 半导体结构的表面以形成键合的半导体结构的步骤包括以下步骤:将硅承载晶片的表面键 合到第二半导体结构的硅或二氧化硅材料的表面。
【专利摘要】本发明涉及临时半导体结构键合方法和相关的键合半导体结构。制造半导体结构的方法包括以下步骤：将原子组分注入承载裸片或晶片中以在该承载裸片或晶片内形成弱化区域，并将该承载裸片或晶片键合到半导体结构。在利用承载裸片或晶片来操作半导体结构的同时，可以该处理半导体结构。该半导体结构可以键合到另一个半导体结构，并且可以沿承载裸片或晶片中的弱化区域分割承载裸片或晶片。利用这样的方法制造半导体结构。
【IPC分类】H01L23/485, H01L21/768, H01L23/48, H01L21/60
【公开号】CN105489512
【申请号】CN201510873777
【发明人】玛丽亚姆·萨达卡, 约努茨·拉杜
【申请人】硅绝缘体技术有限公司
【公开日】2016年4月13日
【申请日】2011年7月19日
【公告号】CN102339769A
【专利说明】
[0001 ] 本申请是申请号为201110201962.X、申请日为2011年7月19日、发明名称为"临时 半导体结构键合方法和相关的键合半导体结构"的发明专利申请的分案申请。
技术领域
[0002] 本发明总体上设及在形成Ξ维半导体结构中有用的临时半导体裸片和/或晶片键 合方法、使用临时半导体裸片和/或晶片键合方法形成的中间结构W及在临时半导体晶片 键合方法中使用的包括离子注入区的半导体裸片和/或晶片。
【背景技术】
[0003] 两个或更多个半导体结构的Ξ维（3D)集成可W对微电子应用产生多种益处。例 如，对微电子组件的3D集成可W获得改善的电性能和功耗，同时减少器件覆盖区域的面积。 例如参见P.Garrou等人的叮he 化η化ook of 3D Integration,"Wiley-VCH(2008)。
[0004] 半导体结构的3D集成可W通过将半导体裸片附接到一个或更多个其它的半导体 裸片（即，裸片到裸片(D2D))、将半导体裸片附接到一个或更多个半导体晶片（即，裸片到晶 片（D2W))W及将半导体晶片附接到一个或更多个其它的半导体晶片（即，晶片到晶片 (W2W))或它们的组合来进行。
[0005] 已经开发出多个工艺步骤W方便形成3D集成的半导体结构，运些工艺步骤例如包 括单独半导体结构的电连接、将一个或更多个半导体结构薄化W及单独半导体结构的对准 和键合等。具体地说，可能由于多个原因而对包括3D集成的半导体结构中的一个或更多个 半导体结构进行薄化，运些原因例如包括改善散热和降低电阻。但是，通过将构成3D集成的 半导体结构的一个或更多个半导体结构薄化而可W产生的好处也可能引入工艺的复杂化， 例如，半导体结构可能由于变薄而变得易碎，并且因而可能在使用现有器件和材料的处理 期间易于受到断裂、破裂或其他损害的影响。
[0006] 针对该问题提出的一个解决方案是将诸如半导体晶片的半导体结构键合到如另 一个晶片(例如，承载晶片）的加强基片，W在半导体晶片的处理(例如，薄化)期间提供机械 强度。将半导体晶片键合到加强基片的工艺常常被称为"晶片键合"。在处理半导体晶片后， 加强基片可W与半导体分开。
[0007] 例如，使用粘合剂材料将半导体晶片临时接合到加强基片。粘合剂材料承受了在 半导体晶片的处理期间与将半导体晶片和加强基片保持在一起有关的力。此外，粘合剂材 料和加强基片可W充当机械支承，W在半导体晶片的处理期间为半导体晶片提供结构稳定 性。已经使用诸如聚酷亚胺、苯并环下締(BCB)、NATION⑩和光刻胶的许多旋涂的非晶态聚 合物作为晶片键合的粘合剂材料。
[000引但是，在提高的溫度下，粘合剂材料可能不稳定，运可W能限制可W执行半导体器 件制造的溫度。此外，在升高的溫度下，可W从运些粘合剂材料释放出溶剂或溶剂蒸汽。该 工艺常常被称为"除气"。除气可W导致在粘合剂材料中形成气泡或空隙。运样的气泡或空 隙可W导致半导体晶片和加强基片之间的不均匀接合，并可W损害接合的完整性。在半导 体晶片处理后，使用化学去除工艺(例如，在溶剂中溶解)来完全去除粘合剂材料。化学去除 工艺可能是耗时的，并对半导体器件W及在半导体晶片上形成的集成电路器件有害。因而， 如果在将半导体晶片临时接合到加强基片时中使用粘合剂接合，则粘合剂接合可能是有问 题的。
[0009] 在处理期间为半导体晶片提供支承的另一种方法包括W下步骤:使用所谓的"直 接"晶片键合工艺，将两个半导体基片直接键合在一起。直接的晶片键合工艺常规地用于形 成受到Ξ维(3D)器件集成的高级1C的制造所关注的绝缘体上半导体(SeOI)结构(例如，绝 缘体上娃（SOI)结构）。在常规的直接晶片键合工艺中，可W在至少一个晶片上形成表面氧 化层。接着，将表面氧化层键合到另一个晶片表面上的娃材料或另一种氧化物材料。例如， 半导体晶片上的氧化物材料的表面可W与加强基片的表面相接触，并且运两个结构可W通 过原子和/或分子粘附而键合在一起。为了实现两个半导体晶片之间的键合，半导体晶片应 该具有与表面化学性质（即，亲水性和疏水性)相符的低表面粗糖度，并且应该至少大体上 没有灰尘和其他碎片。
【发明内容】
[0010] 在一些实施方式中，本公开包括制造半导体结构的方法。在第一基片上形成包括 的集成电路的至少一部分的第一半导体结构。将离子注入到承载晶片中W在所述承载晶片 内形成弱化区域。将所述承载晶片直接键合到所述第一半导体结构的第一侧。在将所述承 载晶片附接到所述第一半导体处理的同时处理所述第一半导体结构，所述承载晶片用于操 作所述第一半导体结构。将包括集成电路的至少一部分的第二半导体结构直接键合到所述 第一半导体结构的第二侧，所述第二侧与所述第一半导体结构的被直接键合所述承载晶片 的所述第一侧相反。沿所述承载晶片中的所述弱化区域将来自所述承载晶片的材料层与所 述承载晶片的其余部分分开。
[0011] 本发明还包括制造半导体结构的方法的其它实施方式。将离子注入第一半导体结 构W在所述第一半导体结构中形成弱化区域，并且将所述第一半导体结构的表面直接键合 到所述第二半导体结构的表面，W形成包括所述第一半导体结构和所述第二半导体结构的 键合的半导体结构。利用所述第一半导体结构来操作所述键合的半导体结构，同时去除所 述第二半导体结构的一部分并露出至少部分地延伸穿过所述第二半导体结构的至少一个 导电结构。将穿过所述第二半导体结构而露出的所述至少一个导电结构与第Ξ半导体结构 的至少一个导电结构对准。将所述键合的半导体结构和所述第Ξ半导体结构加热，并且响 应于对所述键合半导体结构和所述第Ξ半导体结构的加热，将穿过所述第二半导体结构而 露出的所述至少一个导电结构直接键合到所述第Ξ半导体结构的所述至少一个导电结构。 响应于对所述键合半导体结构和所述第Ξ半导体结构的加热，还可W沿所述弱化区域分割 第一半导体结构并将所述第一半导体结构的一部分留在所述第二半导体结构上。
[0012] 本发明的另外的实施方式包括在如上所述的制造半导体结构期间形成的键合的 半导体结构。例如，键合的半导体结构可W包括多个键合的经处理的半导体结构W及键合 到所述多个键合的经处理的半导体结构中的至少一个经处理的半导体结构的承载裸片或 晶片。所述承载裸片或晶片可W具有弱化区域，所述弱化区域包括从所述承载裸片或晶片 的被键合到所述多个键合的经处理的半导体结构中的所述至少一个经处理的半导体结构 的表面开始介于lOnm和lOOOnm之间的平均深度的多个注入离子。
【附图说明】
[0013] 尽管说明书W特别指出并清楚地要求被认为是本发明的实施方式的权利要求而 得出结论，但结合附图进行阅读时，本发明的实施方式的优点可W更容易地从本发明的特 定示例的描述中确定，在附图中：
[0014] 图1是包括晶片通孔互连的经处理的半导体结构的示意性横截面图；
[0015] 图2是包括根据本发明的方法的实施方式被直接键合到包括承载晶片的另一个半 导体结构的图1中的经处理的半导体结构的键合半导体结构的示意性横截面图；
[0016] 图3是图2中示出的承载晶片在被键合到经处理的半导体结构前的示意性横截面 图；
[0017] 图4是图2的键合半导体结构在利用承载晶片来操作经处理的半导体结构的同时 将经处理的半导体结构薄化后使用承载晶片W操作经处理的半导体结构后的示意性横截 面图；
[0018] 图5是图4中示出的键合半导体结构被颠倒并与另一个经处理的半导体结构对准 后的示意性横截面图，该键合半导体结构可W根据本发明的方法的实施方式附接到该另一 个经处理的半导体结构；
[0019] 图6是可W通过将图5中示出的对准的半导体结构键合在一起而形成的键合半导 体结构的示意性横截面图，并且还示出了在将半导体结构键合在一起后对承载晶片的分 离；
[0020] 图7是根据本发明的实施方式可W形成的Ξ维半导体结构的示意性横截面图；W 及
[0021] 图8是半导体结构的示意性横截面图并用于示出本发明的方法的的包括在Ξ维 (3D)集成工艺中将单独的半导体裸片键合到更大的半导体晶片的实施方式。
【具体实施方式】
[0022] 为了提供对本公开的实施方式及其实现的全面描述，下面的描述提供了诸如材料 类型和处理条件的具体细节。但是，本领域的普通技术人员将理解，本公开的实施方式可W 在不采用运些具体细节并结合常规制造技术的情况下实践。另外，运里提供的描述并不形 成用于制造半导体器件或系统的完整的工艺流程。运里仅详细地描述为了理解本发明的实 施方式所必需的那些工艺动作和结构。运里描述的材料可W由任何适当的技术形成(例如， 沉积或生长），运样的技术包括但不限于旋涂、漉涂（blanket coating)、B;ridgeman和 Czochralski工艺、化学气相沉积rev护）、等离子体增强化学气相沉积（"PECV护）、原子层 沉积（"ALD")、等离子体增强ALDW及物理气相沉积（"PV护）。尽管运里描述并示出的材料可 W形成为层，但材料不限于层，并且可其他Ξ维构造形成。
[0023] 如本文中所使用的，词语"水平"和"垂直"限定了元件或结构相对于晶片或基片的 主平面或表面的相对位置，与晶片或基片的方向无关，并且词语"水平"和"垂直"是针对所 描述的结构的方向解释的正交维度，如在描述该结构时参照附图所示出的那样。如本文中 所使用的，词语"垂直"表示并包括与示出的基片或晶片的主表面大体垂直的维度，并且词 语"水平"表示与示出的基片或晶片的主表面大体平行并在图的左右侧之间延伸的维度。如 本文中所使用的，诸如"上"、"上面"、"上方"和"下"的介词是与正在描述的结构的垂直方向 相对应的相关词语。
[0024] 如本文中使用的，术语"半导体结构"表示并包括了在形成半导体器件过程中使用 的任何结构。例如，半导体结构包括裸片和晶片(例如，承载基片和 器件基片）W及包括彼此 Ξ维集成起来的两个或更多个裸片和/或晶片的组合件或复合结构。半导体结构还包括完 全制造完成的半导体器件W及在半导体器件的制造期间形成的中间结构。半导体结构可W 包括导体材料、半导体材料和/或非导体材料。
[0025] 如本文中使用的，术语"经处理的半导体结构"表示并包括具有一个或更多个部分 地形成的器件结构的任何半导体结构。经处理的半导体结构是半导体结构的子集，并且所 有经处理的半导体结构均是半导体结构。
[0026] 如本文中使用的，术语"键合的半导体结构"表示并包括具有附接在一起的两个或 更多个半导体结构的任何结构。键合的半导体结构是半导体结构的子集，并且所有键合的 半导体结构均是半导体结构。此外，包括一个或更多个经处理的半导体结构的键合的半导 体结构也是经处理的半导体结构。
[0027] 如本文中使用的，术语"器件结构"表示并包括经处理的半导体结构的任何部分， 即，包括或限定了要在半导体结构上或在半导体结构中形成的半导体器件的有源或无源组 件的至少一部分。例如，器件结构包括集成电路的有源或无源组件，诸如晶体管、转换器、电 阻器、导线、导电通孔和导电接触焊盘。
[002引如本文中使用的，术语"晶片通孔互连(throu曲wafer interconnect"或"TWI"表 示并包括延伸穿过第一半导体结构的至少一部分的任何导电通孔，其用于跨过第一半导体 结构与第二半导体结构之间的界面地在第一半导体结构和第二半导体结构之间提供结构 性互连和/或电互连。晶片通孔互连在本技术领域中也W其他术语表示，诸如"娃通孔"或 "基片通孔(TSV似及"晶片通孔"或叮WV"的运些术语的缩写。TWI通常沿总体上与半导体器 件的大体平坦的主表面垂直的方向（例如，沿与Z轴平行的方向）延伸穿过半导体结构。
[0029] 如本文中使用的，当与经处理的半导体结构关联地使用时，术语"有效面"表示并 包括经处理的半导体结构的露出的主表面，已在或将在经处理的半导体结构的露出的主表 面中和/或上面形成的一个或更多个器件结构。
[0030] 如本文中使用的，当与经处理的半导体结构关联地使用时，术语"背面"表示并包 括了在经处理的半导体结构的与半导体结构的有效面的相反侧上的经处理的半导体结构 的露出的主表面。
[0031] 如运里使用的，术语"虹-V类型半导体材料"表示并包括主要由来自周期表的族 虹A的一个或更多个元素(8、41、6曰、111和1'1)^及来自周期表的族￥4的一个或更多个元素 (N、P、As、訊和B i)组成的任何材料。
[0032] 参照图1，示出了包括器件区域102的经处理的半导体结构100,器件区域102可W 延伸到基片106中并延伸到基片106的表面上和/或上面。经处理的半导体结构100包括有效 面104和相反的背面108。有效面104包括经处理的半导体结构100的器件区域102的露出的 主表面，而背面108包括基片106的露出的主表面。基片106例如可W包括诸如娃（Si)、错 (Ge)、III-V半导体材料等的半导体材料。此外，基片106可W包括单晶半导体材料或者在底 部基片上的一个或更多个外延层的半导体材料。在其它实施方式中，基片106可W包括一种 或更多种介电材料，诸如氧化物(例如，二氧化娃(Si〇2)或氧化侣(Ah化））、氮化物(例如，氮 化娃间3抓）、氮化棚(BN)或氮化侣(A1N))等。
[0033] 基片106可W被选择为具有在直接晶片键合工艺中使用的期望特性，将进一步详 细讨论。例如，基片106可W包括具有低的弓形、翅曲和总厚度变化(TTV)的娃晶片。如在本 文中所使用的，术语"弓形"表示并包括与任何厚度变化无关的半导体基片在中屯、线处的中 间表面的凹度、曲率或变形的测量。如在本文中所使用的，术语"翅曲"表示并包括中间表面 相对于半导体基片的背面基准面的最大偏差和最小偏差之间的差异。如在本文中所使用 的，术语"总厚度变化"和"TTV"均表示并包括半导体基片的厚度中的最大变化，并通常被定 义为在半导体基片上测得的最小厚度和最大厚度之间的差异。例如，半导体基片的总厚度 变化可W通过在半导体基片上的十字图案中的五(5)个或更多个位置处测量半导体基片并 计算厚度的最大测量差异来确定。
[0034] 由于多个原因，可能不希望在直接晶片键合工艺中使用具有高的翅曲、弓形和总 厚度变化的半导体基片。例如，在直接晶片键合工艺期间，高的翅曲、弓形和总厚度变化水 平可W导致键合的半导体基片之间的不均匀接触。运样的不均匀接触可在直接晶片键合工 艺期间导致分子粘附时的热变化和分裂。此外，由于在将晶片粘附到真空夹盘时所产生的 应力，高的翅曲和弓形值可W增加器件制造期间半导体基片破裂的风险。因此，具有低的弓 形、翅曲和总厚度变化的娃晶片可W用作基片106, W为晶片键合工艺提供充分的均匀性和 平坦。作为非限制示例，基片106可W是具有小于大约30微米(30μπι)的翅曲、小于大约10微 米(ΙΟμπι)的弓形和小于大约1微米(Ιμπι)的总厚度变化的高质量娃晶片。
[0035] 器件区域102例如包括一个或更多个器件结构110,器件结构110可W包括嵌入介 电材料114中的导体和/或半导体元件。器件结构110可W包括金属氧化物半导体(M0S)晶体 管、双极晶体管、场效应晶体管(FET)、二极管、电阻器、半导体闽流管、整流器等。器件结构 110还可W包括例如由诸如铜(Cu)、侣(Α1)或鹤(W)中的一种或更多种金属形成的导线、迹 线、通路和焊盘。器件结构110还包括晶片通孔互连116。晶片通孔互连116可W通过在通孔 中沉积诸如铜(Cu)、侣(A1)、鹤(W)、多晶娃或金(Au)的导电材料而形成。例如，晶片通孔互 连116可W从另一个器件结构110延伸并穿过介电材料114的至少一部分。晶片通孔互连116 还可W部分地延伸穿过基片106。
[0036] 在形成器件区域102后，可W可选地在经处理的半导体结构100的主表面上形成W 虚线示出的键合材料118。键合材料118可W由在直接键合工艺中展现出与另一种材料的良 好粘附性的材料形成。例如，键合材料118可W包括诸如氧化物(例如，二氧化娃(Si〇2))、氧 氮化物(例如氧氮化娃（（Si ON ))、或氮化物(例如，氮化娃(Si 3N4)的介电材料。键合材料118 可W具有例如介于大约一百纳米(lOOnm)和大约两微米(2μπι)之间的厚度。例如使用化学气 相沉积（CVD)、物理气相沉积（PVD)、原子层沉积（ALD)、或等离子体增强化学气相沉积 (阳CVD )，可W将键合材料118沉积在器件区域102上的有效面104上。例如可W将键合材料 118平坦化，W降低键合材料118的表面形貌。可W利用例如刻蚀、研磨和化学机械抛光中的 一种或更多种来平坦化键合材料118。
[0037] 如图2所示，在参照图2描述的实施方式中，可W颠倒图1中示出的经处理的半导体 结构100并将其键合到包括承载晶片200的另一个半导体结构。介电材料114或键合材料118 (如果存在的话)的主表面与承载晶片200的主表面紧密接触。
[0038] 如前面在本文中已针对基片106描述的那样，承载晶片200可W包括具有低的弓 形、翅曲和总厚度变化的晶片，W为晶片键合工艺提供充分的均匀性和平坦。作为非限制示 例，承载晶片200可W是具有小于大约Ξ十微米(30皿)的翅曲、小于大约十微米(ΙΟμπι)的弓 形和小于大约一微米(Ιμπι)的总厚度变化的高质量娃晶片。
[0039] 在使经处理的半导体结构100的键合材料118的表面与承载晶片200的表面接触之 前，可W可选地执行常规的表面清洁工艺W去除表面碎片并形成至少一个亲水表面。作为 非限制性示例，可W将经处理的半导体结构100的介电材料114或键合材料118(如果存在的 话)和承载晶片200的露出表面分别放入包括5:1:1的比例的水化2〇)、氨氧化锭(ΝΗ40Η)、和 过氧化氨化2化）的混合物的溶剂中，W清洁并且将亲水性给予经处理的半导体结构100的介 电材料114或键合材料118(如果存在的话)W及承载晶片200的露出表面。
[0040] 还可W可选地在经处理的半导体结构100的介电材料114或键合材料118(如果存 在的话及承载晶片200的露出表面中的至少一方上执行在本领域中被称为"RCA清洁"的 常规清洁步骤，W去除可能妨碍表面键合的有机污染物、离子污染物和金属污染物。可W在 键合前在去离子(DI)的水中反复地漂洗经处理的半导体结构100的介电材料114或键合材 料118(如果存在的话)和承载晶片200的表面，W防止表面颗粒并维持亲水性。利用诸如热 键合、热压缩键合或热超声波键合的技术，可W将经处理的半导体结构100的介电材料114 或键合材料118(如果存在的话)键合到承载晶片200。
[0041] 在一些实施方式中，经处理的半导体结构100可W直接地键合到承载晶片200,在 它们之间不使用任何中间的粘合剂材料。经处理的半导体结构100和承载晶片200之间的原 子或分子键合的性质将取决于经处理的半导体结构100和承载晶片200中的每一方的材料 组成。因而，根据一些实施方式，可W例如在氧化娃和氮化娃中的至少一个与娃、氧化娃和 氮化娃中的至少一个之间提供直接的原子或分子键合。
[0042] 参照图3,在如图2所示地将经处理的半导体结构100键合到承载晶片200之前，可 W将承载晶片200制造成包括具有转移区204的半导体材料202,转移区204由W虚线表示的 注入区206限定。通过将离子组分注入承载晶片200的半导体材料202中W形成注入区206， 可W形成转移区204。例如，离子组分可W是氨离子、惰性气体离子或氣离子。可W将离子组 分注入到承载晶片200中W沿具有承载晶片200的离子峰值浓度的区域形成注入区206。离 子注入可W在承载晶片200内形成弱化区域，当承载晶片200受到升高的溫度或被施加了诸 如剪力的机械力时，沿该弱化区域，承载晶片200容易受到断裂或分离的影响。可W调整离 子注入参数W防止承载晶片200在将经处理的半导体结构100键合到承载晶片200期间沿注 入区206的分离或断裂(图2)。运使得能够如将要描述的那样在稍后阶段的处理期间将承载 晶片200分为两个单独的部分。
[0043] 作为非限制示例，离子组分可W包括氨离子、氮离子或棚离子中的一种或更多种。 可W按照大约1〇16离子/cm2和2 X 1〇17离子/cm2之间、或1 X 1〇16离子/cm2和1 X 1〇17离子/cm2 之间的剂量注入一种或更多种离子组分。可大约十千电子伏特（lOKeV)和一百五十千 电子伏特（150KeV)之间的能量注入一种或更多种离子组分。离子注入承载晶片200W形成 注入区域206的深度至少部分是离子注入承载晶片200的能量的函数。因而，通过选择性地 控制注入离子的能量，可W在承载晶片200中的期望深度处形成注入区206。如下面进一步 详细地描述的，承载晶片200内的注入区206的深度D1可W对应于随后可W转移到经处理的 半导体结构100的半导体材料202的层的期望厚度和/或量。作为非限制性示例，可W利用选 择的能量将原子组分注入到承载晶片200中，W按照介于大约十纳米（lOnm)和大约一千纳 米(lOOOnm)之间的深度D1 (即，大约1O0A到大约1ΟΟΟΟΛ) W形成注入区206。
[0044] 另一种键合材料218可W可选地形成在承载晶片200的最靠近注入区206的主表面 上，并且还可W在形成注入区206之前形成在承载晶片200的主表面上。键合材料218可W由 展现出与覆盖经处理的半导体结构1〇〇(图1和图2)的介电材料114或键合材料118(如果存 在的话)具有良好分子粘附性的材料形成。键合材料218可W由诸如二氧化娃(Si〇2)、氧氮 化娃(SiOxNy)或氮化娃(Si3N4)的一种或更多种介电材料形成。键合材料218可W具有介于 大约一百纳米(lOOnm)和大约两微米(2μπι)之间的厚度。作为非限制性示例，承载晶片200可 W由娃材料形成，并且通过执行常规的热氧化工艺，可W在承载晶片200上形成包括二氧化 娃(Si〇2)的键合材料218。键合材料218还可W例如利用化学气相沉积(CVD)、物理气相沉积 (PVD)、原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)来沉积。
[0045] 再参照图2,通过将承载晶片200的露出表面（即，半导体材料202或键合材料218 (如果存在的话)的露出表面)紧靠经处理的半导体结构100的露出表面(即，介电材料114或 键合材料118(如果存在的话）），可W将承载晶片200键合到经处理的半导体结构100W形成 键合的半导体结构300。在室溫或升高的溫度（例如，至少在一百摄氏度（100°C)W上）和足 够长时间的压力下，可W将承载晶片200键合到半导体结构100, W将键合材料118与半导体 材料202或键合材料218(如果存在的话)键合起来。作为非限制性示例，通过将经处理的半 导体结构100和承载晶片200暴露到介于大约一百摄氏度（100°C)和大约四百摄氏度(400 °C)之间的溫度达介于大约30分钟和120分钟之间的时间，可W执行退火处理，W将承载晶 片200和经处理的半导体结构100键合起来。在一些实施方式中，可W不使用粘合剂材料地 将经处理的半导体结构100键合到承载晶片200,运可W减少或消除使用运种粘合剂可能导 致的对进一步处理动作的溫度和压力限制。
[0046] 参照图4,在将承载晶片200和经处理的半导体结构100键合W形成键合的半导体 结构300后，可W从经处理的半导体结构100主表面(例如，背面108)去除基片106的一部分， W露出穿过基片106的晶片通孔互连116的表面。例如，可W使用研磨工艺、常规的化学机械 抛光工艺、各向异性刻蚀工艺或它们的组合来去除基片106的一部分。在一些实施方式中， 基片106可W可选地包括W虚线示出的刻蚀阻止材料120,如氧化物材料。刻蚀阻止材料120 可W竖直地设置在基片106内的不同位置处。例如，刻蚀阻止材料120可W位于基片106内， 并且位于晶片通孔互连部116的上方、下面或与其垂直。
[0047] 作为非限制示例，通过将例如承载晶片200固定在真空夹盘上并抵靠旋转的抛光 板按压基片106的露出表面，同时化学地和/或物理地有效（即，研磨剂)浆去除基片106的材 料，可W执行研磨和化学机械抛光处理W相对于晶片通孔互连部116和刻蚀阻止材料120 (如果存在的话)去除基片106的一部分。
[004引作为另一个非限制性示例，通过将包括氨氧化钟化0H)或四甲基氨氧化锭(TMAH) 的溶剂注入到基片106的露出表面，可W执行湿式腐蚀工艺W相对于晶片通孔互连116和刻 蚀阻止材料(如果存在的话)去除基片106的一部分。承载晶片200被用于操作经处理的半导 体结构100,并且在薄化基片106W露出晶片通孔互连116的表面期间提供对经处理的半导 体结构100的支承。基片106的其余部分可w具有从大约二分之一微米(0.5皿巧Ij大约一百 微米(100μπι)的厚度D2。
[0049]如图5所示，如通过指向箭头所表示的那样，可W颠倒键合的半导体结构300,将其 与另一个经处理的平面半导体结构400对准并接触。例如，半导体结构300的晶片通孔互连 116的露出表面可W与经处理的半导体结构400的有效面404上的露出的导电焊盘420接触 并键合。
[0化0] 类似于经处理的半导体结构100,经处理的半导体结构400可W包括器件区域402， 该器件区域402包括器件结构410。器件区域402可W延伸到基片406中和基片406的表面上 和/或上面。基片406可W包括前面联系基片106描述的基片。同样，器件区域402的器件结构 410可W包括前面联系图1的器件结构110描述的器件结构。在一些实施方式中，经处理的半 导体结构400的器件区域402可W具有与经处理的半导体结构100的器件区域102至少大体 相同的结构。
[0051]在形成经处理的半导体结构400的器件区域402后，可W在器件区域402上面形成 如导电焊盘420的一个或更多个导电结构。导电焊盘420可W包括一种或更多种导电材料， 诸如一种或更多种金属(例如，铜(化）、侣(Α1)或鹤(W)、多晶娃和/或金(Au))。例如，导电焊 盘420可W在后端(BE0L)工序中形成在经处理的半导体结构400上。在一些实施方式中，导 电焊盘420可W通过在介电材料414上沉积导电材料(未示出）并使用光刻技术对导电材料 构图而形成。在其他实施方式中，导电焊盘420可W通过将导电材料沉积到介电材料414中 的多个开口（未示出）中并执行化学机械抛光(CMP)工艺W去除导电材料的覆盖在开口上的 部分(通常称为"大马±革工艺(Damascene Process)")而形成。通过将经处理的半导体结 构100的晶片通孔互连116与经处理的半导体结构400的导电焊盘420对准并键合，可W使键 合的半导体结构300与经处理的半导体结构400彼此在结构上连接并且电连接。
[0化2] 参照图6,经处理的半导体结构100可W键合到经处理的半导体结构400 W形成另 一个键合的半导体结构500,在键合的半导体结构500中，经处理的半导体结构100的晶片通 孔互连116与经处理的半导体结构400的导电焊盘420结构上连接并且电连接。在一些实施 方式中，使用诸如热压缩键合工艺、非热压缩键合或共晶键合工艺的直接金属到金属键合 工艺，可W将晶片通孔互连116直接键合到导电焊盘420。例如，晶片通孔互连部116和导电 焊盘420可W都由铜形成，并且通过在用于将晶片通孔互连部116和导电焊盘彼此键合起来 而言足够的时间内将键合的半导体结构300和经处理的半导体结构400暴露于大约一百摄 氏度（l〇〇°C)和大约四百摄氏度(400°C)之间的溫度，可W执行低溫的铜到铜的键合工艺。
[0053] 在其他实施方式中，利用直接晶片键合工艺，可W将相应的经处理的半导体结构 100和400的有效面108和404(图5)彼此键合，其中，有效面108和404可W包括导电（例如，金 属）区域和不导电（例如，介电）区域，并且直接晶片键合工艺同时将金属键合到金属并且将 介电材料键合到介电材料。
[0054] 在一个或更多个有效面108和404上，可W形成可选的键合材料。如由图5的非限制 性示例所示，W虚线示出的可选介电键合材料(例如，包括二氧化娃(Si〇2)材料122)可W利 用如低溫等离子体沉积工艺的氧化物沉积工艺可选地形成在基片106上。可选的键合材料 122还可W被平坦化W露出导电焊盘420;运样的平坦化例如可W通过化学机械抛光工艺来 执行。
[0055] 利用如参照图4描述的氧化物到氧化物键合工艺，二氧化娃材料122可W键合到经 处理的半导体结构400的介电材料414。例如，二氧化娃材料122可W在室溫下或升高的溫度 (例如，至少在一百摄氏度（l〇〇°C)W上）下键合到介电材料414。金属到金属键合工艺和氧 化物到氧化物键合工艺可W在低溫（即，低于大约四百摄氏度(400°C)的溫度)下执行，并且 因而避免对经处理的半导体结构100和400的器件区域102和402的损害。根据本公开的方 法，在执行后端(BE0L)工序后垂直地堆叠的经处理的半导体结构100和400使得能够在键合 工艺期间形成经处理的半导体结构100和400之间的导电互连(例如，晶片通孔互连116和导 电焊盘420的连接）。
[0056] 在键合半导体结构100和400期间或键合完成之后，承载基片200(图5)的材料202/ 的一部分可W与键合的半导体结构500分离（即，分开），从而将材料202"的转移层留在经处 理的半导体结构100上。承载基片200的材料202/的部分的分离可W通过各种化学工艺、热 工艺或机械工艺来执行，诸如通过研磨工艺、刻蚀工艺、抛光工艺或剥离工艺来执行。例如， 可W执行单个退火工艺W彼此键合半导体结构100和400并同时分离（即，分开)承载基片 200的材料202/?形成材料202"的 转移层。通过使经处理的半导体结构100的主表面(即，基 片106的露出的主表面和通孔插塞(via plugHlO的露出表面)接触经处理的半导体结构 400的主表面（即，介电材料406的露出的主表面和导电焊盘420的露出表面)并在大约二百 摄氏度(200°C)和大约四百摄氏度(400°C)之间的溫度进行退火，可W执行退火工艺。退火 工艺可W同时地键合半导体结构100和400(即，将晶片通孔互连116键合到导电焊盘420)并 从转移的半导体层202"分离承载基片200的材料202/的部分。
[0057] 作为非限制性示例，本领域中如SMART-CUT?的已知工艺可W用于从材料202"的转 移层分离或分开材料202/的部分。例如，在授予化ue 1的美国专利No . RE39，484、授予Aspar 等的美国专利No. 5，374，564、授予Aspar等的美国专利No. 6，303，468、授予Aspar等的美国 专利No . 6，335，258、授予Moriceau等的美国专利No . 6，756，286、授予Aspar等的美国专利 No . 6，809，044和授予Aspar等的美国专利No. 6，946，365中详细地描述了运种工艺，W引用 的方式将它们每一个的公开内容全部并入本文中。
[0058] 材料202"的转移层的厚度D2可W大体上等于在图2和图3中示出的承载晶片200的 注入区206的深度D1。在一些实施方式中，材料202"的转移层可W用作形成另外的器件结构 的底部或基片，其中，另外的器件结构可W与经处理的半导体结构100和经处理的半导体结 构400的器件结构电连通。在从承载晶片200分离材料202"的转移层后，材料202"的转移层 的露出表面可能不合需要地粗糖。例如，材料202"的转移层的表面可W具有介于大约一纳 米(Inm)和大约二十纳米(20nm)之间的平均粗糖度。例如根据本领域中已知的技术(诸如研 磨工艺、湿法腐蚀工艺和化学机械抛光(CMP)工艺中的一种或更多种），可W使材料202"的 转移层的表面平滑到期望程度，W便于下面描述的进一步处理。因而，材料202"的转移层的 厚度D2可W足够实现将材料202"的转移层的一部分去除W大体上平滑材料202"的转移层 的表面。例如，材料202"的转移层的厚度D2可W介于十纳米（lOnm)和大约一千纳米 (lOOOnm)之间。
[0059] 在其他实施方式中，可W将一个或更多个其他经处理的半导体结构（如经由键合 工艺)键合成键合的半导体结构500,其中一个或更多个其他经处理的半导体结构可W利用 上面描述的方法来形成，并且可W与材料202"的转移层中和/或上面形成的额外的器件结 构电连接，并且还与经处理的半导体结构100和经处理的半导体结构400的器件结构电连 接。
[0060] 在其他实施方式中，在处理之后，利用各向异性刻蚀工艺、化学机械抛光工艺或它 们的组合，可W从键合的半导体结构500去除材料202"的转移层。在运样的实施方式中，可 W不考虑材料202"的转移层的表面粗糖度，并且材料202"的转移层可W形成为很薄的层。 例如，材料202"的转移层的厚度D2可W介于大约十纳米（Wnm)和大约六百纳米(600nm)之 间。
[0061] 被分开的承载晶片200的材料202/的其余部分可W在另外的处理中循环并重新使 用。
[0062] 可W使用已知的设备来采用所公开的方法，并因而可W在半导体结构的大批量制 造化V^O中采用所公开的方法。因而，所公开的方法可W使能在越来越薄的半导体结构上制 造电子器件，并且在制造 Ξ维集成的半导体器件期间使能器件结构的互连。
[0063] 本发明的实施方式可W在任何类型的半导体结构的Ξ维集成中使用，包括裸片到 裸片(D2D)集成、裸片到晶片(D2W)、晶片到晶片(W 2W)集成或运些集成工艺的组合。
[0064] 例如，在图7所示，可W将包括多个单独半导体裸片602的半导体晶片600切成单 颗，W形成单独的裸片602。可W利用诸如银、刻和折断或激光切除的技术来切割半导体晶 片600。可W从多个半导体裸片602中识别出已知合格裸片。
[0065] 从多个半导体裸片602中识别出的已知合格裸片可W单独地并单个地附接到承载 裸片并被处理(例如，薄化），同时根据本文中前面描述的方法来利用承载裸片来操作已知 合格裸片。
[0066] 参照图8,根据本文中前面描述的方法，已知合格裸片接着可W在结构上连接到另 一个晶片800并与该晶片800电连接。晶片800可W包括至少部分在其上制造的多个裸片。例 如，已知合格半导体裸片602的晶片通孔互连610可W与晶片800上的裸片的导电焊盘820对 准并键合。如前面参照图6描述的，可W执行退火工艺W沿承载裸片内的弱化区域604分开 承载裸片的部分602/，同时在已知合格裸片602的晶片通孔互连610和在晶片800上至少部 分形成的裸片的导电焊盘820之间形成金属到金属键合。在一些实施方式中，承载裸片602" 的其余部分可W使用刻蚀工艺或化学机械抛光工艺来去除。在其他实施方式中，承载裸片 602"的其余部分可W用作制造其它器件结构的基础层。在一些实施方式中，裸片所附接到 的多个已知合格裸片602可W在结构上连接到晶片800并与晶片800电连接，W在晶片800上 至少大体上重新构造类似图7中示出的晶片600的晶片，并且可W大体同时地在一道工艺中 分开承载裸片的602/。重新构造像半导体晶片600的晶片可W包括利用已知合格裸片来构 成晶片，随后沉积氧化物材料并平坦化W利用嵌入氧化物材料内的已知合格裸片来形成连 续的表面。
[0067] 下面描述本发明的另外的非限制性示例实施方式。
[0068] 实施方式1: 一种制造半导体结构的方法，该方法包括W下步骤:在第一基片上形 成包括集成电路的至少一部分的第一半导体结构;将离子注入承载晶片中W在承载晶片内 形成弱化区域;将承载晶片直接键合到第一半导体结构的第一侧;在将承载晶片附接到第 一半导体的同时，利用承载晶片来操作第一半导体结构W处理第一半导体结构;将包括集 成电路的至少一部分的第二半导体结构直接键合到第一半导体结构的第二侧，该第二侧与 第一半导体结构的被直接键合了承载晶片的第一侧相反；w及沿承载晶片中的弱化区域将 来自承载晶片的材料层与承载晶片的其余部分分开。
[0069] 实施方式2:根据实施方式1的方法，该方法还包括W下步骤:形成至少部分穿过第 一基片的至少一个晶片通孔互连(TWI)。
[0070] 实施方式3:根据实施方式1或实施方式2的方法，其中，处理第一半导体结构的步 骤包括W下步骤:从第一半导体结构的第二侧去除第一基片的一部分，并露出第一半导体 结构的集成电路的至少一部分的至少一个导电结构。
[0071] 实施方式4:根据实施方式3的方法，其中，露出第一半导体结构的集成电路的至少 一部分的至少一个导电结构的步骤包括W下步骤:露出第一半导体结构中的晶片通孔互连 (TWI)。
[0072] 实施方式5:根据实施方式4的方法，其中，将第二半导体结构直接键合到第一半导 体结构的第二侧的步骤包括W下步骤:将第一半导体结构的晶片通孔互连直接键合到第二 半导体结构的至少一个导电元件。
[0073] 实施方式6:根据实施方式1至5中任一项的方法，其中，将第二半导体结构直接键 合到第一半导体结构的第二侧的步骤包括W下步骤:将第一半导体结构的至少一个导电元 件的金属直接键合到第二半导体结构的至少一个导电元件的金属。
[0074] 实施方式7:根据实施方式1至6中任一项的方法，其中，将第二半导体结构直接键 合到第一半导体结构的第二侧的步骤包括W下步骤:将第二半导体结构的半导体材料和氧 化物材料中的至少一方直接键合到第一半导体结构的半导体材料和氧化物材料中的至少 一方。
[0075] 实施方式8:根据实施方式1至7中任一项的方法，其中，沿承载晶片中的弱化区域 将来自承载晶片的材料层与承载晶片的其余部分分开的步骤包括W下步骤:在至少l〇〇°C 的溫度下对承载晶片进行退火，并且将承载晶片的覆盖弱化区域的部分与该承载晶片的仍 然附接到第一半导体结构的另一部分分开。
[0076] 实施方式9:根据实施方式1至8中任一项的方法，其中，沿承载晶片中的弱化区域 将来自承载晶片的材料层与承载晶片的其余部分分开的步骤包括W下步骤:使所述承载基 片的厚度在大约lOnm到大约lOOOnm之间的材料层仍然附接到所述第一半导体结构。
[0077] 实施方式10:根据实施方式1至9中任一项的方法，其中，第二半导体结构到第一半 导体结构的第二侧的直接键合导致沿承载晶片中的弱化区域从承载晶片分离材料层。
[0078] 实施方式11:根据实施方式10的方法，其中，将承载晶片直接键合到第一半导体结 构的第一侧的步骤包括W下步骤:沿承载晶片中的弱化区域弱化该承载晶片，但不沿承载 晶片中的弱化区域分开该承载晶片。
[0079] 实施方式12:-种制造半导体结构的方法，该方法包括W下步骤:将离子注入第一 半导体结构中并在第一半导体结构中形成弱化区域;将第一半导体结构的表面直接键合到 第二半导体结构的表面W形成包括第一半导体结构和第二半导体结构的键合的半导体结 构;利用第一半导体结构来操作键合的半导体结构，同时去除第二半导体结构的一部分并 露出至少部分地延伸穿过第二半导体结构的至少一个导电结构;将穿过第二半导体结构而 露出的至少一个导电结构与第Ξ半导体结构的至少一个导电结构对准;对键合的半导体结 构和第Ξ半导体结构进行加热；响应于对键合的半导体结构和第Ξ半导体结构的加热，将 穿过第二半导体结构而露出的至少一个导电结构直接键合到第Ξ半导体结构的至少一个 导电结构；响应于对键合的半导体结构和第Ξ半导体结构的加热，沿弱化区域分割第一半 导体结构，并在第二半导体结构上留下第一半导体结构的一部分。
[0080] 实施方式13:根据实施方式12的方法，该方法还包括W下步骤:形成穿过第二半导 体 结构而露出的至少一个导电结构，W包括晶片通孔互连(TWI)。
[0081] 实施方式14:根据实施方式12或实施方式13的方法，其中，将离子注入第一半导体 结构中的步骤包括W下步骤:使半导体晶片的表面暴露于l〇is离子/cm 2和2Χ1〇?7离子/cm2 之间的剂量W及1 OKeV和150KeV之间的能量的离子。
[0082] 实施方式15:根据实施方式12至14中任一项的方法，其中，将离子注入第一半导体 结构中的步骤包括W下步骤:将离子注入承载晶片中并在承载晶片内按照从该承载晶片的 平坦主表面开始介于大约lOnm至大约lOOOnm的深度形成弱化区域。
[0083] 实施方式16:根据实施方式12至15中任一项的方法，其中，将第一半导体结构的表 面直接键合到第二半导体结构的表面W形成键合的半导体结构的步骤包括W下步骤:将娃 承载晶片的表面键合到第二半导体结构的娃或二氧化娃材料的表面。
[0084] 实施方式17:根据实施方式12至16中任一项的方法，其中，将第一半导体结构的表 面直接键合到第二半导体结构的表面W形成键合的半导体结构的步骤包括W下步骤:将娃 承载晶片上的二氧化娃材料的表面键合到所述第二半导体结构的娃或二氧化娃材料的表 面。
[0085] 实施方式18:根据实施方式12至17中任一项的方法，其中，将穿过第二半导体结构 而露出的至少一个导电结构与第Ξ半导体结构的至少一个导电结构对准的步骤包括W下 步骤:将穿过第二半导体结构而露出的至少一个晶片铜通孔互连(TWI)与第Ξ半导体结构 的至少一个铜键合焊盘对准。
[0086] 实施方式19:根据实施方式18的方法，其中，对键合的半导体结构和第Ξ半导体结 构进行加热的步骤包括W下步骤:将键合的半导体结构和第Ξ半导体结构加热到介于大约 100°C和大约400°C之间的溫度。
[0087] 实施方式20:根据实施方式12至19中任一项的方法，该方法还包括W下步骤:在沿 弱化区域分割第一半导体结构并在第一半导体结构的位于第二半导体结构上的部分上或 在该部分中形成至少一个器件结构后，处理第一半导体结构的位于第二半导体结构上的部 分。
[0088] 实施方式21:根据实施方式12至19中任一项的方法，该方法还包括W下步骤:在沿 弱化区域分割第一半导体结构后，从第二半导体结构去除第一半导体结构的部分。
[0089] 实施方式22: -种键合的半导体结构，该键合的半导体结构包括:多个键合的经处 理的半导体结构；W及承载裸片或晶片，其键合到多个键合的经处理的半导体结构中的至 少一个经处理的半导体结构，承载裸片或晶片具有弱化区域，弱化区域包括按照从承载裸 片或晶片的被键合到多个键合的经处理的半导体结构中的至少一个经处理的半导体结构 的表面开始位于介于大约lOnm和lOOOnm之间的平均深度处的多个注入离子。
[0090] 实施方式23:根据实施方式22的键合的半导体结构，其中，多个键合的经处理的半 导体结构通过晶片通孔互连至少部分地在结构上连接在一起并且电连接在一起。
[0091] 实施方式24:根据实施方式22或23的键合的半导体结构，其中，多个键合的经处理 的半导体结构在它们之间不使用粘合剂材料的情况下直接键合在一起。
[0092] 实施方式25:根据实施方式22至24中任一项的键合的半导体结构，其中，承载裸片 或晶片直接键合到多个键合的经处理的半导体结构中的至少一个经处理的半导体结构。
[0093] 尽管本文中已使用特定示例描述了本发明的实施方式，但本领域普通技术人员将 认识并理解，本发明不限于示例实施方式的细节。相反，在不偏离下面所要求的本发明的范 围的情况下，可W做出许多添加、删除和修改。例如，一个实施方式的特征可W与其他实施 方式的特征组合，并且仍然包括在由本发明人所预期的本发明的范围内。
【主权项】
1. 一种制造半导体结构的方法，该方法包括以下步骤： 在第一基片上形成包括集成电路的至少一部分的第一半导体结构； 将离子注入承载晶片中以在所述承载晶片内形成弱化区域； 将所述承载晶片直接键合到所述第一半导体结构的第一侧； 在将所述承载晶片附接到所述第一半导体结构的同时，利用所述承载晶片操作所述第 一半导体结构以处理所述第一半导体结构，其中所述承载晶片提供对经处理的第一半导体 结构的支承； 将包括集成电路的至少一部分的第二半导体结构直接键合到所述第一半导体结构的 第二侧，该第二侧与所述第一半导体结构的被直接键合了所述承载晶片的所述第一侧相 反；以及 沿所述承载晶片中的所述弱化区域使来自所述承载晶片的材料层与所述承载晶片的 其余部分分离，使所述承载基片的厚度在大约l〇nm到大约lOOOnm之间的材料层仍然附接到 所述第一半导体结构，其中，仍然附接到所述第一半导体结构的材料层用作形成另外的器 件结构的基础层。2. 根据权利要求1所述的方法，该方法还包括以下步骤:形成至少部分延伸穿过所述第 一基片的至少一个晶片通孔互连。3. 根据权利要求1所述的方法，其中，所述处理所述第一半导体结构的步骤包括以下步 骤:从所述第一半导体结构的所述第二侧去除所述第一基片的一部分，并且露出所述第一 半导体结构的所述集成电路的所述至少一部分的至少一个导电结构。4. 根据权利要求3所述的方法，其中，所述露出所述第一半导体结构的所述集成电路的 所述至少一部分的至少一个导电结构的步骤包括以下步骤:露出所述第一半导体结构中的 晶片通孔互连。5. 根据权利要求4所述的方法，其中，所述将所述第二半导体结构直接键合到所述第一 半导体结构的第二侧的步骤包括以下步骤:将所述第一半导体结构的所述晶片通孔互连直 接键合到所述第二半导体结构的至少一个导电元件。6. 根据权利要求1所述的方法，其中，所述将所述第二半导体结构直接键合到所述第一 半导体结构的第二侧的步骤包括以下步骤:将所述第一半导体结构的至少一个导电元件的 金属直接键合到所述第二半导体结构的至少一个导电元件的金属。7. 根据权利要求1所述的方法，其中，所述将所述第二半导体结构直接键合到所述第一 半导体结构的第二侧的步骤包括以下步骤:将所述第二半导体结构的半导体材料和氧化物 材料中的至少一方直接键合到所述第一半导体结构的半导体材料和氧化物材料中的至少 一方。8. 根据权利要求1所述的方法，其中，所述沿所述承载晶片中的所述弱化区域使来自所 述承载晶片的材料层与所述承载晶片的其余部分分离的步骤包括以下步骤:在至少l〇〇°C 的温度对所述承载晶片进行退火，并且将所述承载晶片的覆盖所述弱化区域的部分与所述 承载晶片的仍然附接到所述第一半导体结构的另一部分分开。9. 根据权利要求1所述的方法，其中，所述第二半导体结构到所述第一半导体结构的所 述第二侧的直接键合导致沿所述承载晶片中的所述弱化区域从所述承载晶片分离所述材 料层。10. 根据权利要求9所述的方法，其中，所述将所述承载晶片直接键合到所述第一半导 体结构的所述第一侧的步骤包括以下步骤:沿所述承载晶片中的所述弱化区域弱化所述承 载晶片，但不沿所述承载晶片中的所述弱化区域分割所述承载晶片。11. 一种制造半导体结构的方法，该方法包括以下步骤： 将离子注入第一半导体结构中并在第一半导体结构中形成弱化区域； 将第一半导体结构的表面直接键合到第二半导体结构的表面以形成包括第一半导体 结构和第二半导体结构的键合的半导体结构； 利用第一半导体结构来操作键合的半导体结构，同时去除第二半导体结构的一部分并 露出至少部分地延伸穿过第二半导体结构的至少一个导电结构； 将穿过第二半导体结构而露出的至少一个导电结构与第三半导体结构的至少一个导 电结构对准； 对键合的半导体结构和第三半导体结构进行加热； 响应于对键合的半导体结构和第三半导体结构的加热，将所述穿过第二半导体结构而 露出的至少一个导电结构直接键合到所述第三半导体结构的至少一个导电结构； 响应于对键合的半导体结构和第三半导体结构的加热，沿弱化区域分割第一半导体结 构，并在第二半导体结构上留下第一半导体结构的一部分，其中，留下的第一半导体结构的 一部分用作形成另外的器件结构的基础层。12. 根据权利要求11所述的方法，该方法还包括以下步骤:形成所述穿过第二半导体结 构而露出的至少一个导电结构，以包括晶片通孔互连(TWI)。13. 根据权利要求11或12所述的方法，其中，将离子注入第一半导体结构中的步骤包括 以下步骤:使半导体晶片的表面暴露于1〇 16离子/cm2和2X1017离子/cm2之间的剂量以及 1OKeV和150KeV之间的能量的离子。14. 根据权利要求11或12所述的方法，其中，将离子注入第一半导体结构中的步骤包括 以下步骤:将离子注入承载晶片中并在承载晶片内按照从该承载晶片的平坦主表面开始介 于大约l〇nm至大约lOOOnm的深度形成弱化区域。15. 根据权利要求11或12所述的方法，其中，将第一半导体结构的表面直接键合到第二 半导体结构的表面以形成键合的半导体结构的步骤包括以下步骤:将硅承载晶片的表面键 合到第二半导体结构的硅或二氧化硅材料的表面。
【专利摘要】本发明涉及临时半导体结构键合方法和相关的键合半导体结构。制造半导体结构的方法包括以下步骤：将原子组分注入承载裸片或晶片中以在该承载裸片或晶片内形成弱化区域，并将该承载裸片或晶片键合到半导体结构。在利用承载裸片或晶片来操作半导体结构的同时，可以该处理半导体结构。该半导体结构可以键合到另一个半导体结构，并且可以沿承载裸片或晶片中的弱化区域分割承载裸片或晶片。利用这样的方法制造半导体结构。
【IPC分类】H01L23/485, H01L21/768, H01L23/48, H01L21/60
【公开号】CN105489512
【申请号】CN201510873777
【发明人】玛丽亚姆·萨达卡, 约努茨·拉杜
【申请人】硅绝缘体技术有限公司
【公开日】2016年4月13日
【申请日】2011年7月19日
【公告号】CN102339769A
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