制造半导体器件的方法
制造半导体器件的方法
【专利说明】制造半导体器件的方法
[0001]相关串请的交叉引用
[0002]在此通过参考并入2014年10月1日提交的日本专利申请N0.2014-203281的全部公开内容，包括说明书、附图和说明书摘要。
技术领域
[0003]本发明涉及一种制造半导体器件的方法。例如该方法在制造具有非易失性存储器的半导体器件时可使用。
【背景技术】
[0004]电可擦除和可编程只读存储器(EEPR0M)广泛地用作电可写入和可擦除的非易失性半导体存储器件。这样的以当前广泛地使用的闪存为代表的存储器件具有由在金属绝缘体半导体场效应晶体管(MISFET)的栅极电极之下的氧化物膜或者俘获绝缘膜包围的导电浮栅电极。在存储器件中，在浮栅或者俘获绝缘膜中的电荷存储状态被用作存储器信息并且被读取作为晶体管的门限。
[0005]近来考察具有金属氧化物氮化物氧化物半导体(M0N0S)结构的存储器单元用作非易失性存储器。公开号为2011-96772的日本待审专利申请描述通过在氮氛围中的热处理(氢退火)修复在栅极绝缘膜与衬底之间的界面处形成的缺陷。
【发明内容】
[0006]具体而言，对于M0N0S存储器单元，向在包括电荷存储膜的栅极绝缘膜与半导体衬底之间的界面中重要地引入氢以修复在界面处的缺陷。然而，在互补金属氧化物半导体(CMOS)和非易失性存储器一起被装配在半导体衬底上时，氢退火引起半导体衬底上的半导体元件的性质的变化。
[0007]将从对本说明书和附图的描述中清楚其它问题和新颖特征。
[0008]根据本发明的一个实施例，提供一种制造半导体器件的方法。在该方法中，在热处理半导体晶片之前形成含氢绝缘膜，绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜，以及暴露其中将具有配置外围电路的MISFET的区域。
[0009]根据本发明的一个实施例，可以提高半导体器件的性能。备选地，可以减少半导体器件的制造成本。
【附图说明】
[0010]图1是图示第一实施例的半导体器件的制造工艺的流程图。
[0011]图2是在制造工艺期间的第一实施例的半导体器件的截面图。
[0012]图3是在图2之后的制造工艺期间的半导体器件的截面图。
[0013]图4是在图3之后的制造工艺期间的半导体器件的截面图。
[0014]图5是在图4之后的制造工艺期间的半导体器件的截面图。
[0015]图6是在图5之后的制造工艺期间的半导体器件的截面图。
[0016]图7是在图6之后的制造工艺期间的半导体器件的截面图。
[0017]图8是在图7之后的制造工艺期间的半导体器件的截面图。
[0018]图9是在图8之后的制造工艺期间的半导体器件的截面图。
[0019]图10是在图9之后的制造工艺期间的半导体器件的截面图。
[0020]图11是在图10之后的制造工艺期间的半导体器件的截面图。
[0021]图12是在图11之后的制造工艺期间的半导体器件的截面图。
[0022]图13是在图12之后的制造工艺期间的半导体器件的截面图。
[0023]图14是在图13之后的制造工艺期间的半导体器件的截面图。
[0024]图15是在图14之后的制造工艺期间的半导体器件的截面图。
[0025]图16是在图15之后的制造工艺期间的半导体器件的截面图。
[0026]图17是在图16之后的制造工艺期间的半导体器件的截面图。
[0027]图18是第二实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0028]图19是在图18之后的制造工艺期间的半导体器件的截面图。
[0029]图20是第三实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0030]图21是在图20之后的制造工艺期间的半导体器件的截面图。
[0031]图22是第四实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0032]图23是在图22之后的制造工艺期间的半导体器件的截面图。
[0033]图24是在图23之后的制造工艺期间的半导体器件的截面图。
[0034]图25是在图24之后的制造工艺期间的半导体器件的截面图。
[0035]图26是在图25之后的制造工艺期间的半导体器件的截面图。
[0036]图27是在图26之后的制造工艺期间的半导体器件的截面图。
[0037]图28是在图27之后的制造工艺期间的半导体器件的截面图。
[0038]图29是在图28之后的制造工艺期间的半导体器件的截面图。
[0039]图30是在图29之后的制造工艺期间的半导体器件的截面图。
[0040]图31是在图30之后的制造工艺期间的半导体器件的截面图。
[0041]图32是在图31之后的制造工艺期间的半导体器件的截面图。
[0042]图33是第五实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0043]图34是在图33之后的制造工艺期间的半导体器件的截面图。
[0044]图35是在图34之后的制造工艺期间的半导体器件的截面图。
[0045]图36是在图35之后的制造工艺期间的半导体器件的截面图。
[0046]图37是在图36之后的制造工艺期间的半导体器件的截面图。
[0047]图38是在图37之后的制造工艺期间的半导体器件的截面图。
[0048]图39是在图38之后的制造工艺期间的半导体器件的截面图。
[0049]图40是在图39之后的制造工艺期间的半导体器件的截面图。
[0050]图41是示出对于“写入”、“擦除”和“读取”中的每一个向选择的存储器单元的每个部分施加电压的;^例条件的表。
【具体实施方式】
[0051]下文将参照附图具体地描述本发明的一些实施例。在用于说明以下实施例的所有附图中，具有相同功能的部件由相同标号标示，而省略重复描述。在这样的实施例中，除了特别地需要的情况，未重复地描述等效或者相似功能。
[0052]第一实施例
[0053]第一实施例的技术思想是关于如下半导体器件，该半导体器件被设计使得在一个半导体芯片中提供M0N0S可重写非易失性存储器和配置非易失性存储器的外围电路等的MISFETο
[0054]第一实施例和稍后描述的其它实施例的半导体器件各自包括非易失性存储器(非易失性存储元件、非易失性存储器或者非易失性半导体存储器件)。在第一实施例和其它实施例中，用基于η沟道MISFET的存储器单元描述非易失性存储器。在第一实施例和其它实施例中，示出极性(用于写入、擦除和读取中的每一个的施加的电压的极性，或者载流子的极性等)以描述基于η沟道MISFET的存储器单元的操作。对于基于p沟道MISFET的存储器单元，原则上通过反转施加的电势、载流子的导电性类型等中的任一个的极性来给予相同操作。
[0055]制造半导体器件的方法
[0056]参照图1至17描述制造第一实施例的半导体器件的方法。第一实施例的半导体器件包括单栅极M0N0S存储器。
[0057]图1是图示第一实施例的半导体器件的制造工艺的流程图。图2至图17各自是在制造工艺期间的第一实施例的半导体器件的截面图。图2至图17各自是图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B的截面图。图2至图17示出在存储器单元区域1A中形成非易失性存储器的存储器单元和在外围电路区域1B中形成低耐受电压MISFET的依次工艺。在一个半导体衬底的主表面侧上在沿着主表面的方向上并排提供存储器单元区域1A和外围电路区域1B。
[0058]非易失性存储器是能够电执行写入操作和擦除操作的存储元件类型并且也称为电可擦除可编程只读存储器。第一实施例的非易失性存储器具有由具有一个栅极电极的M0N0S场效应晶体管(下文在一些情况下称为M0N0S存储器)配置的单栅极存储器单元结构。M0N0S存储器例如利用Fowler-Nordheim隧穿现象(FN隧穿)执行写入操作和擦除操作。
[0059]虽然M0N0S存储器可能地通过使用热电子或者热空穴的方法来执行写入操作和擦除操作，但是第一实施例的M0N0S存储器通过FN方法而不是使用这样的热载流子的方法来执行写入/擦除操作。
[0060]由于向M0N0S晶体管施加高电势差(约12V)用于非易失性存储器的写入操作，所以需要相对高耐受电压晶体管作为M0N0S晶体管。
[0061 ] 外围电路包括除了非易失性存储器之外的电路，比如包括CPU、控制电路、读出放大器、列解码器、行解码器和输入/输出电路的处理器。在外围电路区域1B中提供的MISFET是用于外围电路的低耐受电压MISFET。由于FN隧穿电流被用于数据重写，所以可以在低电流下重写数据从而造成低功率消耗。
[0062]也在半导体衬底上提供具有相对尚耐受电压的尚耐受电压MISFET，并且该尚耐受电压MISFET配置输入/输出(I/O)电路等。I/O电路从半导体芯片向外部耦合到半导体芯片的器件输出数据或者从这样的外部器件向半导体芯片输入数据。除了栅极电极的栅极长度和栅极绝缘膜的厚度之外，高耐受电压MISFET具有与低耐受电压MISFET的结构基本上相似的结构。
[0063]在图2至图17中在外围电路区域1B中提供的η沟道MISFET是配置CMOS的场效应晶体管，并且也在未描绘的区域中提供P沟道MISFET。也在未描绘的区域中提供高耐受电压 MISFET。
[0064]在第一实施例的半导体器件的制造工艺中，首先如图2中所示，提供由用比如硼(B)之类的p型杂质掺杂的硅(Si)单晶组成的半导体衬底SB(图1中的步骤S101)。半导体衬底SB具有基本上盘状并且配置半导体晶片。随后，在半导体衬底SB中形成元件隔离区域STI。提供元件隔离区域STI以防止半导体衬底SB上的多个半导体元件相互干扰。
[0065]每个元件隔离区域STI可以例如通过浅沟槽隔离(STI)工艺来形成。在STI工艺中，用以下方式形成元件隔离区域STI。具体而言，通过光刻技术和蚀刻技术在半导体衬底SB中形成元件隔离沟槽。在半导体衬底SB上形成绝缘膜(比如氧化硅膜)以便填充元件隔离沟槽，然后通过化学机械抛光(CMP)去除半导体衬底SB上的非必需的氧化硅膜。
[0066]通过这样的步骤仅在元件隔离沟槽内填充绝缘膜(比如氧化硅膜)，因此形成元件隔离区域STI。因而，如图2中所示，存储器单元区域1A通过元件隔离区域STI而与外围电路区域1B分离开。
[0067]随后，通过光刻技术和离子注入工艺向半导体衬底SB的上表面中引入p型杂质、比如硼⑶，由此在半导体衬底SB中形成由p型半导体区域组成的p型阱PW(图1中的步骤 S102)。
[0068]随后，通过稀释氢氟酸等洗刷半导体衬底SB的表面，然后在外围电路区域1B中的半导体衬底SB上形成绝缘膜G0X2，而在存储器单元区域1A中的半导体衬底SB上形成绝缘膜G0X1。绝缘膜G0X1和G0X2例如由氧化硅膜形成。绝缘膜G0X1具有大于绝缘膜G0X2的厚度并且例如在未描绘的区域中用作高耐受电压MISFET的栅极绝缘膜。随后，例如通过 化学气相沉积(CVD)工艺在半导体衬底SB的整个主表面之上形成多晶硅膜(多晶体硅膜)PS1。换而言之，在绝缘膜G0X1和G0X2中的每个绝缘膜之上形成多晶硅膜PS1。
[0069]随后，如图3中所示，向多晶硅膜PS1上涂敷抗蚀剂膜PR1，然后通过光刻技术图案化抗蚀剂膜PR1。在图案化中，处理抗蚀剂膜PR1以便覆盖外围电路区域1B而暴露存储器单元区域1A。然后通过以图案化的抗蚀剂膜PR1作为掩模的刻蚀来去除存储器单元区域1A中的多晶硅膜PS1和绝缘膜G0X1。随后，通过以图案化的抗蚀剂膜PR1作为掩模的离子注入工艺，在存储器单元区域1A中的半导体衬底SB中形成p型阱MPW(图1中的步骤S102)。
[0070]随后，如图4中所示，在半导体衬底SB和多晶硅膜PS1之上形成绝缘膜IF1，并且在绝缘膜IF1之上形成电荷存储膜(电荷保持膜)EC。然后在电荷存储膜EC之上形成绝缘膜IF2，并且在绝缘膜IF2之上形成多晶硅膜PS2。
[0071]例如绝缘膜IF1由氧化硅膜形成。可以用允许形成具有紧密和良好膜质量的氧化硅膜的原位蒸汽生成(ISSG)氧化工艺执行绝缘膜IF1的形成步骤。绝缘膜IF1具有约4nm的厚度。
[0072]电荷存储膜EC由氮化硅膜形成并且可以例如通过CVD工艺来形成。电荷存储膜EC具有约10nm的厚度。绝缘膜IF2由氧化硅膜形成。可以用允许形成具有紧密和良好膜质量的氧化硅膜的高温氧化物(HTO)工艺执行绝缘膜IF2的形成步骤。绝缘膜IF2具有约5nm的厚度。
[0073]多晶硅膜PS2可以例如通过CVD工艺来形成。以这一方式，可以形成具有紧密和良好膜质量而电介质强度高并且内部包括电荷存储膜EC的堆叠式绝缘膜(0N0膜0Ν)。
[0074]随后，如图5中所示，向多晶硅膜PS2上涂敷抗蚀剂膜PR2，然后通过光刻技术图案化抗蚀剂膜PR2。图案化抗蚀剂膜PR2以便覆盖在存储器单元区域1A和外围电路区域1B中的栅极电极形成区域。通过以图案化的抗蚀剂膜PR2作为掩模的蚀刻技术图案化多晶硅膜PS2，由此在存储器单元区域1A中形成栅极电极CG1(图1中的步骤S103)。
[0075]在这一步骤中，虽然在存储器单元区域1A与外围电路区域1B之间的边界附近的元件隔离区域STI上，多晶硅膜PS2的残留物可证实地以侧壁形状存在于多晶硅膜PS1的侧壁上而在其间具有0N0膜0Ν，但图5省略了对这样的残留物的图示。
[0076]随后，如图6中所示，例如通过干蚀刻技术去除未覆盖的绝缘膜IF2、电荷存储膜EC和绝缘膜IF1。因而，由绝缘膜IF1、电荷存储膜EC和绝缘膜IF2组成的堆叠式绝缘膜直接地保留在存储器单元区域1A中提供的栅极电极CG1之下。由直接地在栅极电极CG1之下的绝缘膜IF1、电荷存储膜EC和绝缘膜IF2组成的0N0膜0Ν配置场效应晶体管的栅极绝缘膜，该场效应晶体管配置稍后待形成的存储器单元。
[0077]随后，如图7中所示，通过直接地使用由图案化的抗蚀剂膜PR2组成的掩模的离子注入工艺，在存储器单元区域1A中的半导体衬底SB中形成与栅极电极CG1匹配的延伸区域(η半导体区域、低浓度杂质扩散区域)EX1(图1中的步骤S104)。换而言之，在第一实施例中，用于处理M0N0S晶体管的栅极电极CG1的掩模与用于形成与M0N0S晶体管的栅极电极CG1匹配的延伸区域ΕΧ1的离子注入的掩模是共同的。因此，第一实施例可以消除为了共同地提供M0N0S晶体管而需要的附加掩模。
[0078]在图7中所示离子注入步骤中，由于暴露在外围电路区域1Β中的多晶硅膜PS1，所以也向多晶硅膜PS1中引入η型杂质。在这样的情况下，在离子注入步骤期间调整注入能量，从而有可能防止η型杂质穿透多晶硅膜PS1并且引入到外围电路区域1Β中的半导体衬底SB中。
[0079]随后，如图8中所示，去除图案化的抗蚀剂膜PR2，然后跨存储器单元区域1A和外围电路区域1B涂敷抗蚀剂膜PR3。具体而言，涂敷抗蚀剂膜PR3以便在存储器单元区域1A中覆盖栅极电极CG1而在外围电路区域1B中覆盖多晶硅膜PS1。随后，通过光刻技术图案化抗蚀剂膜PR3。图案化抗蚀剂膜PR3以便覆盖存储器单元区域1A而在外围电路区域1B中覆盖栅极电极形成区域。通过以图案化的抗蚀剂膜PR3作为掩模的蚀刻来处理多晶硅膜PS1以在外围电路区域1B中形成栅极电极G1 (图1中的步骤S105)。
[0080]随后，如图9中所示，以抗蚀剂膜PR3作为掩模在外围电路区域1B中向半导体衬底SB的主表面中注入p型杂质(例如硼(B))。这造成在外围电路区域1B中在栅极电极G1的两侧上的半导体衬底SB部分的主表面中形成一对晕圈区域(p半导体区域)HR(图1中的步骤S106)。在用于形成晕圈区域HR的晕圈注入中，向与延伸区域EX2相邻的区域中引入具有与源极/漏极区域中的杂质的导电性类型相反的导电性类型的杂质，该源极/漏极区域包括稍后将在外围电路区域1B中形成的延伸区域EX2(见图10)和扩散区域D2(见图 14)。
[0081]通过向半导体衬底SB的主表面倾斜地离子注入p型杂质来形成晕圈区域HR。换而言之，在与半导体衬底SB的主表面的倾斜入射角、而不是与主表面的垂直入射角来注入P型杂质。例如可以相对于半导体衬底SB的主表面在45°的角度执行这样的倾斜离子注入。由于执行这样的倾斜离子注入，所以在栅极电极G1的栅极长度方向上在直接地在栅极电极G1的中心之下的区域附近形成每个晕圈区域HR。可以有选择地仅在直接地在栅极电极G1的端部之下的区域附近形成晕圈区域HR。
[0082]晕圈区域HR抑制在横向方向上从稍后待形成的每个延伸区域EX2延伸的耗尽层的扩展。对晕圈区域HR的形成因此提高在短沟道的滚降、例如门限电压(Vth)对栅极长度(Lg)的滚降特性(Lg-Vth特性)，因此可以适当地维持在导通电流与关断电流之间的关系。这是因为晕圈区域HR抑制耗尽层的扩展而减少栅极长度，这增加每栅极长度的沟道杂质浓度，从而可以稍微抵消由于短沟道效应引起的Vth的降低。
[0083]随后，如图10中所示，通过以图案化的抗蚀剂膜PR3作为掩模的离子注入工艺，在外围电路区域1B中的半导体衬底SB中形成与栅极电极G1匹配的延伸区域(η半导体区域、低浓度杂质扩散区域)ΕΧ2(图1中的步骤S107)。
[0084]与延伸区域ΕΧ2比较，在与直接地在栅极电极G1的栅极长度方向上的上述中心之下的区域接近的位置处终结每个晕圈区域HR。另外，比延伸区域EX2更深地形成晕圈区域HR。可以在形成延伸区域EX2之后形成晕圈区域HR。
[0085]随后，如图11中所示，去除图案化的抗蚀剂膜PR3，然后绝缘膜0X和含氢绝缘膜HF按照这一顺序例如通过CVD工艺而被形成在半导体衬底SB的整个主表面之上(图1中的步骤S108)。绝缘膜0X例如由氧化硅膜组成。含氢绝缘膜HF由包含相对大量氢(H)的氮化硅膜组成。因而，包括作为栅极绝缘膜的0N0膜0Ν和栅极电极CG1的堆叠膜的侧壁和上表面由绝缘膜0X和含氢绝缘膜HF按照这一顺序覆盖。包括绝缘膜G0X2和栅极电极G1的堆叠膜也依次覆盖有绝缘膜0X和含氢绝缘膜HF。含氢绝缘膜HF例如具有1 X 1021/cm3或者更多的氢含量。
[0086]随后，如图12中所示，通过光刻技术和蚀刻工艺去除在外围电路区域1B中的含氢绝缘膜HF和绝缘膜0X(图1中的步骤S109)。因而，在外围电路区域1B中从含氢绝缘膜HF和绝缘膜0X暴露半导体衬底SB的主表面以及包括绝缘膜G0X2和栅极电极G1的堆叠膜。由于在存储器单元区域1A中的绝缘膜0X和含氢绝缘膜HF未被去除而因此保留于其中，所以包括0N0膜0Ν和栅极电极CG1的堆叠膜仍然由绝缘膜0X和含氢绝缘膜HF按照这一顺序覆盖。在这样的去除步骤中，绝缘膜0X在去除含氢绝缘膜HF期间保护由绝缘膜0X覆盖的半导体元件。
[0087]随后，热处理由半导体衬底SB组成的半导体晶片(图1中的步骤S110)。在惰性气体氛围而不是氢范围中执行热处理。因而，在含氢绝缘膜HF中的氢(H)被扩散和引入到在0N0膜0Ν与半导体衬底SB之间的界面中。具体而言，氢被引入到0N0膜0Ν的底部、即绝缘膜IF1的底部与半导体衬底SB的主表面接触的区域中。执行在存储器单元区域中通过热处理将氢引入到在栅极绝缘膜与半导体衬底SB之间的界面中这样的步骤(下文在一些情况下简称为氢退火)以解决以下问题。
[0088]具体而言，比如悬挂键之类的缺陷由于在0N0膜0Ν的底部处的绝缘膜(下绝缘膜)IF1与半导体衬底SB之间的界面处的杂质注入或者蚀刻工艺而出现。如果未执行氢退火，则在膜形成或者另一工艺期间在界面处出现的本征界面缺陷直接地保留在界面中，从而造成极大数目的界面缺陷。这样的大量界面缺陷增加存储器单元的电阻，从而造成极低导通电流。此外，门限变化由于在存储器单元的界面缺陷处的电荷俘获而出现。以这一方式，与在外围电路区域1B中的低耐受电压MISFET比较，界面缺陷在配置非易失性存储器的存储器单元中显著地不利。
[0089]因此，特别地在存储器单元中必须通过氢退火来修复界面缺陷。氢退火因此是一种在栅极绝缘膜与晶体管的衬底之间的界面处的缺陷的氢终结技术。在第一实施例中，通过作为在形成含氢绝缘膜HF之后执行的热处理的氢退火来修复界面缺陷，该含氢绝缘膜HF在存储器单元区域1A中覆盖栅极电极G1和0N0膜0Ν而暴露外围电路区域1B。这防止降低将在稍后步骤中形成的存储器单元的导通电流而降低存储器单元的电阻、因此提高半导体器件的性能。氢退火可以与激活向半导体衬底SB和在半导体衬底SB上的结构中引入的杂质的热处理组合。
[0090]随后，如图13中所示，例如通过湿蚀刻工艺去除含氢绝缘膜HF和绝缘膜0X，然后在半导体衬底SB上形成包括氧化硅膜、氮化硅膜和氧化硅膜的堆叠膜。可以例如通过CVD工艺形成氧化硅膜和氮化硅膜中的每个膜。随后，通过各向异性蚀刻堆叠膜来形成侧壁Sff(图1中的步骤S111)。具体而言，从氧化硅膜和氮化硅膜暴露半导体衬底SB以及栅极电极CG1和G1的上表面中的每个上表面。在这样的去除步骤中，绝缘膜0X在去除含氢绝缘膜HF期间保护在存储器单元区域1A和外围电路区域1B中形成的元件。
[0091]具体而言，在存储器单元区域1A中，在包括栅极电极CG1和0N0膜0Ν的堆叠膜的两侧上的侧壁上形成侧壁SW。在外围电路区域1B中，在栅极电极G1的两侧上的侧壁上形成侧壁SW。为了更好地理解附图，图13以一个膜的形式共同地图示氧化硅膜和氮化硅膜而省略对在氧化硅膜与氮化硅膜之间的边界的图示。
[0092]随后，如图14中所示，通过光刻技术和离子注入工艺，在存储器单元区域1A中形成与侧壁SW匹配的扩散区域(n+半导体区域、高浓度杂质扩散区域)D1 (图1中的步骤S112)。扩散区域D1各自是包含η型杂质、比如以比延伸区域EX1更高的浓度引入的磷或者砷的半导体区域。因此在栅极电极CG1的两侧上在半导体衬底SB的主表面上形成该对扩散区域D1。每个扩散区域D1的深度比该对延伸区域EX1中的每个延伸区域EX1更深而比元件隔离区域STI和p型阱MPW更浅。扩散区域D1和延伸区域EX1配置M0N0S存储器的源极或者漏极区域。
[0093]随后，执行热处理以扩散在半导体衬底中引入的杂质等。可以使用在参照图12描述的氢退火中使用的热处理室来执行热处理。
[0094]以这一方式，M0N0S存储器的源极和漏极区域中的每个区域 由扩散区域D1和延伸区域EX1形成，由此M0N0S存储器的源极和漏极区域各自被允许具有轻掺杂漏极(LDD)结构。因而，在存储器单元区域1A中形成M0N0S存储器的存储器单元Q1，存储器单元Q1包括源极/漏极区域、0N0膜0Ν和栅极电极CG1，源极/漏极区域中的每个区域包括扩散区域D1和延伸区域EX1。
[0095]在外围电路区域1B中，也通过相似离子注入步骤形成与侧壁SW匹配的扩散区域(n+半导体区域、高浓度杂质扩散区域)D2(图1中的步骤S112)。扩散区域D2和延伸区域EX2配置低耐受电压MISFET的源极或者漏极区域。
[0096]以这一方式，低耐受电压MISFET的源极和漏极区域中的每个区域由扩散区域D2和延伸区域EX2形成，并且由此也被允许具有LDD结构。因而，在外围电路区域1B中形成低耐受电压MISFET TQ2，低耐受电压MISFET TQ2包括源极/漏极区域、作为栅极绝缘膜的绝缘膜G0X2和栅极电极G1，该源极/漏极区域中的每个区域包括扩散区域D2和延伸区域EX2。
[0097]随后，如图15中所示，在半导体衬底SB上形成、然后热处理镍铂膜(NiPt膜)。在存储器单元区域1A中，配置栅极电极CG1的多晶硅膜由此与镍铂膜反应，从而形成由镍铂硅化物膜(NiPtSi膜)组成的硅化物层S1。硅也与镍铂膜反应以在每个扩散区域D1的表面上形成硅化物层S1。
[0098]在外围电路区域1B中，也在栅极电极G1的上表面上形成由镍铂硅化物膜组成的硅化物层S1。硅也与镍铂膜反应以在每个扩散区域D2的表面上形成由镍铂硅化物膜组成的硅化物层S1。
[0099]虽然关于形成镍铂硅化物膜的情况描述第一实施例，但是可以取代镍铂硅化物膜而形成另一硅化物膜，比如硅化钴膜、硅化镍膜、硅化钛膜或者硅化铂膜。
[0100]随后，如图16中所示，在半导体衬底SB的主表面上形成由氮化硅膜组成的未描绘的蚀刻停止膜，然后在氮化硅膜上形成由氧化硅膜组成的层间绝缘膜CL。随后，例如通过化学机械抛光(CMP)来平坦化层间绝缘膜CL的上表面。随后，通过光刻技术和干蚀刻技术在层间绝缘膜CL中形成多个接触孔。未描绘的氮化硅膜用作为用于打开接触孔的蚀刻停止膜。接触孔中的每个接触孔穿透层间绝缘膜CL和氮化硅膜并且暴露每个硅化物层S1的上表面。
[0101]随后，如图17中所示，在包括每个接触孔的底部和内壁的层间绝缘膜CL上形成钛/氮化钛膜。钛/氮化钛膜由包括钛膜和氮化钛膜的堆叠膜组成并且可以例如通过溅射工艺来形成。例如钛/氮化钛膜防止作为用于在后续步骤中填充接触孔的膜的材料的钨扩散、即具有所谓阻挡层性质。
[0102]在半导体衬底SB的整个主表面之上形成钨膜以便填充接触孔。可以例如通过CVD工艺形成钨膜。例如通过CMP去除在层间绝缘膜CL上的非必需的钛/氮化钛膜和钨膜。这造成形成填充相应接触孔的由钛/氮化钛膜和钨膜组成的接触塞CP。
[0103]每个接触塞CP耦合到扩散区域D1和D2之一而硅化物层S1在其之间。在未描绘的区域中，每个接触塞CP耦合到栅极电极CG1和栅极电极G1的顶部之一而硅化物层S1在其之间。
[0104]随后，在接触塞CP和层间绝缘膜CL之上形成例如由氧化硅膜组成的层间绝缘膜ILo通过光刻技术和蚀刻技术形成穿透层间绝缘膜IL的多个互连沟槽。在每个互连沟槽的底部上暴露层间绝缘膜CL的上表面和接触塞CP的上表面。
[0105]随后，在层间绝缘膜L之上和在每个互连沟槽的内侧上形成钽/氮化钽膜。可以例如通过溅射工艺形成钽/氮化钽膜。随后，例如通过溅射工艺在钽/氮化钽膜之上形成由薄铜膜组成的籽晶膜，然后通过以籽晶膜作为电极的电镀工艺，在具有互连沟槽的层间绝缘膜IL上形成铜膜。随后，除了在每个互连沟槽内的铜膜之外，例如通过CMP抛光来去除在层间绝缘膜IL上暴露的铜膜，从而铜膜仅留在层间绝缘膜IL中的每个互连沟槽内。
[0106]这造成形成主要地包括在互连沟槽内填充的铜膜的互连Ml。尽管在每个互连Ml之上进一步形成互连，但是省略其描述。以这一方式，可以形成第一实施例的半导体器件。
[0107]非易失性存储器的操作
[0108]如以上描述的那样配置第一实施例的半导体器件。现在描述在如图17中所示半导体器件中包括的存储器单元(非易失性存储器单元)Q1的操作。
[0109]首先描述擦除操作。对于擦除操作，选择的存储器单元的p型阱MPW的电势被调整成1.5V，耦合到字线的栅极电极CG1的电势被调整成-8.5V，而耦合到源极线的存储器单元Q1的源极区域的电势被调整成1.5V。由此向半导体衬底SB侧提取在存储器单元Q1的电荷存储膜EC中存储的电荷，从而擦除数据。
[0110]随后描述写入操作。对于写入操作，选择的p型阱MPW的电势被调整成-10.5V，耦合到字线的栅极电极CG1的电势被调整成1.5V，而耦合到源极线的存储器单元Q1的源极区域的电势被调整成-10.5V。由此向存储器单元Q1的电荷存储膜EC中注入电荷，从而写入数据。通过使用FN隧穿的方法(FN电荷注入方法)执行这样的电荷注入。
[0111]随后描述读取操作，例如信息(数据)已经被写入到的存储器单元具有数据“1”，即晶体管(存储器单元Q1)具有高门限电压。已经从其擦除信息的存储器单元Q1具有数据“0”，即晶体管(存储器单元Q1)具有低门限电压。为了从存储器单元Q1读取数据，选择的P型阱MPW的电势被调整成-2V，栅极电极CG1的电势被调整成0V，而源极区域的电势被调整成0V。由此从选择的存储器单元Q1读取数据。
[0112]在这一情况下，保持接收的信息的存储器单元Q1具有高门限电压，而从其擦除信息的存储器单元Q1具有低门限电压。这造成与保持接收的信息的存储器单元Q1的漏极区域耦合的数据线的恒定电势并且造成与从其擦除信息的存储器单元Q1的漏极区域耦合的数据线的电势减小。检测数据线的这样的电势变化，由此确定存在信息，因而读取信息。
[0113]在第一实施例中，在栅极绝缘膜与半导体衬底SB之间的界面处的氢终结在FN电荷注入方法用于存储器单元Q1的写入操作和擦除操作时最有效。在通过FN电荷注入方法注入电荷时，电荷在解离在半导体衬底SB与0N0膜0Ν之间的界面缺陷处终结的氢时不太有效。因此，即使重复写入和擦除操作，仍然可以维持氢终结的效果。
[0114]在使用热载流子注入方法时，由于高能电荷而容易地解离终结的氢。因而，界面缺陷的数目随着写入操作和擦除操作的重复而增加，这不利地增加存储器单元的导通电阻。因此，通过氢退火的氢终结实际上不太有效。
[0115]对于热载流子注入方法，可证实地注入电子和/或空穴作为电荷。具体而言，在带到带隧穿(BTBT)方法用作热载流子注入方法使得注入热空穴时，界面缺陷的数目与热电子注入比较而言显著地增加。因此，更少可能表现氢终结的效果。在通过源极侧注入(SSI)方法注入热电子时，界面缺陷的数目与热空穴注入比较而言未显著地增加。因此，表现氢终结的特定效果。
[0116]第一实施例的特有特征
[0117]现在与比较示例的半导体器件比较描述制造第一实施例的半导体器件的方法的效果。通过与参照图1至图17描述的步骤相似的步骤制造比较示例的半导体器件。然而，通过在氢氛围中的热处理执行氢退火，而不是参照图11和图12描述的用含氢绝缘膜HF的氢退火步骤(图1中的步骤S108至S110)。
[0118]具体而言，对于比较示例的半导体器件，首先通过与参照图2至图10描述的步骤相似的步骤形成ΟΝΟ膜0Ν、绝缘膜G0X2、栅极电极CG1和G1、延伸区域ΕΧ1和ΕΧ2以及晕圈区域HR。随后，在室中放置由半导体衬底SB组成的半导体晶片，并且在室中的氛围被调整成氢氛围之时热处理半导体晶片。因此执行氢退火以修复在半导体衬底SB与栅极绝缘膜之间的界面处的缺陷。随后，执行与参照图13至图17描述的步骤相似的步骤以形成比较示例的半导体器件。
[0119]比较示例的半导体器件具有以下难点。具体而言，在如在比较示例的半导体器件中那样与非易失性存储器的存储器单元一起提供外围电路中的MISFET时，性质变化在半导体衬底上的半导体元件中出现。另外，必须安装附加装置、比如以上描述的室，从而造成半导体器件的制造工艺成本增加。
[0120]在氢氛围中的氢退火期间在半导体器件中的性质变化例如由归因于氢退火的硼(B)去激活现象引起。对于在外围电路区域中提供的p沟道MISFET，在氢氛围中执行氢退火时，去激活向栅极电极或者扩散区域中注入的硼。因此，在栅极电极中出现耗尽，并且在源极与漏极区域之间的电阻增加。对于在外围电路区域1B中提供的η沟道MISFET，通过去激活在晕圈区域中引入的硼来使它的短沟道特性退化。
[0121]因此，在第一实施例中，在有选择地形成图12中所示的含氢绝缘膜HF之时执行氢退火，而不是在氢氛围中的氢退火，从而在如以上描述的那样在外围电路区域中在配置CMOS的半导体元件时防止由硼的去激活所引起的性质变化。
[0122]如参照图11和图12描述的那样，可以使用在另一绝缘膜等的沉积中使用的装置来形成含氢绝缘膜HF。可以使用用于激活源极/漏极区域的退火装置来执行用于氢退火的热处理。可以使用在去除另一绝缘膜时使用的蚀刻装置来去除含氢绝缘膜HF。因此可以使用现有装置来执行在第一实施例中的氢退火。这消除需要提供用于在氢氛围中的氢退火的附加热处理室。因而，可以减少半导体器件的制造成本。
[0123]在第一实施例中，由于未执行在氢氛围中的氢退火，所以可以在外围电路区域1B中在配置CMOS的半导体元件中防止去激活硼。这是因为在如参照图12描述的那样在外围电路区域1B中去除含氢绝缘膜HF之后执行氢退火。这使得有可能修复在存储器单元区域1A中在作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB之间的界面处的缺陷并且防止在外部电路区域1B中去激活硼。因此，即使与非易失性存储器一起提供配置外围电路的元件，仍然有可能防止在外围电路区域1B中的半导体元件中的性质变化。因而，可以提高半导体器件的性能。
[0124]具体而言，对于在外围电路区域1B中提供的p沟道MISFET，可以防止栅极电极中的耗尽和在源极区域与漏极区域之间的电阻增加。对于在外围电路区域1B中提供的η沟道MISFET，由于可以防止去激活在晕圈区域HR中引入的硼，所以可以防止短沟道特性退化。在第一实施例中，在半导体元件在存储器单元区域1A中由氮化硅膜覆盖之时执行热处理(氢退火)。这里提到的氮化硅膜是指在存储器单元区域1A中提供的含氢绝缘膜HF。因而，存储器单元Q1在热处理期间从氮化硅膜接收应力，因此可以提高电荷的迀移率。
[0125]第二实施例
[0126]现在参照图18和图19描述制造根据第二实施例的半导体器件的方法，其中在形成配置晶体管的源极/漏极区域的扩散区域之后执行氢退火。图18和图19各自是第二实施例的半导体器件在半导体器件的制造工艺期间的截面图。图18和图19中的每幅图也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0127]在第二实施例中，首先通过与参照图1至图10、图13和图14描述的步骤相似的步骤在半导体衬底SB上形成存储器单元Q1和低耐受电压MISFET TQ2。具体而言，如参照图10描述的那样执行延伸区域EX2的形成步骤，然后依次地形成侧壁SW(见图13)以及扩散区域D1和D2(见图14)而未执行参照图1 1和图12描述的步骤。
[0128]随后，如图18中所示，绝缘膜0X和含氢绝缘膜HF按照这一顺序例如通过CVD工艺而被形成于半导体衬底SB的整个主表面之上。绝缘膜0X例如由氧化硅膜组成。含氢绝缘膜HF由包含相对大量氢的氮化硅膜组成。因而，包括作为栅极绝缘膜的0N0膜0Ν和栅极电极CG1的堆叠膜的上表面、在堆叠膜的侧壁上的侧壁SW的表面以及扩散区域D1的上表面由绝缘膜0X和含氢绝缘膜HF按照这一顺序覆盖。包括绝缘膜G0X2和栅极电极G1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D2的上表面也由绝缘膜0X和含氢绝缘膜HF覆盖。含氢绝缘膜HF例如具有1 X 1021/cm3或者更多的氢含量。
[0129]随后，如图19中所示，通过光刻技术和蚀刻工艺去除在外围电路区域1B中的含氢绝缘膜HF和绝缘膜0X。因而，从含氢绝缘膜HF和绝缘膜0X暴露在外围电路区域1B中的半导体衬底SB的主表面、包括绝缘膜G0X2和栅极电极G1的堆叠膜以及侧壁SW。由于在存储器单元区域1A中的含氢绝缘膜HF和绝缘膜0X未被去除、因此保留于其中，所以包括0N0膜0Ν和栅极电极CG1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D1仍然由绝缘膜0X和含氢绝缘膜HF覆盖。
[0130]随后，热处理包括半导体衬底SB的半导体晶片。因而，向在0N0膜0N与半导体衬底SB之间的界面中引入含氢绝缘膜HF中的氢⑶。具体而言，向0N0膜0N的底部、即绝缘膜IF1的底部与半导体衬底SB的主表面接触的区域中引入氢。因此执行氢退火，由此可以修复在绝缘膜IF1与半导体衬底SB之间的界面处的缺陷。
[0131]在第二实施例中，在形成存储器单元Q1和低耐受电压MISFET TQ2的相应扩散区域D1和D2之后执行氢退火。因此，可以通过氢退火来扩散在源极/漏极区域中引入的杂质。换而言之，可以通过一个热处理步骤共同地执行氢退火和扩散退火。这简化半导体器件的制造工艺。
[0132]随后，例如通过湿蚀刻工艺去除含氢绝缘膜HF和绝缘膜0X，然后通过与参照图15至图17描述的步骤相似的步骤形成具有与图17中所示半导体器件的配置相似的配置的半导体器件。
[0133]如以上描述的那样，在制造第二实施例的半导体器件的方法中，在步骤S112之后执行图1中所示步骤S108至S110。具体而言，在如在第二实施例中那样在形成侧壁SW以及扩散区域D1和D2之后执行用含氢绝缘膜HF的氢退火(见图19)时，也可以提供与在第一实施例中的效果相似的效果。
[0134]执行氢退火以便修复在工艺期间出现的界面缺陷；因此，如果可能，则希望在稍后步骤中(在形成存储器单元和外围电路晶体管之后)执行氢退火。尽管在存储器单元Q1的栅极绝缘膜与半导体衬底SB之间的界面处的缺陷的数目随着侧壁SW以及扩散区域D1和D2的形成步骤而增加，但是第二实施例允许修复这样的缺陷。因而，与第一实施例相比，可以进一步减少在完成的半导体器件中的存储器单元Q1中的界面缺陷的数目。
[0135]第三实施例
[0136]现在参照图20和图21描述用具有高氢浓度的含氢绝缘膜和具有低氢浓度的含氢绝缘膜执行氢退火。图20和图21各自是第三实施例的半导体器件在半导体器件的制造工艺期间的截面图。图20和图21也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0137]在第三实施例中，首先执行与在第二实施例中的步骤相似的步骤以产生图18中所示结构。具体而言，在半导体衬底SB上形成存储器单元Q1和低耐受电压MISFET TQ2而无氢退火，然后绝缘膜0X和含氢绝缘膜HF按照这一顺序被形成在半导体衬底SB上。
[0138]随后，如图20中所示，通过光刻技术和蚀刻工艺去除在外围电路区域1B中的含氢绝缘膜HF和绝缘膜0X。因而，从含氢绝缘膜HF和绝缘膜0X暴露在外围电路区域1B中的半导体衬底SB的主表面、包括绝缘膜G0X2和栅极电极G1的堆叠膜以及侧壁SW。由于在存储器单元区域1A中的含氢绝缘膜HF和绝缘膜0X未被去除、因此保留于其中，所以包括0N0膜0Ν和栅极电极CG1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D1仍然由绝缘膜0X和含氢绝缘膜HF覆盖。
[0139]随后，如图21中所示，例如通过CVD工艺在半导体衬底SB的整个主表面之上形成含氢绝缘膜LHF。含氢绝缘膜LHF包含相对少量氢并且例如由氮化硅膜组成。因而，包括作为栅极绝缘膜的0N0膜0Ν和栅极电极CG1的堆叠膜的上表面、在堆叠膜的侧壁上的侧壁SW的表面、扩散区域D1的上表面以及含氢绝缘膜HF由含氢绝缘膜LHF覆盖。包括绝缘膜G0X2和栅极电极G1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D2的上表面也由含氢绝缘膜LHF覆盖。含氢绝缘膜LHF例如具有小于1 X 1021/cm3的氢含量。
[0140]换而言之，含氢绝缘膜LHF具有比含氢绝缘膜HF的氢含量更低的氢含量。具体而言，在存储器单元区域1A中的存储器单元Q1由具有高氢含量的膜覆盖，而在外围电路区域1B中的低耐受电压MISFET TQ2由具有低氢含量的膜覆盖。
[0141]随后，热处理包括半导体衬底SB的半导体晶片。因而，向在0N0膜0N与半导体衬底SB之间的界面中引入在含氢绝缘膜HF中的氢⑶。具体而言，向0N0膜0N的底部、即绝缘膜IF1的底部与半导体衬底SB的主表面接触的区域中引入氢。因此执行氢退火，由此可以修复在绝缘膜IF1与半导体衬底SB之间的界面处的缺陷。
[0142]在这一步骤中，从含氢绝缘膜LHF向MISFET Q2中可证实地扩散氢。然而，由于含氢绝缘膜LHF具有低氢含量，所以即使在氢退火之后仍然可以抑制由于去激活硼导致的半导体元件中的性质变化。
[0143]随后，例如通过湿蚀刻工艺去除含氢绝缘膜LHF和HF以及绝缘膜0X，然后通过与参照图15至图17描述的步骤相似的步骤形成具有与图17中所示半导体器件的配置相似的配置的半导体器件。
[0144]第三实施例提供与第二实施例的效果相似的效果。
[0145]在第三实施例中，在半导体元件不仅在存储器单元区域1A中而且在外围电路区域1B中由氮化硅膜覆盖之时执行热处理(氢退火)。这里提到的氮化硅膜是指在存储器单元区域1A中的含氢绝缘膜HF和LHF并且是指在外围电路区域1B中的含氢绝缘膜LHF。因而，存储器单元Q1和低耐受电压MISFET TQ2各自在热处理期间从氮化硅膜接收应力；因此，可以提尚电荷的迁移率。
[0146]如在第一实施例中那样，可以在形成延伸区域EX1和EX2之后、但是在形成侧壁SW以及扩散区域D1和D2之前的定时，执行用含氢绝缘膜HF和含氢绝缘膜LHF的氢退火。
[0147]第四实施例
[0148]现在参照图22至图32描述在通过所谓的栅极最后工艺在外围电路区域中形成元件时以及在形成具有拆分栅极结构的M0N0S存储器时，用含氢绝缘膜执行氢退火。图22至图32各自是第四实施例的半导体器件在半导体器件的制造工艺期间的截面图。图22至图32中的每幅图也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0149]首先，如图22中所示，提供半导体衬底SB，然后在半导体衬底SB的主表面中提供的沟槽中形成元件隔离区域STI。随后，通过光刻技术和离子注入工艺向半导体衬底SB的主表面中引入P型杂质(例如硼(B))，由此在存储器单元区域1A中的半导体衬底SB的主表面中形成P型阱MPW，并且在外围电路区域1B中的半导体衬底SB的主表面中形成p型阱PW。随后，绝缘膜G0X2、多晶硅膜PS1和绝缘膜(帽绝缘膜)CF按照这一顺序被形成在半导体衬底SB的主表面上。
[0150]随后，如图23中所示，通过光刻技术和蚀刻工艺处理绝缘膜CF、多晶硅膜PS1和绝缘膜G0X2以暴露半导体衬底SB的主表面。因而，在存储器单元区域1A中形成由多晶硅膜PS1组成的选择栅极电极CG2和由绝缘膜G0X2组成的下层栅极绝缘膜GF。另外，通过这样的处理，在外围电路区域1B中形成由多晶硅膜PS1组成的虚栅极电极DG和由绝缘膜G0X2组成的下层栅极绝缘膜GF。
[0151]随后，如图24中所示，在半导体衬底SB之上形成由堆叠膜组成的0N0膜0Ν，该堆叠膜包括按照这一顺序堆叠的绝缘膜IF1、电荷存储膜EC和绝缘膜IF2。在以下描述中使用的附图中，为了简单图示而以单个膜的形式示出具有堆叠结构的0N0膜0N。随后，在0N0膜ON之上形成多晶硅膜PS2。通过与在第一实施例中的工艺相似的工艺形成0N0膜0N。例如通过CVD工艺形成多晶硅膜PS2。在第一堆叠膜和第二堆叠膜中的每个堆叠膜的两侧上的侧壁以及这样的堆叠膜的上表面由0N0膜0Ν和多晶硅膜PS2覆盖，第一堆叠膜包括栅极绝缘膜GF、选择栅极电极CG2和绝缘膜CF，并且第二堆叠膜包括栅极绝缘膜G、虚栅极电极DG和绝缘膜CF。
[0152]随后，如图25中所示，通过各向异性蚀刻来处理多晶硅膜PS2，由此部分地暴露0N0膜0Ν的上表面。通过这样的处理，多晶硅膜PS2以自对准方式保留在选择栅极电极CG2的两侧上的侧壁上以便在每个侧壁旁边而0N0膜0Ν在其之间，并且多晶硅膜PS2具有侧壁形状。多晶硅膜PS2也保留在虚栅极电极DG的侧壁上。
[0153]随后，去除从侧壁形状的多晶硅膜PS2暴露的0N0膜0Ν，由此暴露半导体衬底SB的主表面和绝缘膜CF的上表面。随后，在0N0膜0Ν和多晶硅膜PS2被部分地留下而在存储器单元区域1A中在第一堆叠膜的一个侧壁旁边之时，通过光刻技术和蚀刻工艺去除在其它区域中的0N0膜0Ν和多晶硅膜PS2。
[0154]随后，在包括选择栅极电极CG2的第一堆叠膜的一个侧壁上形成包括多晶硅膜PS2的存储器栅极电极MG而0N0膜0Ν在其之间。换而言之，0N0膜0Ν存在于存储器栅极电极MG与选择栅极电极CG2之间并且也存在于存储器栅极电极MG与半导体衬底SB的主表面之间。具体而言，0N0膜0Ν具有L形截面而从在存储器栅极电极MG与选择栅极电极CG2之间的区域被连续地提供到在存储器栅极电极MG与半导体衬底SB的主表面之间的区域。从多晶硅膜PS2和0N0膜0Ν暴露第一堆叠膜的另一侧壁和第二堆叠膜的两个侧壁。
[0155]随后，如图26中所示，以与参照图7、图9和图10描述的相同方式形成延伸区域EX1和EX2以及晕圈区域。图26省略对在外围电路区域1B中形成的该对晕圈区域的图示。在存储器单元区域1A中跨包括第一堆叠膜、0N0膜0Ν和存储器栅极电极MG的结构在半导体衬底SB的主表面上在该结构的两侧上成对形成延伸区域EX1。在外围电路区域1B中的第二堆叠膜的两侧上的半导体衬底SB的主表面上跨第二堆叠膜成对形成延伸区域EX2。延伸区域EX1和EX2各自是η型半导体区域，而晕圈区域各自是ρ型半导体区域。
[0156]随后，以与参照图13和图14描述的相同方式形成侧壁SW以及扩散区域D1和D2。扩散区域D1是在存储器单元区域1Α中提供的一对η型半导体区域。扩散区域D2是在外围电路区域1Β中提供的一对η型半导体区域。这造成在存储器单元区域1Α中形成包括延伸区域ΕΧ1和扩散区域D1的源极/漏极区域以及在外围电路区域1Β中形成包括延伸区域ΕΧ2和扩散区域D2的源极/漏极区域。
[0157]随后，如图27中所示，执行与参照图18和图19描述的步骤相似的步骤。具体而言，在半导体衬底SB之上形成绝缘膜0X和含氢绝缘膜HF，然后有选择地去除在 外围电路区域1B中的绝缘膜0X和含氢绝缘膜HF。随后，通过热处理，在存储器单元区域1A中覆盖第一堆叠膜、0N0膜0Ν和存储器栅极电极MG的含氢绝缘膜HF中的氢被扩散和引入到在栅极绝缘膜GF与半导体衬底SB的主表面之间的界面中以及在0N0膜0Ν与半导体衬底SB的主表面之间的界面中。这使得有可能修复在栅极绝缘膜GF与半导体衬底SB之间以及在作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB之间的界面缺陷。
[0158]如在第一实施例中那样，可以在形成延伸区域EX1和EX2之后、但是在形成侧壁SW以及扩散区域D1和D2之前执行氢退火。备选地，如在第三实施例中那样，可以在氢退火之前形成具有低氢含量的含氢绝缘膜LHF(见图21)。
[0159]随后，如图28中所示，去除含氢绝缘膜HF和绝缘膜0X，然后通过与参照图15描述的步骤相似的步骤形成硅化物。这造成在扩散区域D1和D2的表面上以及在存储器栅极电极MG的表面上形成硅化物层S1。由于选择栅极电极CG2和虚栅极电极DG的上表面由绝缘膜CF覆盖，所以未在这样的上表面上形成硅化物层S1。
[0160]随后，如图29中所示，未描绘的蚀刻停止膜和层间绝缘膜CL1按照这一顺序例如通过CVD工艺而形成以便覆盖半导体衬底SB的整个主表面。层间绝缘膜CL1具有比第一堆叠膜和第二堆叠膜中的每个堆叠膜更大的厚度并且被形成以便覆盖第一堆叠膜、存储器栅极电极MG和第二堆叠膜。随后，通过CMP等抛光层间绝缘膜CL1的上表面，由此去除绝缘膜CF以暴露选择栅极电极CG2和虚栅极电极DG的上表面。一起抛光和去除在存储器栅极电极MG的上表面上提供的硅化物层S1。
[0161]因而，在存储器单元区域1A形成作为拆分栅极M0N0S存储器的存储器单元Q3，存储器单元Q3包括延伸区域EX1、扩散区域D1、选择栅极电极CG2、0N0膜0N和存储器栅极电极MG。
[0162]具体而言，选择栅极电极CG2和该对源极/漏极区域在存储器单元区域1A中配置选择晶体管，源极/漏极区域是在选择栅极电极CG2的两侧上的半导体衬底SB部分的上表面上提供的。另外，存储器栅极电极MG和源极/漏极区域在存储器单元区域1A中配置存储器晶体管，源极/漏极区域是在存储器栅极电极MG的两侧上的半导体衬底SB部分的上表面上提供的。在存储器栅极电极MG之下的0N0膜0Ν配置存储器晶体管的栅极绝缘膜。
[0163]以这一方式，选择晶体管和存储器晶体管共享该对源极/漏极区域并且共同地配置存储器单元Q3。
[0164]随后，如图30中所示，去除在外围电路区域1B中的虚栅极电极DG。具体而言，用光刻技术在存储器单元区域1A中形成覆盖选择栅极电极CG2和存储器栅极电极MG的上表面的未描绘的抗蚀剂膜。
[0165]随后，通过以抗蚀剂膜作为掩模的蚀刻来去除虚栅极电极DG。随后，去除抗蚀剂膜。因此去除虚栅极电极DG，由此在外围电路区域1B中的栅极绝缘膜GF上形成沟槽。换而言之，在外围电路区域1B中的栅极绝缘膜GF上的沟槽对应于通过去除虚栅极电极DG而产生的空间。
[0166]随后，如图31中所示，在半导体衬底SB之上、即在层间绝缘膜CL1和沟槽的内面(底部和侧壁)之上形成绝缘膜HK。随后，在半导体衬底SB之上、即在绝缘膜HK之上形成作为用于栅极电极的导电膜的金属膜以便完全地填充沟槽。沟槽的内侧即使在绝缘膜HK的形成步骤之后仍然未由绝缘膜HK完全填充而由金属膜完全地填充。也在层间绝缘膜CL1之上形成金属膜。
[0167]绝缘膜HK是用于栅极绝缘膜的绝缘膜，而金属膜是用于栅极电极的导电膜。具体而言，绝缘膜HK还用作在外围电路区域1B中提供的低耐受电压MISFET的栅极绝缘膜。绝缘膜HK是具有比氧化硅和氮化硅中的每一个更高的介电常数(电容率)的绝缘材料的膜、即所谓高k膜(高介电常数膜)。在本申请中，高k膜或者高介电常数膜是指具有高于氮化硅的介电常数(电容率)的膜。
[0168]可以使用金属氧化物膜作为绝缘膜HK，金属氧化物膜比如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。这样的金属氧化物膜还可以包含氮(N)和硅(Si)中的一个或者二者。可以例如通过原子层沉积(ALD)工艺形成绝缘膜HK。绝缘膜HK具有例如3nm的厚度。在高介电常数膜(这里为绝缘膜HK)用作栅极绝缘膜时，与使用氧化硅膜的情况比较可以增加栅极绝缘膜的物理厚度；因此，可以减少漏电流。
[0169]这样的金属膜的示例包括氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜和铝(A1)膜。金属膜可以由包括这样的膜中的一些膜的堆叠膜配置。这里描述的金属膜是指表现金属导电性的导电膜并且不仅包括简单金属膜(纯金属膜)或者合金膜而且包括表现金属导电性的金属化合物膜。可以例如通过溅射工艺形成金属膜。
[0170]例如金属膜由包括氮化钛(TiN)膜和在氮化钛膜上的铝(A1)膜的堆叠膜配置。在这样的情况下，铝膜优选地比氮化钛膜更厚。铝膜由于它的低电阻而保证稍后形成栅极电极G2的低电阻。为了更好地理解附图，图31省略对堆叠膜的堆叠结构的图示而以一个膜的形式示出金属膜。
[0171]随后，通过CMP等去除在沟槽外部的非必需的金属膜和绝缘膜HK，从而在外围电路区域1B中的沟槽中留下绝缘膜HK和金属膜。这造成在外围电路区域1B中的栅极绝缘膜GF上形成由填充沟槽的金属膜形成的栅极电极G2。因而，在外围电路区域1B中形成包括延伸区域EX2、扩散区域D2和作为金属栅极电极的栅极电极G2的低耐受电压MISFET Q4。
[0172]具体而言，栅极电极G2和该对源极/漏极区域在外围电路区域1B中配置低耐受电压MISFET Q4，源极/漏极区域是在栅极电极G2的两侧上的半导体衬底SB部分的上表面上提供的。直接地在栅极电极G2之下的绝缘膜HK和栅极绝缘膜GF配置低耐受电压MISFETQ4的栅极绝缘膜。
[0173]随后，如图32中所示，例如通过CVD工艺在半导体衬底SB的主表面之上形成由氧化硅膜等组成的层间绝缘膜CL2。因而，层间绝缘膜CL1、选择栅极电极CG2、存储器栅极电极MG和栅极电极G2的上表面由层间绝缘膜CL2覆盖。随后，通过光刻技术和干蚀刻工艺形成穿透层间绝缘膜CL2的接触孔以及穿透层间绝缘膜CL2和CL1的接触孔。
[0174]穿透层间绝缘膜CL2的接触孔各自是将由用于向选择栅极电极CG2、存储器栅极电极MG和栅极电极G2中的每个栅极电极供应电势的接触塞CP填充的开口。穿透层间绝缘膜CL2和CL1的接触孔各自是将由用于向源极/漏极区域中的每个区域供应电势的接触塞CP填充的开口。
[0175]可以通过已知的硅化工艺在选择栅极电极CG2和存储器栅极电极MG的上表面之上形成未描绘的硅化物层。为了形成硅化物层，形成金属膜而在外围电路区域1B中的栅极电极G2的上表面由未描绘的绝缘膜覆盖，并且金属膜与选择栅极电极CG2和存储器栅极电极MG中的每个栅极电极反应，然后通过化学溶液去除未反应的过量金属膜。在这一步骤期间，金属栅极电极G2由绝缘膜覆盖；因此，栅极电极G2未被暴露于化学溶液和未被去除。
[0176]随后，通过与参照图17描述的步骤相似的步骤形成多个接触塞CP、层间绝缘膜IL和互连M1，并且由此形成第四实施例的半导体器件。接触塞CP中的一些接触塞各自耦合到源极或者漏极区域。其它接触塞CP各自耦合到在未描绘的区域中的选择栅极电极CG2、存储器栅极电极MG和栅极电极G2之一。
[0177]现在参照图41描述非易失性存储器的示例操作。
[0178]图41是示出第四实施例中的对于“写入”、“擦除”和“读取”向选择的存储器单元的每个部分施加电压的示例条件的表。图41的表列举对于“写入”、“擦除”和“读取”中的每个操作向如图32中所示存储器单元的存储器栅极电极MG施加的电压Vmg、向其源极区域施加的电压Vs、向其选择栅极电极CG2施加的电压Vcg、向其漏极区域施加的电压Vd和向在半导体衬底的上表面中的P型阱施加的基极电压Vb。这里描述的选择的存储器单元是指被选择为用于“写入”、“擦除”和“读取”的对象的存储器单元。
[0179]图41的表示出电压施加条件的优选但是非限制的示例，并且可以根据需要变化该条件。图41的表示出使用SSI方法作为写入方法而使用FN方法作为擦除方法的情况。FN注入方法可以用作写入方法。然而，带到带隧穿(BTBT)方法并未用作擦除方法。
[0180]SSI方法视为如下操作方法，在该操作方法中，通过向电荷存储膜EC中注入热电子来执行向存储器单元的写入。FN方法视为如下操作方法，在该操作方法中，通过电子或者空穴的隧穿来执行写入或者擦除。对FN方法换而言之，通过FN方法的写入视为如下操作方法，在该操作方法中，通过FN隧穿效应向氮化硅膜(图24中所示电荷存储膜EC)中注入电子来执行向存储器单元的写入。通过FN方法的擦除视为如下操作方法，在该操作方法中，通过FN隧穿效应向电荷存储膜EC中注入空穴来执行对存储器单元的擦除。现在具体描述这样的操作方法。
[0181]这一示例情况使用如下写入方法，在该写入方法中，通过源极侧热电子注入执行写入(热电子注入写入方法)、即所谓SSI方法。
[0182]在SSI方法中，执行写入如下。向作为写入对象的选择的存储器单元的每个部分施加图41的表中的“写入操作电压”中所示的电压(Vmg = 10V，Vs = 5V，Vcg = IV，Vd =
0.5V，Vb = 0V)。响应于此，向在选择的存储器单元的0N0膜ON中的电荷存储膜EC中注入电子以执行写入。
[0183]这时，在两个栅极电极(存储器栅极电极MG和选择栅极电极CG2)之间的区域之下的沟道区域(在源极与漏极之间)中生成热电子并且注入到在存储器栅极电极MG之下的0N0膜0Ν中的作为电荷存储部分的电荷存储膜EC中。在0N0膜0Ν中的电荷存储膜EC的俘获级中捕获注入的热电子。因而，提升存储器晶体管的门限电压。换而言之，存储器晶体管进入写入状态。
[0184]在FN方法中，执行擦除如下。向作为擦除对象的选择的存储器单元的每个部分施加图41中的“擦除操作电压”中所示的电压(Vmg = 12V，Vs = 0V，Vcg = 0V，Vd = 0V，Vb=OV)。响应于此，在选择的存储器单元中，通过隧穿从存储器栅极电极MG向在0N0膜0Ν中的电荷存储膜EC中注入空穴。这时，通过FN隧穿(FN隧穿效应)经过氧化硅膜(图24中所示绝缘膜IF1)隧穿从存储器栅极电极MG向0N0膜0Ν中注入空穴。在0N0膜0Ν中的电荷存储膜EC的俘获级中捕获空穴。因而，降低存储器晶体管的门限电压。换而言之，存储器晶体管进入擦除状态。
[0185]在FN方法中，可以通过隧穿从半导体衬底SB向0N0膜0Ν中的电荷存储膜EC中注入空穴来执行擦除。在这样的情况下，将擦除操作电压设置成图41的表中的“擦除操作电压”而具有相反极性。
[0186]例如对于读取，向作为读取对象的选择的存储器单元的每个部分施加图41中的“读取操作电压”中所示的电压。将向用于读取的存储器栅极电极MG施加的电压Vmg设置成在存储器晶体管在写入状态中的门限电压与其在擦除状态中的门限电压之间的中间值，由此可以确定存储器晶体管的状态、即写入或者擦除。
[0187]如以上参照图2 2至图32描述的那样，第四实施例运用所谓的栅极最后工艺，在该栅极最后工艺中，形成虚栅极电极，然后形成源极/漏极区域，然后去除虚栅极电极，并且随后在通过去除虚栅极电极而产生的空间中形成用于低耐受电压MISFET Q4的栅极电极G2。换而言之，对于制造第四实施例的半导体器件的方法，通过栅极最后工艺形成外围电路中的元件，并且形成拆分栅极M0N0S存储器。在这一制造方法中，在参照图27描述的步骤中有选择地执行氢退火，由此可以提供与在第一实施例中的效果相似的效果。
[0188]第五实施例
[0189]现在参照图33至图40描述在外围电路区域中通过栅极最后工艺形成半导体元件时和在存储器单元区域中形成具有单栅极结构的M0N0S存储器时，用含氢绝缘膜执行氢退火。图33至图40各自是第五实施例的半导体器件在半导体器件的制造工艺期间的截面图。图33至图40中的每幅图也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0190]首先，如图33中所示，提供半导体衬底SB，然后在半导体衬底SB的主表面中提供的沟槽中形成元件隔离区域STI。随后，通过光刻技术和离子注入工艺向半导体衬底SB的主表面中引入P型杂质(例如硼(B))，由此在存储器单元区域1A中的半导体衬底SB的主表面中形成P型阱MPW，而在外围电路区域1B中的半导体衬底SB的主表面中形成ρ型阱PW。随后，在半导体衬底SB的主表面之上形成由堆叠膜组成的0N0膜0Ν，堆叠膜包括依次堆叠的绝缘膜IF1、电荷存储膜EC和绝缘膜IF2。随后，多晶硅膜PS1和绝缘膜CF按照这一顺序例如通过CVD工艺而被形成在ΟΝΟ膜之上。
[0191]随后，如图34中所示，用光刻技术和蚀刻工艺处理绝缘膜CF、多晶硅膜PS1和0Ν0膜ON以暴露半导体衬底SB的主表面。因而，在存储器单元区域1A中形成由多晶硅膜PS1组成的栅极电极CG1和由0N0膜0Ν组成的下层栅极绝缘膜。另外，通过这样的处理，在外围电路区域1B中形成由多晶硅膜PS1组成的虚栅极电极DG和由0N0膜0Ν组成的下层栅极绝缘膜。
[0192]随后，如图35中所示，以与参照图26描述的相同方式形成延伸区域EX1和EX2、晕圈区域、侧壁SW以及扩散区域D1和D2。图35省略对在外围电路区域1B中形成的该对晕圈区域的图示。
[0193]随后，如图36中所示，执行与参照图18和图19描述的步骤相似的步骤。具体而言，在半导体衬底SB之上形成绝缘膜0X和含氢绝缘膜HF，然后有选择地去除在外围电路区域1B中的绝缘膜0X和含氢绝缘膜HF。随后，通过热处理来扩散在存储器单元区域1A中覆盖栅极电极CG1、0N0膜0Ν和侧壁SW的含氢绝缘膜HF中的氢并且引入到在作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB的主表面之间的界面中。这使得有可能修复在存储器单元区域1A中的作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB之间的界面缺陷。
[0194]如在第一实施例中那样，可以在形成延伸区域EX1和EX2之后、但是在形成侧壁SW以及扩散区域D1和D2之前执行氢退火。备选地，如在第三实施例中那样，可以在氢退火之前形成具有低氢含量的含氢绝缘膜LHF(见图21)。
[0195]随后，如图37中所示，去除含氢绝缘膜HF和绝缘膜0X，然后通过与参照图15描述的步骤相似的步骤形成硅化物。这造成在扩散区域D1和D2的表面上形成硅化物层S1。由于栅极电极CG1和虚栅极电极DG的上表面由绝缘膜CF覆盖，所以未在这样的上表面上形成硅化物层S1。
[0196]随后，未描绘的蚀刻停止膜和层间绝缘膜CL1按照这一顺序例如通过CVD工艺来形成以便覆盖半导体衬底SB的整个主表面。随后，通过CMP等抛光层间绝缘膜CL1的上表面，由此去除绝缘膜CF，并且暴露栅极电极CG1和虚栅极电极DG的上表面。
[0197]因而，在存储器单元区域1A中形成作为单栅极M0N0S存储器的存储器单元Q5，该存储器单元Q5包括延伸区域EX1、扩散区域D1、栅极电极CG1和0N0膜0Ν。
[0198]随后，如图38中所示，通过与参照图30描述的步骤相似的步骤去除在外围电路区域1B中的虚栅极电极DG。随后，去除在外围电路区域1B中的0N0膜0N。这造成形成与通过去除0N0膜0Ν和虚栅极电极DG而产生的空间对应的沟槽。
[0199]随后，如图39中所示，通过与参照图39描述的步骤相似的步骤在沟槽中形成作为高k膜的绝缘膜HK和作为金属栅极电极的栅极电极G3。因而，在外围电路区域1B中形成包括延伸区域EX2、扩散区域D2和作为金属栅极电极的栅极电极G3的低耐受电压MISFETQ60
[0200]具体而言，在栅极电极G3的两侧上的半导体衬底SB部分的上表面上提供的栅极电极G3和一对源极/漏极区域在外围电路区域1B中配置低耐受电压MISFET Q6。直接地在栅极电极G3之下的绝缘膜HK配置低耐受电压MISFET Q6的栅极绝缘膜。
[0201]随后，如图40中所示，通过与参照图32描述的步骤相似的步骤形成层间绝缘膜CL2、多个接触孔、多个接触塞CP、层间绝缘膜IL和多个互连Ml。因而，形成第五实施例的半导体器件。接触塞CP中的一些接触塞CP耦合到源极或者漏极区域。其它接触塞CP各自在未描绘的区域中耦合到栅极电极CG1和栅极电极G3之一。
[0202]在第五实施例中的存储器单元区域1A中形成的存储器单元Q5是通过与在第一实施例中描述的存储器单元Q1 (见图17)的操作相似的操作向其执行写入的非易失性存储器。
[0203]如以上描述的那样，在第五实施例中，在外围电路区域1B中通过所谓的栅极最后工艺形成低耐受电压MISFET Q6。具体而言，在制造第五实施例的半导体器件的方法中，在外围电路区域中通过栅极最后工艺形成元件，而在存储器单元区域中形成单栅极M0N0S存储器。在制造方法中，在参照图36描述的步骤中有选择地执行氢退火，由此可以提供与在第一实施例中的效果相似的效果。
[0204]虽然上文已经根据发明人实现的本发明的一些实施例描述本发明，但是本发明不应限于此，并且将认识可以在范围内进行其各种修改或者变更而未脱离本发明的主旨。
【主权项】
1.一种制造包括非易失性存储器的存储器单元的半导体器件的方法，所述方法包括以下步骤: (a)提供半导体衬底，所述半导体衬底具有包括第一区域和第二区域的上表面； (b)在所述第一区域中在所述半导体衬底之上形成第一栅极电极，其中包括电荷存储膜的第一绝缘膜在所述半导体衬底与所述第一栅极电极之间，以及在所述第二区域中在所述半导体衬底之上形成第二栅极电极，其中第二绝缘膜在所述半导体衬底与所述第二栅极电极之间； (c)在所述第一区域中在所述半导体衬底之上形成含氢绝缘膜，所述含氢绝缘膜覆盖所述第一绝缘膜和所述第一栅极电极并且暴露所述第二区域； (d)在所述步骤(c)之后，对所述半导体衬底执行热处理； (e)在所述步骤(d)之后，去除所述含氢绝缘膜；以及 (f)在所述半导体衬底的部分的主表面之上形成第一源极/漏极区域，所述部分位于所述第一栅极电极的两侧上，以及在所述半导体衬底的部分的主表面之上形成第二源极/漏极区域，所述部分位于所述第二栅极电极的两侧上， 其中所述第一源极/漏极区域、所述第一绝缘膜和所述第一栅极电极配置所述存储器单元，以及 其中所述第二源极/漏极区域、所述第二绝缘膜和所述第二栅极电极配置场效应晶体管。2.根据权利要求1所述的方法，其中所述场效应晶体管包含P型杂质。3.根据权利要求1所述的方法，其中在所述步骤(d)中，在惰性气体氛围中执行所述热处理。4.根据权利要求1所述的方法，其中所述步骤(f)还包括以下步骤: (fl)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一低浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二低浓度杂质扩散区域；以及 (f2)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一高浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二高浓度杂质扩散区域， 其中所述第一高浓度杂质扩散区域中的每个第一高浓度杂质扩散区域具有比所述第一低浓度杂质扩散区域中的每个第一低浓度杂质扩散区域更高的杂质浓度， 其中所述第二高浓度杂质扩散区域中的每个第二高浓度杂质扩散区域具有比所述第二低浓度杂质扩散区域中的每个第二低浓度杂质扩散区域更高的杂质浓度， 其中所述第一低浓度杂质扩散区域和所述第一高浓度杂质扩散区域配置所述第一源极/漏极区域， 其中所述第二低浓度杂质扩散区域和所述第二高浓度杂质扩散区域配置所述第二源极/漏极区域，以及 其中在所述步骤(Π)与所述步骤(f2)之间执行所述步骤(c)至(e)。5.根据权利要求1所述的方法，其中所述步骤(f)还包括以下步骤: (fl)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一低浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二低浓度杂质扩散区域；以及 (f2)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一高浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二高浓度杂质扩散区域， 其中所述第一高浓度杂质扩散区域中的每个第一高浓度杂质扩散区域具有比所述第一低浓度杂质扩散区域中的每个第一低浓度杂质扩散区域更高的杂质浓度， 其中所述第二高浓度杂质扩散区域中的每个第二高浓度杂质扩散区域具有比所述第二低浓度杂质扩散区域中的每个第二低浓度杂质扩散区域更高的杂质浓度， 其中所述第一低浓度杂质扩散区域和所述第一高浓度杂质扩散区域配置所述第一源极/漏极区域， 其中所述第二低浓度杂质扩散区域和所述第二高浓度杂质扩散区域配置所述第二源极/漏极区域，以及 其中在所述步骤(f2)之后执行所述步骤(c)。6.根据权利要求1所述的方法，其中所述存储器单元通过所述FN方法执行信息擦除。7.根据权利要求1所述的方法，还包括以下步骤: (cl)在所述步骤(c)与所述步骤(d)之间，在所述半导体衬底之上形成第三绝缘膜，所述第三绝缘膜覆盖所述存储器单元、所述含氢绝缘膜和所述场效应晶体管， 其中在所述步骤(d)中，对所述半导体衬底、所述含氢绝缘膜和所述第三绝缘膜执行所述热处理，以及 其中所述第三绝缘膜具有比所述含氢绝缘膜更小的每体积的氢含量。8.根据权利要求1所述的方法，其中在所述步骤(d)中，通过所述热处理向在所述第一绝缘膜与所述半导体衬底之间的界面中扩散所述含氢绝缘膜中的氢。
【专利摘要】本申请涉及制造半导体器件的方法。在性能上改进一种包括非易失性存储器单元和场效应晶体管在一起的半导体器件。在制造半导体器件的方法中，在热处理半导体晶片之前形成含氢绝缘膜，含氢绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜以及暴露其中将具有配置外围电路的MISFET的区域。因而，向在栅极绝缘膜与半导体衬底之间的界面中扩散含氢绝缘膜中的氢，由此有选择地修复在界面处的缺陷。
【IPC分类】H01L21/8247, H01L27/115
【公开号】CN105489557
【申请号】CN201510642282
【发明人】川嶋祥之, 吉田省史
【申请人】瑞萨电子株式会社
【公开日】2016年4月13日
【申请日】2015年9月30日
【公告号】EP3002780A1, US20160099358
【专利说明】制造半导体器件的方法
[0001]相关串请的交叉引用
[0002]在此通过参考并入2014年10月1日提交的日本专利申请N0.2014-203281的全部公开内容，包括说明书、附图和说明书摘要。
技术领域
[0003]本发明涉及一种制造半导体器件的方法。例如该方法在制造具有非易失性存储器的半导体器件时可使用。
【背景技术】
[0004]电可擦除和可编程只读存储器(EEPR0M)广泛地用作电可写入和可擦除的非易失性半导体存储器件。这样的以当前广泛地使用的闪存为代表的存储器件具有由在金属绝缘体半导体场效应晶体管(MISFET)的栅极电极之下的氧化物膜或者俘获绝缘膜包围的导电浮栅电极。在存储器件中，在浮栅或者俘获绝缘膜中的电荷存储状态被用作存储器信息并且被读取作为晶体管的门限。
[0005]近来考察具有金属氧化物氮化物氧化物半导体(M0N0S)结构的存储器单元用作非易失性存储器。公开号为2011-96772的日本待审专利申请描述通过在氮氛围中的热处理(氢退火)修复在栅极绝缘膜与衬底之间的界面处形成的缺陷。
【发明内容】
[0006]具体而言，对于M0N0S存储器单元，向在包括电荷存储膜的栅极绝缘膜与半导体衬底之间的界面中重要地引入氢以修复在界面处的缺陷。然而，在互补金属氧化物半导体(CMOS)和非易失性存储器一起被装配在半导体衬底上时，氢退火引起半导体衬底上的半导体元件的性质的变化。
[0007]将从对本说明书和附图的描述中清楚其它问题和新颖特征。
[0008]根据本发明的一个实施例，提供一种制造半导体器件的方法。在该方法中，在热处理半导体晶片之前形成含氢绝缘膜，绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜，以及暴露其中将具有配置外围电路的MISFET的区域。
[0009]根据本发明的一个实施例，可以提高半导体器件的性能。备选地，可以减少半导体器件的制造成本。
【附图说明】
[0010]图1是图示第一实施例的半导体器件的制造工艺的流程图。
[0011]图2是在制造工艺期间的第一实施例的半导体器件的截面图。
[0012]图3是在图2之后的制造工艺期间的半导体器件的截面图。
[0013]图4是在图3之后的制造工艺期间的半导体器件的截面图。
[0014]图5是在图4之后的制造工艺期间的半导体器件的截面图。
[0015]图6是在图5之后的制造工艺期间的半导体器件的截面图。
[0016]图7是在图6之后的制造工艺期间的半导体器件的截面图。
[0017]图8是在图7之后的制造工艺期间的半导体器件的截面图。
[0018]图9是在图8之后的制造工艺期间的半导体器件的截面图。
[0019]图10是在图9之后的制造工艺期间的半导体器件的截面图。
[0020]图11是在图10之后的制造工艺期间的半导体器件的截面图。
[0021]图12是在图11之后的制造工艺期间的半导体器件的截面图。
[0022]图13是在图12之后的制造工艺期间的半导体器件的截面图。
[0023]图14是在图13之后的制造工艺期间的半导体器件的截面图。
[0024]图15是在图14之后的制造工艺期间的半导体器件的截面图。
[0025]图16是在图15之后的制造工艺期间的半导体器件的截面图。
[0026]图17是在图16之后的制造工艺期间的半导体器件的截面图。
[0027]图18是第二实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0028]图19是在图18之后的制造工艺期间的半导体器件的截面图。
[0029]图20是第三实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0030]图21是在图20之后的制造工艺期间的半导体器件的截面图。
[0031]图22是第四实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0032]图23是在图22之后的制造工艺期间的半导体器件的截面图。
[0033]图24是在图23之后的制造工艺期间的半导体器件的截面图。
[0034]图25是在图24之后的制造工艺期间的半导体器件的截面图。
[0035]图26是在图25之后的制造工艺期间的半导体器件的截面图。
[0036]图27是在图26之后的制造工艺期间的半导体器件的截面图。
[0037]图28是在图27之后的制造工艺期间的半导体器件的截面图。
[0038]图29是在图28之后的制造工艺期间的半导体器件的截面图。
[0039]图30是在图29之后的制造工艺期间的半导体器件的截面图。
[0040]图31是在图30之后的制造工艺期间的半导体器件的截面图。
[0041]图32是在图31之后的制造工艺期间的半导体器件的截面图。
[0042]图33是第五实施例的半导体器件在半导体器件的制造工艺期间的截面图。
[0043]图34是在图33之后的制造工艺期间的半导体器件的截面图。
[0044]图35是在图34之后的制造工艺期间的半导体器件的截面图。
[0045]图36是在图35之后的制造工艺期间的半导体器件的截面图。
[0046]图37是在图36之后的制造工艺期间的半导体器件的截面图。
[0047]图38是在图37之后的制造工艺期间的半导体器件的截面图。
[0048]图39是在图38之后的制造工艺期间的半导体器件的截面图。
[0049]图40是在图39之后的制造工艺期间的半导体器件的截面图。
[0050]图41是示出对于“写入”、“擦除”和“读取”中的每一个向选择的存储器单元的每个部分施加电压的;^例条件的表。
【具体实施方式】
[0051]下文将参照附图具体地描述本发明的一些实施例。在用于说明以下实施例的所有附图中，具有相同功能的部件由相同标号标示，而省略重复描述。在这样的实施例中，除了特别地需要的情况，未重复地描述等效或者相似功能。
[0052]第一实施例
[0053]第一实施例的技术思想是关于如下半导体器件，该半导体器件被设计使得在一个半导体芯片中提供M0N0S可重写非易失性存储器和配置非易失性存储器的外围电路等的MISFETο
[0054]第一实施例和稍后描述的其它实施例的半导体器件各自包括非易失性存储器(非易失性存储元件、非易失性存储器或者非易失性半导体存储器件)。在第一实施例和其它实施例中，用基于η沟道MISFET的存储器单元描述非易失性存储器。在第一实施例和其它实施例中，示出极性(用于写入、擦除和读取中的每一个的施加的电压的极性，或者载流子的极性等)以描述基于η沟道MISFET的存储器单元的操作。对于基于p沟道MISFET的存储器单元，原则上通过反转施加的电势、载流子的导电性类型等中的任一个的极性来给予相同操作。
[0055]制造半导体器件的方法
[0056]参照图1至17描述制造第一实施例的半导体器件的方法。第一实施例的半导体器件包括单栅极M0N0S存储器。
[0057]图1是图示第一实施例的半导体器件的制造工艺的流程图。图2至图17各自是在制造工艺期间的第一实施例的半导体器件的截面图。图2至图17各自是图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B的截面图。图2至图17示出在存储器单元区域1A中形成非易失性存储器的存储器单元和在外围电路区域1B中形成低耐受电压MISFET的依次工艺。在一个半导体衬底的主表面侧上在沿着主表面的方向上并排提供存储器单元区域1A和外围电路区域1B。
[0058]非易失性存储器是能够电执行写入操作和擦除操作的存储元件类型并且也称为电可擦除可编程只读存储器。第一实施例的非易失性存储器具有由具有一个栅极电极的M0N0S场效应晶体管(下文在一些情况下称为M0N0S存储器)配置的单栅极存储器单元结构。M0N0S存储器例如利用Fowler-Nordheim隧穿现象(FN隧穿)执行写入操作和擦除操作。
[0059]虽然M0N0S存储器可能地通过使用热电子或者热空穴的方法来执行写入操作和擦除操作，但是第一实施例的M0N0S存储器通过FN方法而不是使用这样的热载流子的方法来执行写入/擦除操作。
[0060]由于向M0N0S晶体管施加高电势差(约12V)用于非易失性存储器的写入操作，所以需要相对高耐受电压晶体管作为M0N0S晶体管。
[0061 ] 外围电路包括除了非易失性存储器之外的电路，比如包括CPU、控制电路、读出放大器、列解码器、行解码器和输入/输出电路的处理器。在外围电路区域1B中提供的MISFET是用于外围电路的低耐受电压MISFET。由于FN隧穿电流被用于数据重写，所以可以在低电流下重写数据从而造成低功率消耗。
[0062]也在半导体衬底上提供具有相对尚耐受电压的尚耐受电压MISFET，并且该尚耐受电压MISFET配置输入/输出(I/O)电路等。I/O电路从半导体芯片向外部耦合到半导体芯片的器件输出数据或者从这样的外部器件向半导体芯片输入数据。除了栅极电极的栅极长度和栅极绝缘膜的厚度之外，高耐受电压MISFET具有与低耐受电压MISFET的结构基本上相似的结构。
[0063]在图2至图17中在外围电路区域1B中提供的η沟道MISFET是配置CMOS的场效应晶体管，并且也在未描绘的区域中提供P沟道MISFET。也在未描绘的区域中提供高耐受电压 MISFET。
[0064]在第一实施例的半导体器件的制造工艺中，首先如图2中所示，提供由用比如硼(B)之类的p型杂质掺杂的硅(Si)单晶组成的半导体衬底SB(图1中的步骤S101)。半导体衬底SB具有基本上盘状并且配置半导体晶片。随后，在半导体衬底SB中形成元件隔离区域STI。提供元件隔离区域STI以防止半导体衬底SB上的多个半导体元件相互干扰。
[0065]每个元件隔离区域STI可以例如通过浅沟槽隔离(STI)工艺来形成。在STI工艺中，用以下方式形成元件隔离区域STI。具体而言，通过光刻技术和蚀刻技术在半导体衬底SB中形成元件隔离沟槽。在半导体衬底SB上形成绝缘膜(比如氧化硅膜)以便填充元件隔离沟槽，然后通过化学机械抛光(CMP)去除半导体衬底SB上的非必需的氧化硅膜。
[0066]通过这样的步骤仅在元件隔离沟槽内填充绝缘膜(比如氧化硅膜)，因此形成元件隔离区域STI。因而，如图2中所示，存储器单元区域1A通过元件隔离区域STI而与外围电路区域1B分离开。
[0067]随后，通过光刻技术和离子注入工艺向半导体衬底SB的上表面中引入p型杂质、比如硼⑶，由此在半导体衬底SB中形成由p型半导体区域组成的p型阱PW(图1中的步骤 S102)。
[0068]随后，通过稀释氢氟酸等洗刷半导体衬底SB的表面，然后在外围电路区域1B中的半导体衬底SB上形成绝缘膜G0X2，而在存储器单元区域1A中的半导体衬底SB上形成绝缘膜G0X1。绝缘膜G0X1和G0X2例如由氧化硅膜形成。绝缘膜G0X1具有大于绝缘膜G0X2的厚度并且例如在未描绘的区域中用作高耐受电压MISFET的栅极绝缘膜。随后，例如通过 化学气相沉积(CVD)工艺在半导体衬底SB的整个主表面之上形成多晶硅膜(多晶体硅膜)PS1。换而言之，在绝缘膜G0X1和G0X2中的每个绝缘膜之上形成多晶硅膜PS1。
[0069]随后，如图3中所示，向多晶硅膜PS1上涂敷抗蚀剂膜PR1，然后通过光刻技术图案化抗蚀剂膜PR1。在图案化中，处理抗蚀剂膜PR1以便覆盖外围电路区域1B而暴露存储器单元区域1A。然后通过以图案化的抗蚀剂膜PR1作为掩模的刻蚀来去除存储器单元区域1A中的多晶硅膜PS1和绝缘膜G0X1。随后，通过以图案化的抗蚀剂膜PR1作为掩模的离子注入工艺，在存储器单元区域1A中的半导体衬底SB中形成p型阱MPW(图1中的步骤S102)。
[0070]随后，如图4中所示，在半导体衬底SB和多晶硅膜PS1之上形成绝缘膜IF1，并且在绝缘膜IF1之上形成电荷存储膜(电荷保持膜)EC。然后在电荷存储膜EC之上形成绝缘膜IF2，并且在绝缘膜IF2之上形成多晶硅膜PS2。
[0071]例如绝缘膜IF1由氧化硅膜形成。可以用允许形成具有紧密和良好膜质量的氧化硅膜的原位蒸汽生成(ISSG)氧化工艺执行绝缘膜IF1的形成步骤。绝缘膜IF1具有约4nm的厚度。
[0072]电荷存储膜EC由氮化硅膜形成并且可以例如通过CVD工艺来形成。电荷存储膜EC具有约10nm的厚度。绝缘膜IF2由氧化硅膜形成。可以用允许形成具有紧密和良好膜质量的氧化硅膜的高温氧化物(HTO)工艺执行绝缘膜IF2的形成步骤。绝缘膜IF2具有约5nm的厚度。
[0073]多晶硅膜PS2可以例如通过CVD工艺来形成。以这一方式，可以形成具有紧密和良好膜质量而电介质强度高并且内部包括电荷存储膜EC的堆叠式绝缘膜(0N0膜0Ν)。
[0074]随后，如图5中所示，向多晶硅膜PS2上涂敷抗蚀剂膜PR2，然后通过光刻技术图案化抗蚀剂膜PR2。图案化抗蚀剂膜PR2以便覆盖在存储器单元区域1A和外围电路区域1B中的栅极电极形成区域。通过以图案化的抗蚀剂膜PR2作为掩模的蚀刻技术图案化多晶硅膜PS2，由此在存储器单元区域1A中形成栅极电极CG1(图1中的步骤S103)。
[0075]在这一步骤中，虽然在存储器单元区域1A与外围电路区域1B之间的边界附近的元件隔离区域STI上，多晶硅膜PS2的残留物可证实地以侧壁形状存在于多晶硅膜PS1的侧壁上而在其间具有0N0膜0Ν，但图5省略了对这样的残留物的图示。
[0076]随后，如图6中所示，例如通过干蚀刻技术去除未覆盖的绝缘膜IF2、电荷存储膜EC和绝缘膜IF1。因而，由绝缘膜IF1、电荷存储膜EC和绝缘膜IF2组成的堆叠式绝缘膜直接地保留在存储器单元区域1A中提供的栅极电极CG1之下。由直接地在栅极电极CG1之下的绝缘膜IF1、电荷存储膜EC和绝缘膜IF2组成的0N0膜0Ν配置场效应晶体管的栅极绝缘膜，该场效应晶体管配置稍后待形成的存储器单元。
[0077]随后，如图7中所示，通过直接地使用由图案化的抗蚀剂膜PR2组成的掩模的离子注入工艺，在存储器单元区域1A中的半导体衬底SB中形成与栅极电极CG1匹配的延伸区域(η半导体区域、低浓度杂质扩散区域)EX1(图1中的步骤S104)。换而言之，在第一实施例中，用于处理M0N0S晶体管的栅极电极CG1的掩模与用于形成与M0N0S晶体管的栅极电极CG1匹配的延伸区域ΕΧ1的离子注入的掩模是共同的。因此，第一实施例可以消除为了共同地提供M0N0S晶体管而需要的附加掩模。
[0078]在图7中所示离子注入步骤中，由于暴露在外围电路区域1Β中的多晶硅膜PS1，所以也向多晶硅膜PS1中引入η型杂质。在这样的情况下，在离子注入步骤期间调整注入能量，从而有可能防止η型杂质穿透多晶硅膜PS1并且引入到外围电路区域1Β中的半导体衬底SB中。
[0079]随后，如图8中所示，去除图案化的抗蚀剂膜PR2，然后跨存储器单元区域1A和外围电路区域1B涂敷抗蚀剂膜PR3。具体而言，涂敷抗蚀剂膜PR3以便在存储器单元区域1A中覆盖栅极电极CG1而在外围电路区域1B中覆盖多晶硅膜PS1。随后，通过光刻技术图案化抗蚀剂膜PR3。图案化抗蚀剂膜PR3以便覆盖存储器单元区域1A而在外围电路区域1B中覆盖栅极电极形成区域。通过以图案化的抗蚀剂膜PR3作为掩模的蚀刻来处理多晶硅膜PS1以在外围电路区域1B中形成栅极电极G1 (图1中的步骤S105)。
[0080]随后，如图9中所示，以抗蚀剂膜PR3作为掩模在外围电路区域1B中向半导体衬底SB的主表面中注入p型杂质(例如硼(B))。这造成在外围电路区域1B中在栅极电极G1的两侧上的半导体衬底SB部分的主表面中形成一对晕圈区域(p半导体区域)HR(图1中的步骤S106)。在用于形成晕圈区域HR的晕圈注入中，向与延伸区域EX2相邻的区域中引入具有与源极/漏极区域中的杂质的导电性类型相反的导电性类型的杂质，该源极/漏极区域包括稍后将在外围电路区域1B中形成的延伸区域EX2(见图10)和扩散区域D2(见图 14)。
[0081]通过向半导体衬底SB的主表面倾斜地离子注入p型杂质来形成晕圈区域HR。换而言之，在与半导体衬底SB的主表面的倾斜入射角、而不是与主表面的垂直入射角来注入P型杂质。例如可以相对于半导体衬底SB的主表面在45°的角度执行这样的倾斜离子注入。由于执行这样的倾斜离子注入，所以在栅极电极G1的栅极长度方向上在直接地在栅极电极G1的中心之下的区域附近形成每个晕圈区域HR。可以有选择地仅在直接地在栅极电极G1的端部之下的区域附近形成晕圈区域HR。
[0082]晕圈区域HR抑制在横向方向上从稍后待形成的每个延伸区域EX2延伸的耗尽层的扩展。对晕圈区域HR的形成因此提高在短沟道的滚降、例如门限电压(Vth)对栅极长度(Lg)的滚降特性(Lg-Vth特性)，因此可以适当地维持在导通电流与关断电流之间的关系。这是因为晕圈区域HR抑制耗尽层的扩展而减少栅极长度，这增加每栅极长度的沟道杂质浓度，从而可以稍微抵消由于短沟道效应引起的Vth的降低。
[0083]随后，如图10中所示，通过以图案化的抗蚀剂膜PR3作为掩模的离子注入工艺，在外围电路区域1B中的半导体衬底SB中形成与栅极电极G1匹配的延伸区域(η半导体区域、低浓度杂质扩散区域)ΕΧ2(图1中的步骤S107)。
[0084]与延伸区域ΕΧ2比较，在与直接地在栅极电极G1的栅极长度方向上的上述中心之下的区域接近的位置处终结每个晕圈区域HR。另外，比延伸区域EX2更深地形成晕圈区域HR。可以在形成延伸区域EX2之后形成晕圈区域HR。
[0085]随后，如图11中所示，去除图案化的抗蚀剂膜PR3，然后绝缘膜0X和含氢绝缘膜HF按照这一顺序例如通过CVD工艺而被形成在半导体衬底SB的整个主表面之上(图1中的步骤S108)。绝缘膜0X例如由氧化硅膜组成。含氢绝缘膜HF由包含相对大量氢(H)的氮化硅膜组成。因而，包括作为栅极绝缘膜的0N0膜0Ν和栅极电极CG1的堆叠膜的侧壁和上表面由绝缘膜0X和含氢绝缘膜HF按照这一顺序覆盖。包括绝缘膜G0X2和栅极电极G1的堆叠膜也依次覆盖有绝缘膜0X和含氢绝缘膜HF。含氢绝缘膜HF例如具有1 X 1021/cm3或者更多的氢含量。
[0086]随后，如图12中所示，通过光刻技术和蚀刻工艺去除在外围电路区域1B中的含氢绝缘膜HF和绝缘膜0X(图1中的步骤S109)。因而，在外围电路区域1B中从含氢绝缘膜HF和绝缘膜0X暴露半导体衬底SB的主表面以及包括绝缘膜G0X2和栅极电极G1的堆叠膜。由于在存储器单元区域1A中的绝缘膜0X和含氢绝缘膜HF未被去除而因此保留于其中，所以包括0N0膜0Ν和栅极电极CG1的堆叠膜仍然由绝缘膜0X和含氢绝缘膜HF按照这一顺序覆盖。在这样的去除步骤中，绝缘膜0X在去除含氢绝缘膜HF期间保护由绝缘膜0X覆盖的半导体元件。
[0087]随后，热处理由半导体衬底SB组成的半导体晶片(图1中的步骤S110)。在惰性气体氛围而不是氢范围中执行热处理。因而，在含氢绝缘膜HF中的氢(H)被扩散和引入到在0N0膜0Ν与半导体衬底SB之间的界面中。具体而言，氢被引入到0N0膜0Ν的底部、即绝缘膜IF1的底部与半导体衬底SB的主表面接触的区域中。执行在存储器单元区域中通过热处理将氢引入到在栅极绝缘膜与半导体衬底SB之间的界面中这样的步骤(下文在一些情况下简称为氢退火)以解决以下问题。
[0088]具体而言，比如悬挂键之类的缺陷由于在0N0膜0Ν的底部处的绝缘膜(下绝缘膜)IF1与半导体衬底SB之间的界面处的杂质注入或者蚀刻工艺而出现。如果未执行氢退火，则在膜形成或者另一工艺期间在界面处出现的本征界面缺陷直接地保留在界面中，从而造成极大数目的界面缺陷。这样的大量界面缺陷增加存储器单元的电阻，从而造成极低导通电流。此外，门限变化由于在存储器单元的界面缺陷处的电荷俘获而出现。以这一方式，与在外围电路区域1B中的低耐受电压MISFET比较，界面缺陷在配置非易失性存储器的存储器单元中显著地不利。
[0089]因此，特别地在存储器单元中必须通过氢退火来修复界面缺陷。氢退火因此是一种在栅极绝缘膜与晶体管的衬底之间的界面处的缺陷的氢终结技术。在第一实施例中，通过作为在形成含氢绝缘膜HF之后执行的热处理的氢退火来修复界面缺陷，该含氢绝缘膜HF在存储器单元区域1A中覆盖栅极电极G1和0N0膜0Ν而暴露外围电路区域1B。这防止降低将在稍后步骤中形成的存储器单元的导通电流而降低存储器单元的电阻、因此提高半导体器件的性能。氢退火可以与激活向半导体衬底SB和在半导体衬底SB上的结构中引入的杂质的热处理组合。
[0090]随后，如图13中所示，例如通过湿蚀刻工艺去除含氢绝缘膜HF和绝缘膜0X，然后在半导体衬底SB上形成包括氧化硅膜、氮化硅膜和氧化硅膜的堆叠膜。可以例如通过CVD工艺形成氧化硅膜和氮化硅膜中的每个膜。随后，通过各向异性蚀刻堆叠膜来形成侧壁Sff(图1中的步骤S111)。具体而言，从氧化硅膜和氮化硅膜暴露半导体衬底SB以及栅极电极CG1和G1的上表面中的每个上表面。在这样的去除步骤中，绝缘膜0X在去除含氢绝缘膜HF期间保护在存储器单元区域1A和外围电路区域1B中形成的元件。
[0091]具体而言，在存储器单元区域1A中，在包括栅极电极CG1和0N0膜0Ν的堆叠膜的两侧上的侧壁上形成侧壁SW。在外围电路区域1B中，在栅极电极G1的两侧上的侧壁上形成侧壁SW。为了更好地理解附图，图13以一个膜的形式共同地图示氧化硅膜和氮化硅膜而省略对在氧化硅膜与氮化硅膜之间的边界的图示。
[0092]随后，如图14中所示，通过光刻技术和离子注入工艺，在存储器单元区域1A中形成与侧壁SW匹配的扩散区域(n+半导体区域、高浓度杂质扩散区域)D1 (图1中的步骤S112)。扩散区域D1各自是包含η型杂质、比如以比延伸区域EX1更高的浓度引入的磷或者砷的半导体区域。因此在栅极电极CG1的两侧上在半导体衬底SB的主表面上形成该对扩散区域D1。每个扩散区域D1的深度比该对延伸区域EX1中的每个延伸区域EX1更深而比元件隔离区域STI和p型阱MPW更浅。扩散区域D1和延伸区域EX1配置M0N0S存储器的源极或者漏极区域。
[0093]随后，执行热处理以扩散在半导体衬底中引入的杂质等。可以使用在参照图12描述的氢退火中使用的热处理室来执行热处理。
[0094]以这一方式，M0N0S存储器的源极和漏极区域中的每个区域 由扩散区域D1和延伸区域EX1形成，由此M0N0S存储器的源极和漏极区域各自被允许具有轻掺杂漏极(LDD)结构。因而，在存储器单元区域1A中形成M0N0S存储器的存储器单元Q1，存储器单元Q1包括源极/漏极区域、0N0膜0Ν和栅极电极CG1，源极/漏极区域中的每个区域包括扩散区域D1和延伸区域EX1。
[0095]在外围电路区域1B中，也通过相似离子注入步骤形成与侧壁SW匹配的扩散区域(n+半导体区域、高浓度杂质扩散区域)D2(图1中的步骤S112)。扩散区域D2和延伸区域EX2配置低耐受电压MISFET的源极或者漏极区域。
[0096]以这一方式，低耐受电压MISFET的源极和漏极区域中的每个区域由扩散区域D2和延伸区域EX2形成，并且由此也被允许具有LDD结构。因而，在外围电路区域1B中形成低耐受电压MISFET TQ2，低耐受电压MISFET TQ2包括源极/漏极区域、作为栅极绝缘膜的绝缘膜G0X2和栅极电极G1，该源极/漏极区域中的每个区域包括扩散区域D2和延伸区域EX2。
[0097]随后，如图15中所示，在半导体衬底SB上形成、然后热处理镍铂膜(NiPt膜)。在存储器单元区域1A中，配置栅极电极CG1的多晶硅膜由此与镍铂膜反应，从而形成由镍铂硅化物膜(NiPtSi膜)组成的硅化物层S1。硅也与镍铂膜反应以在每个扩散区域D1的表面上形成硅化物层S1。
[0098]在外围电路区域1B中，也在栅极电极G1的上表面上形成由镍铂硅化物膜组成的硅化物层S1。硅也与镍铂膜反应以在每个扩散区域D2的表面上形成由镍铂硅化物膜组成的硅化物层S1。
[0099]虽然关于形成镍铂硅化物膜的情况描述第一实施例，但是可以取代镍铂硅化物膜而形成另一硅化物膜，比如硅化钴膜、硅化镍膜、硅化钛膜或者硅化铂膜。
[0100]随后，如图16中所示，在半导体衬底SB的主表面上形成由氮化硅膜组成的未描绘的蚀刻停止膜，然后在氮化硅膜上形成由氧化硅膜组成的层间绝缘膜CL。随后，例如通过化学机械抛光(CMP)来平坦化层间绝缘膜CL的上表面。随后，通过光刻技术和干蚀刻技术在层间绝缘膜CL中形成多个接触孔。未描绘的氮化硅膜用作为用于打开接触孔的蚀刻停止膜。接触孔中的每个接触孔穿透层间绝缘膜CL和氮化硅膜并且暴露每个硅化物层S1的上表面。
[0101]随后，如图17中所示，在包括每个接触孔的底部和内壁的层间绝缘膜CL上形成钛/氮化钛膜。钛/氮化钛膜由包括钛膜和氮化钛膜的堆叠膜组成并且可以例如通过溅射工艺来形成。例如钛/氮化钛膜防止作为用于在后续步骤中填充接触孔的膜的材料的钨扩散、即具有所谓阻挡层性质。
[0102]在半导体衬底SB的整个主表面之上形成钨膜以便填充接触孔。可以例如通过CVD工艺形成钨膜。例如通过CMP去除在层间绝缘膜CL上的非必需的钛/氮化钛膜和钨膜。这造成形成填充相应接触孔的由钛/氮化钛膜和钨膜组成的接触塞CP。
[0103]每个接触塞CP耦合到扩散区域D1和D2之一而硅化物层S1在其之间。在未描绘的区域中，每个接触塞CP耦合到栅极电极CG1和栅极电极G1的顶部之一而硅化物层S1在其之间。
[0104]随后，在接触塞CP和层间绝缘膜CL之上形成例如由氧化硅膜组成的层间绝缘膜ILo通过光刻技术和蚀刻技术形成穿透层间绝缘膜IL的多个互连沟槽。在每个互连沟槽的底部上暴露层间绝缘膜CL的上表面和接触塞CP的上表面。
[0105]随后，在层间绝缘膜L之上和在每个互连沟槽的内侧上形成钽/氮化钽膜。可以例如通过溅射工艺形成钽/氮化钽膜。随后，例如通过溅射工艺在钽/氮化钽膜之上形成由薄铜膜组成的籽晶膜，然后通过以籽晶膜作为电极的电镀工艺，在具有互连沟槽的层间绝缘膜IL上形成铜膜。随后，除了在每个互连沟槽内的铜膜之外，例如通过CMP抛光来去除在层间绝缘膜IL上暴露的铜膜，从而铜膜仅留在层间绝缘膜IL中的每个互连沟槽内。
[0106]这造成形成主要地包括在互连沟槽内填充的铜膜的互连Ml。尽管在每个互连Ml之上进一步形成互连，但是省略其描述。以这一方式，可以形成第一实施例的半导体器件。
[0107]非易失性存储器的操作
[0108]如以上描述的那样配置第一实施例的半导体器件。现在描述在如图17中所示半导体器件中包括的存储器单元(非易失性存储器单元)Q1的操作。
[0109]首先描述擦除操作。对于擦除操作，选择的存储器单元的p型阱MPW的电势被调整成1.5V，耦合到字线的栅极电极CG1的电势被调整成-8.5V，而耦合到源极线的存储器单元Q1的源极区域的电势被调整成1.5V。由此向半导体衬底SB侧提取在存储器单元Q1的电荷存储膜EC中存储的电荷，从而擦除数据。
[0110]随后描述写入操作。对于写入操作，选择的p型阱MPW的电势被调整成-10.5V，耦合到字线的栅极电极CG1的电势被调整成1.5V，而耦合到源极线的存储器单元Q1的源极区域的电势被调整成-10.5V。由此向存储器单元Q1的电荷存储膜EC中注入电荷，从而写入数据。通过使用FN隧穿的方法(FN电荷注入方法)执行这样的电荷注入。
[0111]随后描述读取操作，例如信息(数据)已经被写入到的存储器单元具有数据“1”，即晶体管(存储器单元Q1)具有高门限电压。已经从其擦除信息的存储器单元Q1具有数据“0”，即晶体管(存储器单元Q1)具有低门限电压。为了从存储器单元Q1读取数据，选择的P型阱MPW的电势被调整成-2V，栅极电极CG1的电势被调整成0V，而源极区域的电势被调整成0V。由此从选择的存储器单元Q1读取数据。
[0112]在这一情况下，保持接收的信息的存储器单元Q1具有高门限电压，而从其擦除信息的存储器单元Q1具有低门限电压。这造成与保持接收的信息的存储器单元Q1的漏极区域耦合的数据线的恒定电势并且造成与从其擦除信息的存储器单元Q1的漏极区域耦合的数据线的电势减小。检测数据线的这样的电势变化，由此确定存在信息，因而读取信息。
[0113]在第一实施例中，在栅极绝缘膜与半导体衬底SB之间的界面处的氢终结在FN电荷注入方法用于存储器单元Q1的写入操作和擦除操作时最有效。在通过FN电荷注入方法注入电荷时，电荷在解离在半导体衬底SB与0N0膜0Ν之间的界面缺陷处终结的氢时不太有效。因此，即使重复写入和擦除操作，仍然可以维持氢终结的效果。
[0114]在使用热载流子注入方法时，由于高能电荷而容易地解离终结的氢。因而，界面缺陷的数目随着写入操作和擦除操作的重复而增加，这不利地增加存储器单元的导通电阻。因此，通过氢退火的氢终结实际上不太有效。
[0115]对于热载流子注入方法，可证实地注入电子和/或空穴作为电荷。具体而言，在带到带隧穿(BTBT)方法用作热载流子注入方法使得注入热空穴时，界面缺陷的数目与热电子注入比较而言显著地增加。因此，更少可能表现氢终结的效果。在通过源极侧注入(SSI)方法注入热电子时，界面缺陷的数目与热空穴注入比较而言未显著地增加。因此，表现氢终结的特定效果。
[0116]第一实施例的特有特征
[0117]现在与比较示例的半导体器件比较描述制造第一实施例的半导体器件的方法的效果。通过与参照图1至图17描述的步骤相似的步骤制造比较示例的半导体器件。然而，通过在氢氛围中的热处理执行氢退火，而不是参照图11和图12描述的用含氢绝缘膜HF的氢退火步骤(图1中的步骤S108至S110)。
[0118]具体而言，对于比较示例的半导体器件，首先通过与参照图2至图10描述的步骤相似的步骤形成ΟΝΟ膜0Ν、绝缘膜G0X2、栅极电极CG1和G1、延伸区域ΕΧ1和ΕΧ2以及晕圈区域HR。随后，在室中放置由半导体衬底SB组成的半导体晶片，并且在室中的氛围被调整成氢氛围之时热处理半导体晶片。因此执行氢退火以修复在半导体衬底SB与栅极绝缘膜之间的界面处的缺陷。随后，执行与参照图13至图17描述的步骤相似的步骤以形成比较示例的半导体器件。
[0119]比较示例的半导体器件具有以下难点。具体而言，在如在比较示例的半导体器件中那样与非易失性存储器的存储器单元一起提供外围电路中的MISFET时，性质变化在半导体衬底上的半导体元件中出现。另外，必须安装附加装置、比如以上描述的室，从而造成半导体器件的制造工艺成本增加。
[0120]在氢氛围中的氢退火期间在半导体器件中的性质变化例如由归因于氢退火的硼(B)去激活现象引起。对于在外围电路区域中提供的p沟道MISFET，在氢氛围中执行氢退火时，去激活向栅极电极或者扩散区域中注入的硼。因此，在栅极电极中出现耗尽，并且在源极与漏极区域之间的电阻增加。对于在外围电路区域1B中提供的η沟道MISFET，通过去激活在晕圈区域中引入的硼来使它的短沟道特性退化。
[0121]因此，在第一实施例中，在有选择地形成图12中所示的含氢绝缘膜HF之时执行氢退火，而不是在氢氛围中的氢退火，从而在如以上描述的那样在外围电路区域中在配置CMOS的半导体元件时防止由硼的去激活所引起的性质变化。
[0122]如参照图11和图12描述的那样，可以使用在另一绝缘膜等的沉积中使用的装置来形成含氢绝缘膜HF。可以使用用于激活源极/漏极区域的退火装置来执行用于氢退火的热处理。可以使用在去除另一绝缘膜时使用的蚀刻装置来去除含氢绝缘膜HF。因此可以使用现有装置来执行在第一实施例中的氢退火。这消除需要提供用于在氢氛围中的氢退火的附加热处理室。因而，可以减少半导体器件的制造成本。
[0123]在第一实施例中，由于未执行在氢氛围中的氢退火，所以可以在外围电路区域1B中在配置CMOS的半导体元件中防止去激活硼。这是因为在如参照图12描述的那样在外围电路区域1B中去除含氢绝缘膜HF之后执行氢退火。这使得有可能修复在存储器单元区域1A中在作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB之间的界面处的缺陷并且防止在外部电路区域1B中去激活硼。因此，即使与非易失性存储器一起提供配置外围电路的元件，仍然有可能防止在外围电路区域1B中的半导体元件中的性质变化。因而，可以提高半导体器件的性能。
[0124]具体而言，对于在外围电路区域1B中提供的p沟道MISFET，可以防止栅极电极中的耗尽和在源极区域与漏极区域之间的电阻增加。对于在外围电路区域1B中提供的η沟道MISFET，由于可以防止去激活在晕圈区域HR中引入的硼，所以可以防止短沟道特性退化。在第一实施例中，在半导体元件在存储器单元区域1A中由氮化硅膜覆盖之时执行热处理(氢退火)。这里提到的氮化硅膜是指在存储器单元区域1A中提供的含氢绝缘膜HF。因而，存储器单元Q1在热处理期间从氮化硅膜接收应力，因此可以提高电荷的迀移率。
[0125]第二实施例
[0126]现在参照图18和图19描述制造根据第二实施例的半导体器件的方法，其中在形成配置晶体管的源极/漏极区域的扩散区域之后执行氢退火。图18和图19各自是第二实施例的半导体器件在半导体器件的制造工艺期间的截面图。图18和图19中的每幅图也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0127]在第二实施例中，首先通过与参照图1至图10、图13和图14描述的步骤相似的步骤在半导体衬底SB上形成存储器单元Q1和低耐受电压MISFET TQ2。具体而言，如参照图10描述的那样执行延伸区域EX2的形成步骤，然后依次地形成侧壁SW(见图13)以及扩散区域D1和D2(见图14)而未执行参照图1 1和图12描述的步骤。
[0128]随后，如图18中所示，绝缘膜0X和含氢绝缘膜HF按照这一顺序例如通过CVD工艺而被形成于半导体衬底SB的整个主表面之上。绝缘膜0X例如由氧化硅膜组成。含氢绝缘膜HF由包含相对大量氢的氮化硅膜组成。因而，包括作为栅极绝缘膜的0N0膜0Ν和栅极电极CG1的堆叠膜的上表面、在堆叠膜的侧壁上的侧壁SW的表面以及扩散区域D1的上表面由绝缘膜0X和含氢绝缘膜HF按照这一顺序覆盖。包括绝缘膜G0X2和栅极电极G1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D2的上表面也由绝缘膜0X和含氢绝缘膜HF覆盖。含氢绝缘膜HF例如具有1 X 1021/cm3或者更多的氢含量。
[0129]随后，如图19中所示，通过光刻技术和蚀刻工艺去除在外围电路区域1B中的含氢绝缘膜HF和绝缘膜0X。因而，从含氢绝缘膜HF和绝缘膜0X暴露在外围电路区域1B中的半导体衬底SB的主表面、包括绝缘膜G0X2和栅极电极G1的堆叠膜以及侧壁SW。由于在存储器单元区域1A中的含氢绝缘膜HF和绝缘膜0X未被去除、因此保留于其中，所以包括0N0膜0Ν和栅极电极CG1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D1仍然由绝缘膜0X和含氢绝缘膜HF覆盖。
[0130]随后，热处理包括半导体衬底SB的半导体晶片。因而，向在0N0膜0N与半导体衬底SB之间的界面中引入含氢绝缘膜HF中的氢⑶。具体而言，向0N0膜0N的底部、即绝缘膜IF1的底部与半导体衬底SB的主表面接触的区域中引入氢。因此执行氢退火，由此可以修复在绝缘膜IF1与半导体衬底SB之间的界面处的缺陷。
[0131]在第二实施例中，在形成存储器单元Q1和低耐受电压MISFET TQ2的相应扩散区域D1和D2之后执行氢退火。因此，可以通过氢退火来扩散在源极/漏极区域中引入的杂质。换而言之，可以通过一个热处理步骤共同地执行氢退火和扩散退火。这简化半导体器件的制造工艺。
[0132]随后，例如通过湿蚀刻工艺去除含氢绝缘膜HF和绝缘膜0X，然后通过与参照图15至图17描述的步骤相似的步骤形成具有与图17中所示半导体器件的配置相似的配置的半导体器件。
[0133]如以上描述的那样，在制造第二实施例的半导体器件的方法中，在步骤S112之后执行图1中所示步骤S108至S110。具体而言，在如在第二实施例中那样在形成侧壁SW以及扩散区域D1和D2之后执行用含氢绝缘膜HF的氢退火(见图19)时，也可以提供与在第一实施例中的效果相似的效果。
[0134]执行氢退火以便修复在工艺期间出现的界面缺陷；因此，如果可能，则希望在稍后步骤中(在形成存储器单元和外围电路晶体管之后)执行氢退火。尽管在存储器单元Q1的栅极绝缘膜与半导体衬底SB之间的界面处的缺陷的数目随着侧壁SW以及扩散区域D1和D2的形成步骤而增加，但是第二实施例允许修复这样的缺陷。因而，与第一实施例相比，可以进一步减少在完成的半导体器件中的存储器单元Q1中的界面缺陷的数目。
[0135]第三实施例
[0136]现在参照图20和图21描述用具有高氢浓度的含氢绝缘膜和具有低氢浓度的含氢绝缘膜执行氢退火。图20和图21各自是第三实施例的半导体器件在半导体器件的制造工艺期间的截面图。图20和图21也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0137]在第三实施例中，首先执行与在第二实施例中的步骤相似的步骤以产生图18中所示结构。具体而言，在半导体衬底SB上形成存储器单元Q1和低耐受电压MISFET TQ2而无氢退火，然后绝缘膜0X和含氢绝缘膜HF按照这一顺序被形成在半导体衬底SB上。
[0138]随后，如图20中所示，通过光刻技术和蚀刻工艺去除在外围电路区域1B中的含氢绝缘膜HF和绝缘膜0X。因而，从含氢绝缘膜HF和绝缘膜0X暴露在外围电路区域1B中的半导体衬底SB的主表面、包括绝缘膜G0X2和栅极电极G1的堆叠膜以及侧壁SW。由于在存储器单元区域1A中的含氢绝缘膜HF和绝缘膜0X未被去除、因此保留于其中，所以包括0N0膜0Ν和栅极电极CG1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D1仍然由绝缘膜0X和含氢绝缘膜HF覆盖。
[0139]随后，如图21中所示，例如通过CVD工艺在半导体衬底SB的整个主表面之上形成含氢绝缘膜LHF。含氢绝缘膜LHF包含相对少量氢并且例如由氮化硅膜组成。因而，包括作为栅极绝缘膜的0N0膜0Ν和栅极电极CG1的堆叠膜的上表面、在堆叠膜的侧壁上的侧壁SW的表面、扩散区域D1的上表面以及含氢绝缘膜HF由含氢绝缘膜LHF覆盖。包括绝缘膜G0X2和栅极电极G1的堆叠膜、在堆叠膜的侧壁上的侧壁SW以及扩散区域D2的上表面也由含氢绝缘膜LHF覆盖。含氢绝缘膜LHF例如具有小于1 X 1021/cm3的氢含量。
[0140]换而言之，含氢绝缘膜LHF具有比含氢绝缘膜HF的氢含量更低的氢含量。具体而言，在存储器单元区域1A中的存储器单元Q1由具有高氢含量的膜覆盖，而在外围电路区域1B中的低耐受电压MISFET TQ2由具有低氢含量的膜覆盖。
[0141]随后，热处理包括半导体衬底SB的半导体晶片。因而，向在0N0膜0N与半导体衬底SB之间的界面中引入在含氢绝缘膜HF中的氢⑶。具体而言，向0N0膜0N的底部、即绝缘膜IF1的底部与半导体衬底SB的主表面接触的区域中引入氢。因此执行氢退火，由此可以修复在绝缘膜IF1与半导体衬底SB之间的界面处的缺陷。
[0142]在这一步骤中，从含氢绝缘膜LHF向MISFET Q2中可证实地扩散氢。然而，由于含氢绝缘膜LHF具有低氢含量，所以即使在氢退火之后仍然可以抑制由于去激活硼导致的半导体元件中的性质变化。
[0143]随后，例如通过湿蚀刻工艺去除含氢绝缘膜LHF和HF以及绝缘膜0X，然后通过与参照图15至图17描述的步骤相似的步骤形成具有与图17中所示半导体器件的配置相似的配置的半导体器件。
[0144]第三实施例提供与第二实施例的效果相似的效果。
[0145]在第三实施例中，在半导体元件不仅在存储器单元区域1A中而且在外围电路区域1B中由氮化硅膜覆盖之时执行热处理(氢退火)。这里提到的氮化硅膜是指在存储器单元区域1A中的含氢绝缘膜HF和LHF并且是指在外围电路区域1B中的含氢绝缘膜LHF。因而，存储器单元Q1和低耐受电压MISFET TQ2各自在热处理期间从氮化硅膜接收应力；因此，可以提尚电荷的迁移率。
[0146]如在第一实施例中那样，可以在形成延伸区域EX1和EX2之后、但是在形成侧壁SW以及扩散区域D1和D2之前的定时，执行用含氢绝缘膜HF和含氢绝缘膜LHF的氢退火。
[0147]第四实施例
[0148]现在参照图22至图32描述在通过所谓的栅极最后工艺在外围电路区域中形成元件时以及在形成具有拆分栅极结构的M0N0S存储器时，用含氢绝缘膜执行氢退火。图22至图32各自是第四实施例的半导体器件在半导体器件的制造工艺期间的截面图。图22至图32中的每幅图也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0149]首先，如图22中所示，提供半导体衬底SB，然后在半导体衬底SB的主表面中提供的沟槽中形成元件隔离区域STI。随后，通过光刻技术和离子注入工艺向半导体衬底SB的主表面中引入P型杂质(例如硼(B))，由此在存储器单元区域1A中的半导体衬底SB的主表面中形成P型阱MPW，并且在外围电路区域1B中的半导体衬底SB的主表面中形成p型阱PW。随后，绝缘膜G0X2、多晶硅膜PS1和绝缘膜(帽绝缘膜)CF按照这一顺序被形成在半导体衬底SB的主表面上。
[0150]随后，如图23中所示，通过光刻技术和蚀刻工艺处理绝缘膜CF、多晶硅膜PS1和绝缘膜G0X2以暴露半导体衬底SB的主表面。因而，在存储器单元区域1A中形成由多晶硅膜PS1组成的选择栅极电极CG2和由绝缘膜G0X2组成的下层栅极绝缘膜GF。另外，通过这样的处理，在外围电路区域1B中形成由多晶硅膜PS1组成的虚栅极电极DG和由绝缘膜G0X2组成的下层栅极绝缘膜GF。
[0151]随后，如图24中所示，在半导体衬底SB之上形成由堆叠膜组成的0N0膜0Ν，该堆叠膜包括按照这一顺序堆叠的绝缘膜IF1、电荷存储膜EC和绝缘膜IF2。在以下描述中使用的附图中，为了简单图示而以单个膜的形式示出具有堆叠结构的0N0膜0N。随后，在0N0膜ON之上形成多晶硅膜PS2。通过与在第一实施例中的工艺相似的工艺形成0N0膜0N。例如通过CVD工艺形成多晶硅膜PS2。在第一堆叠膜和第二堆叠膜中的每个堆叠膜的两侧上的侧壁以及这样的堆叠膜的上表面由0N0膜0Ν和多晶硅膜PS2覆盖，第一堆叠膜包括栅极绝缘膜GF、选择栅极电极CG2和绝缘膜CF，并且第二堆叠膜包括栅极绝缘膜G、虚栅极电极DG和绝缘膜CF。
[0152]随后，如图25中所示，通过各向异性蚀刻来处理多晶硅膜PS2，由此部分地暴露0N0膜0Ν的上表面。通过这样的处理，多晶硅膜PS2以自对准方式保留在选择栅极电极CG2的两侧上的侧壁上以便在每个侧壁旁边而0N0膜0Ν在其之间，并且多晶硅膜PS2具有侧壁形状。多晶硅膜PS2也保留在虚栅极电极DG的侧壁上。
[0153]随后，去除从侧壁形状的多晶硅膜PS2暴露的0N0膜0Ν，由此暴露半导体衬底SB的主表面和绝缘膜CF的上表面。随后，在0N0膜0Ν和多晶硅膜PS2被部分地留下而在存储器单元区域1A中在第一堆叠膜的一个侧壁旁边之时，通过光刻技术和蚀刻工艺去除在其它区域中的0N0膜0Ν和多晶硅膜PS2。
[0154]随后，在包括选择栅极电极CG2的第一堆叠膜的一个侧壁上形成包括多晶硅膜PS2的存储器栅极电极MG而0N0膜0Ν在其之间。换而言之，0N0膜0Ν存在于存储器栅极电极MG与选择栅极电极CG2之间并且也存在于存储器栅极电极MG与半导体衬底SB的主表面之间。具体而言，0N0膜0Ν具有L形截面而从在存储器栅极电极MG与选择栅极电极CG2之间的区域被连续地提供到在存储器栅极电极MG与半导体衬底SB的主表面之间的区域。从多晶硅膜PS2和0N0膜0Ν暴露第一堆叠膜的另一侧壁和第二堆叠膜的两个侧壁。
[0155]随后，如图26中所示，以与参照图7、图9和图10描述的相同方式形成延伸区域EX1和EX2以及晕圈区域。图26省略对在外围电路区域1B中形成的该对晕圈区域的图示。在存储器单元区域1A中跨包括第一堆叠膜、0N0膜0Ν和存储器栅极电极MG的结构在半导体衬底SB的主表面上在该结构的两侧上成对形成延伸区域EX1。在外围电路区域1B中的第二堆叠膜的两侧上的半导体衬底SB的主表面上跨第二堆叠膜成对形成延伸区域EX2。延伸区域EX1和EX2各自是η型半导体区域，而晕圈区域各自是ρ型半导体区域。
[0156]随后，以与参照图13和图14描述的相同方式形成侧壁SW以及扩散区域D1和D2。扩散区域D1是在存储器单元区域1Α中提供的一对η型半导体区域。扩散区域D2是在外围电路区域1Β中提供的一对η型半导体区域。这造成在存储器单元区域1Α中形成包括延伸区域ΕΧ1和扩散区域D1的源极/漏极区域以及在外围电路区域1Β中形成包括延伸区域ΕΧ2和扩散区域D2的源极/漏极区域。
[0157]随后，如图27中所示，执行与参照图18和图19描述的步骤相似的步骤。具体而言，在半导体衬底SB之上形成绝缘膜0X和含氢绝缘膜HF，然后有选择地去除在 外围电路区域1B中的绝缘膜0X和含氢绝缘膜HF。随后，通过热处理，在存储器单元区域1A中覆盖第一堆叠膜、0N0膜0Ν和存储器栅极电极MG的含氢绝缘膜HF中的氢被扩散和引入到在栅极绝缘膜GF与半导体衬底SB的主表面之间的界面中以及在0N0膜0Ν与半导体衬底SB的主表面之间的界面中。这使得有可能修复在栅极绝缘膜GF与半导体衬底SB之间以及在作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB之间的界面缺陷。
[0158]如在第一实施例中那样，可以在形成延伸区域EX1和EX2之后、但是在形成侧壁SW以及扩散区域D1和D2之前执行氢退火。备选地，如在第三实施例中那样，可以在氢退火之前形成具有低氢含量的含氢绝缘膜LHF(见图21)。
[0159]随后，如图28中所示，去除含氢绝缘膜HF和绝缘膜0X，然后通过与参照图15描述的步骤相似的步骤形成硅化物。这造成在扩散区域D1和D2的表面上以及在存储器栅极电极MG的表面上形成硅化物层S1。由于选择栅极电极CG2和虚栅极电极DG的上表面由绝缘膜CF覆盖，所以未在这样的上表面上形成硅化物层S1。
[0160]随后，如图29中所示，未描绘的蚀刻停止膜和层间绝缘膜CL1按照这一顺序例如通过CVD工艺而形成以便覆盖半导体衬底SB的整个主表面。层间绝缘膜CL1具有比第一堆叠膜和第二堆叠膜中的每个堆叠膜更大的厚度并且被形成以便覆盖第一堆叠膜、存储器栅极电极MG和第二堆叠膜。随后，通过CMP等抛光层间绝缘膜CL1的上表面，由此去除绝缘膜CF以暴露选择栅极电极CG2和虚栅极电极DG的上表面。一起抛光和去除在存储器栅极电极MG的上表面上提供的硅化物层S1。
[0161]因而，在存储器单元区域1A形成作为拆分栅极M0N0S存储器的存储器单元Q3，存储器单元Q3包括延伸区域EX1、扩散区域D1、选择栅极电极CG2、0N0膜0N和存储器栅极电极MG。
[0162]具体而言，选择栅极电极CG2和该对源极/漏极区域在存储器单元区域1A中配置选择晶体管，源极/漏极区域是在选择栅极电极CG2的两侧上的半导体衬底SB部分的上表面上提供的。另外，存储器栅极电极MG和源极/漏极区域在存储器单元区域1A中配置存储器晶体管，源极/漏极区域是在存储器栅极电极MG的两侧上的半导体衬底SB部分的上表面上提供的。在存储器栅极电极MG之下的0N0膜0Ν配置存储器晶体管的栅极绝缘膜。
[0163]以这一方式，选择晶体管和存储器晶体管共享该对源极/漏极区域并且共同地配置存储器单元Q3。
[0164]随后，如图30中所示，去除在外围电路区域1B中的虚栅极电极DG。具体而言，用光刻技术在存储器单元区域1A中形成覆盖选择栅极电极CG2和存储器栅极电极MG的上表面的未描绘的抗蚀剂膜。
[0165]随后，通过以抗蚀剂膜作为掩模的蚀刻来去除虚栅极电极DG。随后，去除抗蚀剂膜。因此去除虚栅极电极DG，由此在外围电路区域1B中的栅极绝缘膜GF上形成沟槽。换而言之，在外围电路区域1B中的栅极绝缘膜GF上的沟槽对应于通过去除虚栅极电极DG而产生的空间。
[0166]随后，如图31中所示，在半导体衬底SB之上、即在层间绝缘膜CL1和沟槽的内面(底部和侧壁)之上形成绝缘膜HK。随后，在半导体衬底SB之上、即在绝缘膜HK之上形成作为用于栅极电极的导电膜的金属膜以便完全地填充沟槽。沟槽的内侧即使在绝缘膜HK的形成步骤之后仍然未由绝缘膜HK完全填充而由金属膜完全地填充。也在层间绝缘膜CL1之上形成金属膜。
[0167]绝缘膜HK是用于栅极绝缘膜的绝缘膜，而金属膜是用于栅极电极的导电膜。具体而言，绝缘膜HK还用作在外围电路区域1B中提供的低耐受电压MISFET的栅极绝缘膜。绝缘膜HK是具有比氧化硅和氮化硅中的每一个更高的介电常数(电容率)的绝缘材料的膜、即所谓高k膜(高介电常数膜)。在本申请中，高k膜或者高介电常数膜是指具有高于氮化硅的介电常数(电容率)的膜。
[0168]可以使用金属氧化物膜作为绝缘膜HK，金属氧化物膜比如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或者氧化镧膜。这样的金属氧化物膜还可以包含氮(N)和硅(Si)中的一个或者二者。可以例如通过原子层沉积(ALD)工艺形成绝缘膜HK。绝缘膜HK具有例如3nm的厚度。在高介电常数膜(这里为绝缘膜HK)用作栅极绝缘膜时，与使用氧化硅膜的情况比较可以增加栅极绝缘膜的物理厚度；因此，可以减少漏电流。
[0169]这样的金属膜的示例包括氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜和铝(A1)膜。金属膜可以由包括这样的膜中的一些膜的堆叠膜配置。这里描述的金属膜是指表现金属导电性的导电膜并且不仅包括简单金属膜(纯金属膜)或者合金膜而且包括表现金属导电性的金属化合物膜。可以例如通过溅射工艺形成金属膜。
[0170]例如金属膜由包括氮化钛(TiN)膜和在氮化钛膜上的铝(A1)膜的堆叠膜配置。在这样的情况下，铝膜优选地比氮化钛膜更厚。铝膜由于它的低电阻而保证稍后形成栅极电极G2的低电阻。为了更好地理解附图，图31省略对堆叠膜的堆叠结构的图示而以一个膜的形式示出金属膜。
[0171]随后，通过CMP等去除在沟槽外部的非必需的金属膜和绝缘膜HK，从而在外围电路区域1B中的沟槽中留下绝缘膜HK和金属膜。这造成在外围电路区域1B中的栅极绝缘膜GF上形成由填充沟槽的金属膜形成的栅极电极G2。因而，在外围电路区域1B中形成包括延伸区域EX2、扩散区域D2和作为金属栅极电极的栅极电极G2的低耐受电压MISFET Q4。
[0172]具体而言，栅极电极G2和该对源极/漏极区域在外围电路区域1B中配置低耐受电压MISFET Q4，源极/漏极区域是在栅极电极G2的两侧上的半导体衬底SB部分的上表面上提供的。直接地在栅极电极G2之下的绝缘膜HK和栅极绝缘膜GF配置低耐受电压MISFETQ4的栅极绝缘膜。
[0173]随后，如图32中所示，例如通过CVD工艺在半导体衬底SB的主表面之上形成由氧化硅膜等组成的层间绝缘膜CL2。因而，层间绝缘膜CL1、选择栅极电极CG2、存储器栅极电极MG和栅极电极G2的上表面由层间绝缘膜CL2覆盖。随后，通过光刻技术和干蚀刻工艺形成穿透层间绝缘膜CL2的接触孔以及穿透层间绝缘膜CL2和CL1的接触孔。
[0174]穿透层间绝缘膜CL2的接触孔各自是将由用于向选择栅极电极CG2、存储器栅极电极MG和栅极电极G2中的每个栅极电极供应电势的接触塞CP填充的开口。穿透层间绝缘膜CL2和CL1的接触孔各自是将由用于向源极/漏极区域中的每个区域供应电势的接触塞CP填充的开口。
[0175]可以通过已知的硅化工艺在选择栅极电极CG2和存储器栅极电极MG的上表面之上形成未描绘的硅化物层。为了形成硅化物层，形成金属膜而在外围电路区域1B中的栅极电极G2的上表面由未描绘的绝缘膜覆盖，并且金属膜与选择栅极电极CG2和存储器栅极电极MG中的每个栅极电极反应，然后通过化学溶液去除未反应的过量金属膜。在这一步骤期间，金属栅极电极G2由绝缘膜覆盖；因此，栅极电极G2未被暴露于化学溶液和未被去除。
[0176]随后，通过与参照图17描述的步骤相似的步骤形成多个接触塞CP、层间绝缘膜IL和互连M1，并且由此形成第四实施例的半导体器件。接触塞CP中的一些接触塞各自耦合到源极或者漏极区域。其它接触塞CP各自耦合到在未描绘的区域中的选择栅极电极CG2、存储器栅极电极MG和栅极电极G2之一。
[0177]现在参照图41描述非易失性存储器的示例操作。
[0178]图41是示出第四实施例中的对于“写入”、“擦除”和“读取”向选择的存储器单元的每个部分施加电压的示例条件的表。图41的表列举对于“写入”、“擦除”和“读取”中的每个操作向如图32中所示存储器单元的存储器栅极电极MG施加的电压Vmg、向其源极区域施加的电压Vs、向其选择栅极电极CG2施加的电压Vcg、向其漏极区域施加的电压Vd和向在半导体衬底的上表面中的P型阱施加的基极电压Vb。这里描述的选择的存储器单元是指被选择为用于“写入”、“擦除”和“读取”的对象的存储器单元。
[0179]图41的表示出电压施加条件的优选但是非限制的示例，并且可以根据需要变化该条件。图41的表示出使用SSI方法作为写入方法而使用FN方法作为擦除方法的情况。FN注入方法可以用作写入方法。然而，带到带隧穿(BTBT)方法并未用作擦除方法。
[0180]SSI方法视为如下操作方法，在该操作方法中，通过向电荷存储膜EC中注入热电子来执行向存储器单元的写入。FN方法视为如下操作方法，在该操作方法中，通过电子或者空穴的隧穿来执行写入或者擦除。对FN方法换而言之，通过FN方法的写入视为如下操作方法，在该操作方法中，通过FN隧穿效应向氮化硅膜(图24中所示电荷存储膜EC)中注入电子来执行向存储器单元的写入。通过FN方法的擦除视为如下操作方法，在该操作方法中，通过FN隧穿效应向电荷存储膜EC中注入空穴来执行对存储器单元的擦除。现在具体描述这样的操作方法。
[0181]这一示例情况使用如下写入方法，在该写入方法中，通过源极侧热电子注入执行写入(热电子注入写入方法)、即所谓SSI方法。
[0182]在SSI方法中，执行写入如下。向作为写入对象的选择的存储器单元的每个部分施加图41的表中的“写入操作电压”中所示的电压(Vmg = 10V，Vs = 5V，Vcg = IV，Vd =
0.5V，Vb = 0V)。响应于此，向在选择的存储器单元的0N0膜ON中的电荷存储膜EC中注入电子以执行写入。
[0183]这时，在两个栅极电极(存储器栅极电极MG和选择栅极电极CG2)之间的区域之下的沟道区域(在源极与漏极之间)中生成热电子并且注入到在存储器栅极电极MG之下的0N0膜0Ν中的作为电荷存储部分的电荷存储膜EC中。在0N0膜0Ν中的电荷存储膜EC的俘获级中捕获注入的热电子。因而，提升存储器晶体管的门限电压。换而言之，存储器晶体管进入写入状态。
[0184]在FN方法中，执行擦除如下。向作为擦除对象的选择的存储器单元的每个部分施加图41中的“擦除操作电压”中所示的电压(Vmg = 12V，Vs = 0V，Vcg = 0V，Vd = 0V，Vb=OV)。响应于此，在选择的存储器单元中，通过隧穿从存储器栅极电极MG向在0N0膜0Ν中的电荷存储膜EC中注入空穴。这时，通过FN隧穿(FN隧穿效应)经过氧化硅膜(图24中所示绝缘膜IF1)隧穿从存储器栅极电极MG向0N0膜0Ν中注入空穴。在0N0膜0Ν中的电荷存储膜EC的俘获级中捕获空穴。因而，降低存储器晶体管的门限电压。换而言之，存储器晶体管进入擦除状态。
[0185]在FN方法中，可以通过隧穿从半导体衬底SB向0N0膜0Ν中的电荷存储膜EC中注入空穴来执行擦除。在这样的情况下，将擦除操作电压设置成图41的表中的“擦除操作电压”而具有相反极性。
[0186]例如对于读取，向作为读取对象的选择的存储器单元的每个部分施加图41中的“读取操作电压”中所示的电压。将向用于读取的存储器栅极电极MG施加的电压Vmg设置成在存储器晶体管在写入状态中的门限电压与其在擦除状态中的门限电压之间的中间值，由此可以确定存储器晶体管的状态、即写入或者擦除。
[0187]如以上参照图2 2至图32描述的那样，第四实施例运用所谓的栅极最后工艺，在该栅极最后工艺中，形成虚栅极电极，然后形成源极/漏极区域，然后去除虚栅极电极，并且随后在通过去除虚栅极电极而产生的空间中形成用于低耐受电压MISFET Q4的栅极电极G2。换而言之，对于制造第四实施例的半导体器件的方法，通过栅极最后工艺形成外围电路中的元件，并且形成拆分栅极M0N0S存储器。在这一制造方法中，在参照图27描述的步骤中有选择地执行氢退火，由此可以提供与在第一实施例中的效果相似的效果。
[0188]第五实施例
[0189]现在参照图33至图40描述在外围电路区域中通过栅极最后工艺形成半导体元件时和在存储器单元区域中形成具有单栅极结构的M0N0S存储器时，用含氢绝缘膜执行氢退火。图33至图40各自是第五实施例的半导体器件在半导体器件的制造工艺期间的截面图。图33至图40中的每幅图也图示在其左侧上的存储器单元区域1A和在其右侧上的外围电路区域1B。
[0190]首先，如图33中所示，提供半导体衬底SB，然后在半导体衬底SB的主表面中提供的沟槽中形成元件隔离区域STI。随后，通过光刻技术和离子注入工艺向半导体衬底SB的主表面中引入P型杂质(例如硼(B))，由此在存储器单元区域1A中的半导体衬底SB的主表面中形成P型阱MPW，而在外围电路区域1B中的半导体衬底SB的主表面中形成ρ型阱PW。随后，在半导体衬底SB的主表面之上形成由堆叠膜组成的0N0膜0Ν，堆叠膜包括依次堆叠的绝缘膜IF1、电荷存储膜EC和绝缘膜IF2。随后，多晶硅膜PS1和绝缘膜CF按照这一顺序例如通过CVD工艺而被形成在ΟΝΟ膜之上。
[0191]随后，如图34中所示，用光刻技术和蚀刻工艺处理绝缘膜CF、多晶硅膜PS1和0Ν0膜ON以暴露半导体衬底SB的主表面。因而，在存储器单元区域1A中形成由多晶硅膜PS1组成的栅极电极CG1和由0N0膜0Ν组成的下层栅极绝缘膜。另外，通过这样的处理，在外围电路区域1B中形成由多晶硅膜PS1组成的虚栅极电极DG和由0N0膜0Ν组成的下层栅极绝缘膜。
[0192]随后，如图35中所示，以与参照图26描述的相同方式形成延伸区域EX1和EX2、晕圈区域、侧壁SW以及扩散区域D1和D2。图35省略对在外围电路区域1B中形成的该对晕圈区域的图示。
[0193]随后，如图36中所示，执行与参照图18和图19描述的步骤相似的步骤。具体而言，在半导体衬底SB之上形成绝缘膜0X和含氢绝缘膜HF，然后有选择地去除在外围电路区域1B中的绝缘膜0X和含氢绝缘膜HF。随后，通过热处理来扩散在存储器单元区域1A中覆盖栅极电极CG1、0N0膜0Ν和侧壁SW的含氢绝缘膜HF中的氢并且引入到在作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB的主表面之间的界面中。这使得有可能修复在存储器单元区域1A中的作为栅极绝缘膜的0N0膜0Ν与半导体衬底SB之间的界面缺陷。
[0194]如在第一实施例中那样，可以在形成延伸区域EX1和EX2之后、但是在形成侧壁SW以及扩散区域D1和D2之前执行氢退火。备选地，如在第三实施例中那样，可以在氢退火之前形成具有低氢含量的含氢绝缘膜LHF(见图21)。
[0195]随后，如图37中所示，去除含氢绝缘膜HF和绝缘膜0X，然后通过与参照图15描述的步骤相似的步骤形成硅化物。这造成在扩散区域D1和D2的表面上形成硅化物层S1。由于栅极电极CG1和虚栅极电极DG的上表面由绝缘膜CF覆盖，所以未在这样的上表面上形成硅化物层S1。
[0196]随后，未描绘的蚀刻停止膜和层间绝缘膜CL1按照这一顺序例如通过CVD工艺来形成以便覆盖半导体衬底SB的整个主表面。随后，通过CMP等抛光层间绝缘膜CL1的上表面，由此去除绝缘膜CF，并且暴露栅极电极CG1和虚栅极电极DG的上表面。
[0197]因而，在存储器单元区域1A中形成作为单栅极M0N0S存储器的存储器单元Q5，该存储器单元Q5包括延伸区域EX1、扩散区域D1、栅极电极CG1和0N0膜0Ν。
[0198]随后，如图38中所示，通过与参照图30描述的步骤相似的步骤去除在外围电路区域1B中的虚栅极电极DG。随后，去除在外围电路区域1B中的0N0膜0N。这造成形成与通过去除0N0膜0Ν和虚栅极电极DG而产生的空间对应的沟槽。
[0199]随后，如图39中所示，通过与参照图39描述的步骤相似的步骤在沟槽中形成作为高k膜的绝缘膜HK和作为金属栅极电极的栅极电极G3。因而，在外围电路区域1B中形成包括延伸区域EX2、扩散区域D2和作为金属栅极电极的栅极电极G3的低耐受电压MISFETQ60
[0200]具体而言，在栅极电极G3的两侧上的半导体衬底SB部分的上表面上提供的栅极电极G3和一对源极/漏极区域在外围电路区域1B中配置低耐受电压MISFET Q6。直接地在栅极电极G3之下的绝缘膜HK配置低耐受电压MISFET Q6的栅极绝缘膜。
[0201]随后，如图40中所示，通过与参照图32描述的步骤相似的步骤形成层间绝缘膜CL2、多个接触孔、多个接触塞CP、层间绝缘膜IL和多个互连Ml。因而，形成第五实施例的半导体器件。接触塞CP中的一些接触塞CP耦合到源极或者漏极区域。其它接触塞CP各自在未描绘的区域中耦合到栅极电极CG1和栅极电极G3之一。
[0202]在第五实施例中的存储器单元区域1A中形成的存储器单元Q5是通过与在第一实施例中描述的存储器单元Q1 (见图17)的操作相似的操作向其执行写入的非易失性存储器。
[0203]如以上描述的那样，在第五实施例中，在外围电路区域1B中通过所谓的栅极最后工艺形成低耐受电压MISFET Q6。具体而言，在制造第五实施例的半导体器件的方法中，在外围电路区域中通过栅极最后工艺形成元件，而在存储器单元区域中形成单栅极M0N0S存储器。在制造方法中，在参照图36描述的步骤中有选择地执行氢退火，由此可以提供与在第一实施例中的效果相似的效果。
[0204]虽然上文已经根据发明人实现的本发明的一些实施例描述本发明，但是本发明不应限于此，并且将认识可以在范围内进行其各种修改或者变更而未脱离本发明的主旨。
【主权项】
1.一种制造包括非易失性存储器的存储器单元的半导体器件的方法，所述方法包括以下步骤: (a)提供半导体衬底，所述半导体衬底具有包括第一区域和第二区域的上表面； (b)在所述第一区域中在所述半导体衬底之上形成第一栅极电极，其中包括电荷存储膜的第一绝缘膜在所述半导体衬底与所述第一栅极电极之间，以及在所述第二区域中在所述半导体衬底之上形成第二栅极电极，其中第二绝缘膜在所述半导体衬底与所述第二栅极电极之间； (c)在所述第一区域中在所述半导体衬底之上形成含氢绝缘膜，所述含氢绝缘膜覆盖所述第一绝缘膜和所述第一栅极电极并且暴露所述第二区域； (d)在所述步骤(c)之后，对所述半导体衬底执行热处理； (e)在所述步骤(d)之后，去除所述含氢绝缘膜；以及 (f)在所述半导体衬底的部分的主表面之上形成第一源极/漏极区域，所述部分位于所述第一栅极电极的两侧上，以及在所述半导体衬底的部分的主表面之上形成第二源极/漏极区域，所述部分位于所述第二栅极电极的两侧上， 其中所述第一源极/漏极区域、所述第一绝缘膜和所述第一栅极电极配置所述存储器单元，以及 其中所述第二源极/漏极区域、所述第二绝缘膜和所述第二栅极电极配置场效应晶体管。2.根据权利要求1所述的方法，其中所述场效应晶体管包含P型杂质。3.根据权利要求1所述的方法，其中在所述步骤(d)中，在惰性气体氛围中执行所述热处理。4.根据权利要求1所述的方法，其中所述步骤(f)还包括以下步骤: (fl)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一低浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二低浓度杂质扩散区域；以及 (f2)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一高浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二高浓度杂质扩散区域， 其中所述第一高浓度杂质扩散区域中的每个第一高浓度杂质扩散区域具有比所述第一低浓度杂质扩散区域中的每个第一低浓度杂质扩散区域更高的杂质浓度， 其中所述第二高浓度杂质扩散区域中的每个第二高浓度杂质扩散区域具有比所述第二低浓度杂质扩散区域中的每个第二低浓度杂质扩散区域更高的杂质浓度， 其中所述第一低浓度杂质扩散区域和所述第一高浓度杂质扩散区域配置所述第一源极/漏极区域， 其中所述第二低浓度杂质扩散区域和所述第二高浓度杂质扩散区域配置所述第二源极/漏极区域，以及 其中在所述步骤(Π)与所述步骤(f2)之间执行所述步骤(c)至(e)。5.根据权利要求1所述的方法，其中所述步骤(f)还包括以下步骤: (fl)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一低浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二低浓度杂质扩散区域；以及 (f2)在所述第一区域中在所述半导体衬底的所述主表面中形成一对第一高浓度杂质扩散区域，以及在所述第二区域中在所述半导体衬底的所述主表面中形成一对第二高浓度杂质扩散区域， 其中所述第一高浓度杂质扩散区域中的每个第一高浓度杂质扩散区域具有比所述第一低浓度杂质扩散区域中的每个第一低浓度杂质扩散区域更高的杂质浓度， 其中所述第二高浓度杂质扩散区域中的每个第二高浓度杂质扩散区域具有比所述第二低浓度杂质扩散区域中的每个第二低浓度杂质扩散区域更高的杂质浓度， 其中所述第一低浓度杂质扩散区域和所述第一高浓度杂质扩散区域配置所述第一源极/漏极区域， 其中所述第二低浓度杂质扩散区域和所述第二高浓度杂质扩散区域配置所述第二源极/漏极区域，以及 其中在所述步骤(f2)之后执行所述步骤(c)。6.根据权利要求1所述的方法，其中所述存储器单元通过所述FN方法执行信息擦除。7.根据权利要求1所述的方法，还包括以下步骤: (cl)在所述步骤(c)与所述步骤(d)之间，在所述半导体衬底之上形成第三绝缘膜，所述第三绝缘膜覆盖所述存储器单元、所述含氢绝缘膜和所述场效应晶体管， 其中在所述步骤(d)中，对所述半导体衬底、所述含氢绝缘膜和所述第三绝缘膜执行所述热处理，以及 其中所述第三绝缘膜具有比所述含氢绝缘膜更小的每体积的氢含量。8.根据权利要求1所述的方法，其中在所述步骤(d)中，通过所述热处理向在所述第一绝缘膜与所述半导体衬底之间的界面中扩散所述含氢绝缘膜中的氢。
【专利摘要】本申请涉及制造半导体器件的方法。在性能上改进一种包括非易失性存储器单元和场效应晶体管在一起的半导体器件。在制造半导体器件的方法中，在热处理半导体晶片之前形成含氢绝缘膜，含氢绝缘膜覆盖在其中将具有存储器单元的区域中的栅极电极和栅极绝缘膜以及暴露其中将具有配置外围电路的MISFET的区域。因而，向在栅极绝缘膜与半导体衬底之间的界面中扩散含氢绝缘膜中的氢，由此有选择地修复在界面处的缺陷。
【IPC分类】H01L21/8247, H01L27/115
【公开号】CN105489557
【申请号】CN201510642282
【发明人】川嶋祥之, 吉田省史
【申请人】瑞萨电子株式会社
【公开日】2016年4月13日
【申请日】2015年9月30日
【公告号】EP3002780A1, US20160099358
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