半导体封装结构的制作方法
半导体封装结构的制作方法
【技术领域】
[0001]本发明涉及半导体封装技术领域，尤其涉及一种混合的DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)封装结构。
【背景技术】
[0002]POP (Package-on-Package，叠层封装)结构是一种用于垂直组合分开的S0C(SyStem-0n-Chip，片上系统)和存储器封装的集成电路封装方法。两个或更多的封装安装(如堆叠)于彼此的顶上，并且该两个或更多的封装之间使用标准接口(interface)来路由信号。POP封装结构允许设备具有更高的元件密度，设备例如为移动电话、个人数字助理(Personal Digital Assistant，PDA)和数码相机。
[0003]对于具有增强的集成水平和改进了性能、带宽、延迟、功率、重量和形状因子(formfactor)的存储器应用，信号垫与接地垫的比率在改善耦合效应中变得重要。
[0004]如此，期望创新的半导体封装结构。
【发明内容】
[0005]有鉴于此，本发明实施例提供了一种半导体封装结构，可以节约成本。
[0006]本发明提供了一种半导体封装结构，包括:第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装；
[0007]所述第一半导体封装，包括:
[0008]第一半导体裸芯片；以及
[0009]第一模塑料，围绕所述第一半导体裸芯片，并与所述第一半导体裸芯片接触；
[0010]所述第二半导体封装包括:
[0011]第一动态随机存取存储器裸芯片，不具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构。
[0012]其中，所述第一半导体封装为片上系统封装，所述第一半导体裸芯片为逻辑裸芯片，所述第二半导体封装为动态随机存取存储器封装。
[0013]其中，所述第一半导体封装还包括:第一重分布层结构，所述第一半导体裸芯片耦接至所述第一重分布层结构，所述第一模塑料还与所述第一重分布层结构接触；
[0014]所述第二半导体封装还包括:第二重分布层结构，耦接至所述第一动态随机存取存储器裸芯片。
[0015]其中，所述第一半导体封装进一步包括:
[0016]第二动态随机存取存储器裸芯片，安装在所述第一半导体裸芯片之上。
[0017]其中，所述第一半导体封装进一步包括:
[0018]第一通孔，设置在所述第一半导体裸芯片之上，并且耦接至设置在所述第一半导体裸芯片之上的接触垫；
[0019]所述第二动态随机存取存储器裸芯片耦接至所述第一通孔。
[0020]其中，进一步包括:
[0021]第三半导体封装，堆叠在所述第二半导体封装之上，包括:
[0022]第三重分布层结构；以及
[0023]第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。
[0024]其中，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。
[0025]其中，所述第二动态随机存取存储器裸芯片具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。
[0026]其中，所述第二动态随机存取存储器裸芯片设置在所述第一半导体裸芯片和所述第一重分布层结构之间。
[0027]其中，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一半导体裸芯片；
[0028]所述第一半导体封装包括:
[0029]第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。
[0030]其中，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。[0031 ] 其中，所述第二通孔围绕所述第一半导体裸芯片。
[0032]其中，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料；并且所述第二通孔围绕所述第一半导体裸芯片和所述第二动态随机存取存储器裸芯片。
[0033]其中，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第一动态随机存取存储器裸芯片；
[0034]所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，并且所述第二导电结构设置在所述第四表面之上。
[0035]其中，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。
[0036]其中，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。
[0037]其中，进一步包括:
[0038]基底，所述第一半导体封装经由所述第一导电结构安装于所述基底之上。
[0039]本发明提供了一种半导体封装结构，包括:第一半导体封装以及堆叠于该第一半导体封装之上的第二半导体封装；
[0040]所述第一半导体封装包括:
[0041 ] 第一重分布层结构；
[0042]第一动态随机存取存储器裸芯片，耦接至所述第一重分布层结构，并且所述第一动态随机存取存储器裸芯片具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构；以及
[0043]第一模塑料，围绕所述第一动态随机存取存储器裸芯片，且与所述第一重分布层结构和所述第一动态随机存取存储器裸芯片均接触；
[0044]第二半导体封装包括:
[0045]第二重分布层结构；以及
[0046]第二动态随机存取存储器裸芯片，耦接至所述第二重分布层结构，其中，所述第二动态随机存取存储器裸芯片不具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。
[0047]其中，进一步包括:
[0048]第三半导体封装，堆叠在所述第二半导体封装之上，并且包括:
[0049]第三重分布层结构；
[0050]第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。
[0051]其中，所述第一半导体封装进一步包括:
[0052]逻辑裸芯片，所述逻辑裸芯片上具有接触垫；以及
[0053]第一通孔，设置在所述第一动态随机存取存储器裸芯片之上，并且耦接至所述接触垫；
[0054]其中，所述第一动态随机存取存储器裸芯片安装在所述逻辑裸芯片之上，并且耦接至所述第一通孔。
[0055]其中，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。
[0056]其中，所述第一动态随机存取存储器裸芯片设置在所述逻辑裸芯片和所述第一重分布层结构之间。
[0057]其中，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一动态随机存取存储器裸芯片；
[0058]所述第一半导体封装进一步包括:
[0059]第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。
[0060]其中，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。
[0061]其中，所述第二通孔围绕所述第一动态随机存取存储器裸芯片。
[0062]其中，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第二动态随机存取存储器裸芯片；
[0063]所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，所述第二导电结构设置在所述第四表面之上。
[0064]其中，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。
[0065]其中，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。
[0066]本发明实施例的有益效果是:
[0067]本发明实施例，由于堆叠于第一半导体封装上的动态随机存取存储器裸芯片不具有硅通孔内连结构，因此可以免除硅通孔制作带来的高成本。
【附图说明】
[0068]图1是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括S0C封装和堆叠于其上的DRAM封装；
[0069]图2是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括:混合的S0C封装和堆叠于其上的DRAM封装。
[0070]图3是根据本发明一些实施例的半 导体封装结构的横截面示意图，该半导体封装结构包括:S0C封装和2个堆叠于其上的DRAM封装；
[0071]图4是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括:混合的S0C封装和2个堆叠于其上的DRAM封装。
【具体实施方式】
[0072]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0073]在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
[0074]本发明将参考特定实施例和具体附图进行描述，但是本发明并不限制于此，并且本发明仅由权利要求书的内容进行限定。描述的附图仅是原理图而非限制。在附图中，出于说明目的和非按比例绘制，夸大了一些元件的尺寸。另外，附图中的尺寸和相对尺寸不对应本发明实践中的真实尺寸。
[0075]图1是根据本发明一些实施例的半导体封装结构500a的横截面示意图，该半导体封装结构500a包括:S0C封装300a和堆叠于该S0C封装300a上的DRAM封装400a。在一些实施例中，该半导体封装结构500a可以是POP半导体封装结构。该半导体封装结构500a至少包括:安装于基底200上的两个垂直堆叠的晶圆级(wafer-level)半导体封装。本实施例中，垂直堆叠的晶圆级半导体封装包括:纯的S0C封装300a和垂直堆叠于其上的DRAM封装400a。其中，纯的S0C封装300a可以是指S0C封装300a中不包括任何集成于该S0C封装300a中的DRAM裸芯片。
[0076]如图1所示，基底200可以由PP(polypropylene，聚丙稀)形成，其中基底200例如可以是PCB (Printed Circuit Board，印刷电路板)。需要注意的是，基底200可以是单层结构或多层结构。多个接触垫(pad)和/或导电迹线(conductive trace)(均未图示)设置在基底200的裸芯片接触面202之上。在一个实施例中，导电迹线可以包括:信号迹线部分或接地迹线部分，用于S0C封装300a和DRAM封装400a的l/0(input/output，输入/输出)连接。另外，S0C封装300a直接安装在导电迹线之上。在一些其它实施例中，接触垫设置在裸芯片接触面202之上，并且接触垫连接至导电迹线的不同端。SOC封装300a可以直接安装于接触垫上。
[0077]如图1所示，S0C封装300a通过接合工艺(bonding process)安装于基底200的裸芯片接触面202之上。S0C封装300a经由导电结构322安装在基底200之上。S0C封装300a可以是含有S0C裸芯片302和RDL (redistribut1n layer，重分布层)结构316的半导体封装。例如，S0C裸芯片302可以包括:逻辑裸芯片，其中，逻辑裸芯片包括如下至少一项:CPU (central processing unit，中央处理单元)、GPU (graphic processing unit，图像处理单元)和DRAM控制器。
[0078]如图1所示，S0C裸芯片302具有后表面302a和前表面302b。经由倒装芯片技术装配S0C裸芯片302。S0C裸芯片302的后表面302a接近或者对齐S0C封装300a的顶面324。S0C裸芯片302的接触垫304设置在前表面302b之上，以电性连接S0C裸芯片302的电路(未示出)。在一些实施例中，接触垫304属于S0C裸芯片302的内连结构(未示出)的最顶层金属层。S0C裸芯片302的接触垫304与对应的通孔310接触。需要注意的是，在半导体封装结构500a中集成的S0C裸芯片302的数量不限制于公开的实施例。
[0079]如图1所示，S0C封装300a进一步包括:模塑料(molding compound) 312，覆盖和围绕S0C裸芯片302。模塑料312接触S0C裸芯片302。模塑料312也覆盖S0C裸芯片302的前表面302b。在一些实施例中，模塑料312可以由非导电性材料形成，例如环氧树月旨、树指、可塑聚合物(moldable polymer)等等。模塑料312在基本为液体时使用，然后通过化学反应固化，例如在环氧树脂或者树脂中。在一些其它实施例中，模塑料312可以是UV (ultrav1let，紫外)固化或热固化的聚合物，该聚合物作为能够设置在S0C裸芯片302周围的凝胶或者可塑固体，然后通过UV或者热固化工艺固化该聚合物。模塑料312按照模型(未图示)被固化。
[0080]如图1所示，混合的S0C封装300a进一步包括:RDL结构316，设置在S0C裸芯片302之上。S0C封装300a的S0C裸芯片302经由通孔(例如通孔310)连接至RDL结构316。本实施例中，S0C裸芯片302无需经由额外的存储器裸芯片(如DRAM裸芯片)而耦接至RDL结构316。RDL结构316可以接触模塑料312和通孔310。在一些实施例中，RDL结构316具有一个或多个设置于一个或多个IMD (intermetal dielectric，金属间介电)层317中的导电迹线318。导电迹线318电性连接对应的RDL接触垫320。RDL接触垫320暴露于阻焊层321的开口处。但是，需要注意的是，图1示出的导电迹线318UMD层317和RDL接触垫320的数量仅是举例，而非本发明的限制。
[0081]如图1所示，S0C封装300a进一步包括:导电结构322，设置于RDL结构316的一表面上，该表面可以是指RDL结构中远离S0C裸芯片302的表面。导电结构322经由RDL接触垫320耦接至导电迹线318。在一些实施例中，导电结构322可以包括:导电凸块结构(如铜凸块或焊料凸块结构)、导电柱结构、导线结构或者导电胶结构。
[0082]如图1所示，导电迹线318设计为自S0C裸芯片302的接触垫304扇出(fan out)，以提供S0C裸芯片302和RDL接触垫320之间的电性连接。因此，RDL接触垫320可以具有比S0C裸芯片302的接触垫304更大的接合间距(bond pitch)，以适合于球栅阵列或另外的封装安装系统。
[0083]如图1所示，DRAM封装400a通过接合工艺垂直地堆叠在S0C封装300a之上。在一个实施例中，DRAM封装400a可以是符合管脚布置规则的宽I/O DRAM封装，例如JEDEC(Joint Electron Device Engineering Council，固态技术协会)的宽 I/O存储器规范。本实施例中，DRAM封装400a包括:RDL结构408和至少一个DRAM裸芯片，例如嵌入于DRAM封装400a中的两个宽I/O DRAM裸芯片402a和402b。通过倒装芯片技术装配DRAM封装400a中的DRAM裸芯片402a和402b。另外，DRAM裸芯片402a和402b在制造时，没有形成任何穿过DRAM裸芯片402a和402b的TSV(through silicon vias，娃通孔)内连结构。本实施例中，有两个倒置地安装于RDL结构408之上的宽I/O DRAM裸芯片402a和402b。宽I/O DRAM裸芯片402a和402b并排设置。但是，在S0C封装300c上可以堆叠的宽I/ODRAM裸芯片的数量和设置方式不限制于公开的实施例。宽I/O DRAM裸芯片402a和402b包括:分别位于宽I/O DRAM裸芯片402a和402b的顶面上的的接触垫404a和404b。接触垫404a和404b设置为阵列，以自宽I/O DRAM裸芯片402a和402b向RDL结构408传送1/0信号、接地信号或功率信号。需要注意的是，阵列中的接触垫404a和404b的数量由宽1/0 DRAM裸芯片402a和402b的设计而确定，并且不限制公开的范围。
[0084]如图1所示，DRAM封装400a进一步包括:模塑料406，设置在RDL结构408之上。该模塑料406围绕宽1/0 DRAM裸芯片402a和402b，并且填充宽1/0 DRAM裸芯片402a和402b周围的间隙。模塑料406接触宽1/0 DRAM裸芯片402a、402b以及RDL结构408。
[0085]如图1所示，DRAM封装400a的RDL结构408设置在宽1/0 DRAM裸芯片402a和402b之上。宽1/0 DRAM裸芯片402a和402b分别经由接触垫404a和404b耦接至RDL结构408。RDL结构408可以接触模塑料406以及宽1/0 DRAM裸芯片402a和402b的接触垫404a、4 04b。在一些实施例中，RDL结构可以具有一个或多个设置于一个或多个頂D层410中的导电迹线412。导电迹线412电性连接至对应的RDL接触垫414。RDL接触垫414暴露于RDL结构408的一表面，该表面是指RDL结构408中远离宽1/0 DRAM裸芯片402a和402b的表面。但是，需要注意的是，图1所示的导电迹线412、頂D层410和RDL接触垫414的数量仅是示例而不是对本发明的限制。
[0086]如图1所示，DRAM封装400a的导电迹线412经由多个导电结构416与纯的S0C封装300a的RDL结构316的导电迹线318互连，其中该多个导电结构416设置于RDL结构408的RDL接触垫414之上。在一些实施例中，导电结构416可以包括导电凸块结构(如铜凸块或焊料凸块结构)、导电柱结构、导线结构或者导电胶结构。在一些实施例中，DRAM封装400a的导电结构416经由通孔314耦接至S0C封装300a的RDL结构316，其中，通孔314穿过DRAM封装400a的RDL结构408和S0C封装300a的RDL结构之间的模塑料312。通孔314围绕S0C裸芯片302。
[0087]图2是根据本发明一些实施例的半导体封装结构500b的横截面示意图，其中半导体封装结构500b包括:混合的S0C封装300b和堆叠于其上的DRAM封装400a。出于简洁，下述实施例中相同或者类似于前述实施例的元件不再重复描述。半导体封装结构500a和500b之间的不同在于，半导体封装结构500b包括:混合的S0C封装300b和堆叠于其上的纯的DRAM封装400a。
[0088]如图2所示，混合的S0C封装300b通过接合工艺安装于基底200的裸芯片接触面202之上。混合的S0C封装300b通过导电结构322安装于基底200之上。混合的S0C封装300b为含有S0C裸芯片302、DRAM裸芯片600和RDL结构316的3D (三维)半导体封装。DRAM裸芯片600可以包括:宽I/O DRAM裸芯片，垂直地堆叠于SOC裸芯片302之上。在本实施例中，通过TSV技术制造混合的SOC封装300b中的DRAM裸芯片600。混合的SOC封装300b的SOC裸芯片302和DRAM裸芯片600经由通孔(如通孔308、310)互相连接和/或连接至RDL结构316。需要注意的是，SOC裸芯片302和DRAM裸芯片600的数量不限制于公开的实施例。
[0089]如图2所示，DRAM裸芯片600堆叠于S0C裸芯片302的前表面302b之上。DRAM裸芯片600经由设置于S0C裸芯片302之上的通孔308耦接至S0C裸芯片302的接触垫304。DRAM裸芯片600可以包括:穿过DRAM裸芯片600而形成的TSV内连结构602。设置为阵列的TSV内连结构602可用于自DRAM裸芯片600向S0C裸芯片302和/或基底200传送I/O信号、接地信号或功率信号。TSV内连结构602可以设计为符合引脚布置规则，例如JEDEC的宽I/O存储器规范。需要注意的是，用于DRAM裸芯片600和安装于其上的S0C裸芯片302的设计确定阵列中的TSV内连结构的数量，并且不限制公开的范围。通孔308耦接至TSV内连结构602。
[0090]如图2所示，混合的S0C封装300b进一步包括:模塑料312，围绕在S0C裸芯片302和DRAM裸芯片600的周围，并且填充S0C裸芯片302和DRAM裸芯片600周围的任何间隙。模塑料312与S0C裸芯片302和DRAM裸芯片600接触。
[0091 ] 如图2所示，混合的S0C封装300b的RDL结构316设置在DRAM裸芯片600和S0C裸芯片302之上，以便于DRAM裸芯片600位于S0C裸芯片302和RDL结构316之间。RDL结构316可以与模塑料312和DRAM裸芯片600的TSV内连结构602接触。
[0092]如图2所示，混合的S0C封装300b的导电结构322设置在RDL结构316的一表面上，该表面是指RDL结构316中远离DRAM裸芯片600和S0C裸芯片302的表面。
[0093]如图2所示，DRAM裸芯片600使用TSV内连结构602和通孔308将S0C裸芯片302的接触垫304连接至RDL结构316的导电迹线318。另外，S0C裸芯片302的接触垫306经由通孔310耦接至RDL结构316的导电迹线318，其中通孔310穿过S0C裸芯片302和RDL结构316之间的模塑料312。通孔310围绕DRAM裸芯片600。
[0094]如图2所示，导电迹线318可以设计为自S0C裸芯片302的接触垫304、306以及DRAM裸芯片600的TSV内连结构602中的一个或多个成扇形扇开(fan out)，以提供SOC裸芯片302、DRAM裸芯片600和RDL接触垫320之间的电性连接。因此，RDL接触垫320可以具有比S0C裸芯片302的接触垫304、306以及DRAM裸芯片600的TSV内连结构602更大的接合间距，使得RDL接触垫320适合球栅阵列或者另外的封装安装系统。
[0095]在一些实施例中，半导体封装结构可以包括:S0C封装和堆叠于该S0C封装上的多个DRAM封装。图3是根据本发明一些实施例的半导体封装结构500c的横截面示意图，其中半导体封装结构500c包括:S0C封装300a和堆叠于其上的2个DRAM封装400a、400b。以下描述中，出于简洁目的，相同或者类似于图1和图2实施例的元件不再重复描述。半导体封装结构500c和半导体封装结构500a之间的不同在于，半导体封装结构500c包括:纯的S0C封装300a和垂直地堆叠于其上的2个纯的DRAM封装400a和400b。
[0096]如图3所示，DRAM封装400a垂直堆叠于S0C封装300a之上，并且DRAM封装400b通过接合工艺垂直堆叠于DRAM封装400a之上。在一个实施例中，DRAM封装400a和400b均为符合引脚布置规则的宽I/O DRAM封装，例如JEDEC宽I/O存储器规范。本实施例中，DRAM封装400b具有类似或相同于DRAM封装400a的设置。DRAM封装400a中的DRAM裸芯片402a和402b通过倒装芯片技术装配。另外，DRAM封装400b的DRAM裸芯片418a和418b没有使用任何穿过DRAM裸芯片418a和418b而形成的TSV内连结构而制造。本实施例中，存在两个经由DRAM封装400b的接触垫420a和420b倒置地安装于RDL结构424之上的宽I/O DRAM裸芯片418a和418b。宽I/O DRAM裸芯片418a和418b并排设置。但是，堆叠的DRAM封装400b的宽I/O DRAM裸芯片的数量和设置方式不限制于公开的实施例。需要注意的是，用于DRAM封装400b中的宽I/O DRAM裸芯片418a和418b的设计确定了阵列中的接触垫420a和420b的数量，并且不限制公开的范围。
[0097]如图3所示，纯的DRAM封装400b中的RDL结构424的导电迹线428经由多个导电结构432与纯的DRAM封装400a中的RDL结构408互连，其中，导电结构432设置在RDL结构424的RDL接触垫430上。导电迹线428设置在一个或多个頂D层426中。导电迹线428电性连接对应的RDL接触垫430。RDL接触垫430暴露于RDL结构424的一表面，该表面可以是指远离宽I/O DRAM裸芯片418a和418b的表面。在一些实施例中，DRAM封装400b的导电结构432经由通孔416耦接至纯的DRAM封装400a的RDL结构408，其中，通孔416穿过DRAM封装400a的RDL结构408和DRAM封装400b的RDL结构424之间的模塑料406。通孔416围绕DRAM裸芯片402a和402b。在一些实施例中，纯的DRAM封装400b的导电结构432可以包括导电凸块结构，该导电凸块结构的尺寸(如宽度)小于纯的DRAM封装400a的导电结构452的尺寸。例如，导电结构432的尺寸可以设置为与通孔416的尺寸大约一致。另外，纯的DRAM封装400a通过导电结构452安装于S0C封装300a之上。
[0098]图4是根据本发明一些实施例的半导体封装结构500d的横截面示意图，其中半导体封装结构500d包括:混合的S0C封装300b和堆叠于其上的两个DRAM封装400a和400b。半导体封装结构500d和半导体封装结构500b之间的不同在于，半导体封装结构500d包括混合的S0C封装300b和2个垂直地堆叠于其上的纯的DRAM封装400a和400b。混合的S0C封装300b和2个纯的DRAM封装400a和400b相同或者类似于先前参考图1?3描述了的混合的S0C封装300b和DRAM封装400a、400b，因此出于简洁而不再重复描述。
[0099]本发明提供了半导体封装结构500a?500d。半导体封装结构500a和500c提供至少一个堆叠于纯的S0C封装之上的宽I/O DRAM封装(DRAM封装400a、400b)。半导体封装结构500b和500d提供至少一个堆叠于S0C/宽I/O DRAM混合封装之上的宽I/O DRAM封装(DRAM封装400a、400 b)。半导体封装结构500a?500d中的宽I/O DRAM封装不具有任何穿过宽I/O DRAM封装而形成的TSV内连结构，并且该宽I/O DRAM封装通过倒装芯片技术进行装配。另外，半导体封装结构500b和500d具有多个宽I/O DRAM封装(DRAM封装400a和400b)，该多个宽I/O DRAM封装通过穿过模塑料的TPV (through package vias，封装通孔)彼此连接和/或连接至S0C封装(包括纯的S0C封装300a和S0C/宽I/O DRAM混合封装)，其中TPV例如是通孔416。本发明实施例的半导体封装结构500a?500d满足成本效应、高带宽、低功耗和快速转换的要求。
[0100]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体封装结构，其特征在于，包括:第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装； 所述第一半导体封装，包括: 第一半导体裸芯片；以及 第一模塑料，围绕所述第一半导体裸芯片，并与所述第一半导体裸芯片接触； 所述第二半导体封装包括: 第一动态随机存取存储器裸芯片，不具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构。2.如权利要求1所述的半导体封装结构，其特征在于，所述第一半导体封装为片上系统封装，所述第一半导体裸芯片为逻辑裸芯片，所述第二半导体封装为动态随机存取存储器封装。3.如权利要求1或2所述的半导体封装结构，其特征在于，所述第一半导体封装还包括:第一重分布层结构，所述第一半导体裸芯片耦接至所述第一重分布层结构，所述第一模塑料还与所述第一重分布层结构接触； 所述第二半导体封装还包括:第二重分布层结构，耦接至所述第一动态随机存取存储器裸芯片。4.如权利要求3所述的半导体封装结构，其特征在于，所述第一半导体封装进一步包括: 第二动态随机存取存储器裸芯片，安装在所述第一半导体裸芯片之上。5.如权利要求4所述的半导体封装结构，其特征在于，所述第一半导体封装进一步包括: 第一通孔，设置在所述第一半导体裸芯片之上，并且耦接至设置在所述第一半导体裸芯片之上的接触垫； 所述第二动态随机存取存储器裸芯片耦接至所述第一通孔。6.如权利要求4所述的半导体封装结构，其特征在于，进一步包括: 第三半导体封装，堆叠在所述第二半导体封装之上，包括: 第三重分布层结构；以及 第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。7.如权利要求4所述的半导体封装结构，其特征在于，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。8.如权利要求4所述的半导体封装结构，其特征在于，所述第二动态随机存取存储器裸芯片具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。9.如权利要求4所述的半导体封装结构，其特征在于，所述第二动态随机存取存储器裸芯片设置在所述第一半导体裸芯片和所述第一重分布层结构之间。10.如权利要求3所述的半导体封装结构，其特征在于，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一半导体裸芯片； 所述第一半导体封装包括: 第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。11.如权利要求3所述的半导体封装结构，其特征在于，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。12.如权利要求11所述的半导体封装结构，其特征在于，所述第二通孔围绕所述第一半导体裸芯片。13.如权利要求4所述的半导体封装结构，其特征在于，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料；并且所述第二通孔围绕所述第一半导体裸芯片和所述第二动态随机存取存储器裸芯片。14.如权利要求3所述的半导体封装结构，其特征在于，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第一动态随机存取存储器裸芯片； 所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，并且所述第二导电结构设置在所述第四表面之上。15.如权利要求6所述的半导体封装结构，其特征在于，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。16.如权利要求15所述的半导体封装结构，其特征在于，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。17.如权利要求10所述的半导体封装结构，其特征在于，进一步包括: 基底，所述第一半导体封装经由所述第一导电结构安装于所述基底之上。18.一种半导体封装结构，其特征在于，包括:第一半导体封装以及堆叠于该第一半导体封装之上的第二半导体封装； 所述第一半导体封装包括: 第一重分布层结构； 第一动态随机存取存储器裸芯片，耦接至所述第一重分布层结构，并且所述第一动态随机存取存储器裸芯片具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构；以及 第一模塑料，围绕所述第一动态随机存取存储器裸芯片，且与所述第一重分布层结构和所述第一动态随机存取存储器裸芯片均接触； 所述第二半导体封装包括: 第二重分布层结构；以及 第二动态随机存取存储器裸芯片，耦接至所述第二重分布层结构，其中，所述第二动态随机存取存储器裸芯片不具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。19.如权利要求18所述的半导体封装结构，其特征在于，进一步包括: 第三半导体封装，堆叠在所述第二半导体封装之上，并且包括: 第三重分布层结构；以及 第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。20.如权利要求18所述的半导体封装结构，其特征在于，所述第一半导体封装进一步包括: 逻辑裸芯片，所述逻辑裸芯片上具有接触垫；以及 第一通孔，设置在所述第一动态随机存取存储器裸芯片之上，并且耦接至所述接触垫； 其中，所述第一动态随机存取存储器裸芯片安装在所述逻辑裸芯片之上，并且耦接至所述第一通孔。21.如权利要求18所述的半导体封装结构，其特征在于，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。22.如权利要求20所述的半导体封装结构，其特征在于，所述第一动态随机存取存储器裸芯片设置在所述逻辑裸芯片和所述第一重分布层结构之间。23.如权利要求18所述的半导体封装结构，其特征在于，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一动态随机存取存储器裸芯片； 所述第一半导体封装进一步包括: 第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。24.如权利要求18所述的半导体封装结构，其特征在于，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。25.如权利要求24所述的半导体封装结构，其特征在于，所述第二通孔围绕所述第一动态随机存取存储器裸芯片。26.如权利要求18所述的半导体封装结构，其特征在于，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第二动态随机存取存储器裸芯片； 所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，所述第二导电结构设置在所述第四表面之上。27.如权利要求19所述的半导体封装结构，其特征在于，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。28.如权利要求27所述的半导体封装结构，其特征在于，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。
【专利摘要】本发明公开了一种半导体封装结构。其中，该半导体封装结构包括：第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装。其中，第一半导体封装，包括：第一半导体祼芯片以及第一模塑料，所述第一模塑料围绕所述第一半导体祼芯片并与所述第一半导体祼芯片接触。其中，第二半导体封装包括：第一动态随机存取存储器祼芯片，该第一动态随机存取存储器祼芯片不具有穿过所述第一动态随机存取存储器祼芯片的硅通孔内连结构。
【IPC分类】H01L23/538, H01L23/31, H01L23/48
【公开号】CN105489566
【申请号】CN201510594124
【发明人】杨明宗, 黄伟哲, 林子闳
【申请人】联发科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年9月17日
【公告号】EP3007225A1, US20160099231
【技术领域】
[0001]本发明涉及半导体封装技术领域，尤其涉及一种混合的DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)封装结构。
【背景技术】
[0002]POP (Package-on-Package，叠层封装)结构是一种用于垂直组合分开的S0C(SyStem-0n-Chip，片上系统)和存储器封装的集成电路封装方法。两个或更多的封装安装(如堆叠)于彼此的顶上，并且该两个或更多的封装之间使用标准接口(interface)来路由信号。POP封装结构允许设备具有更高的元件密度，设备例如为移动电话、个人数字助理(Personal Digital Assistant，PDA)和数码相机。
[0003]对于具有增强的集成水平和改进了性能、带宽、延迟、功率、重量和形状因子(formfactor)的存储器应用，信号垫与接地垫的比率在改善耦合效应中变得重要。
[0004]如此，期望创新的半导体封装结构。
【发明内容】
[0005]有鉴于此，本发明实施例提供了一种半导体封装结构，可以节约成本。
[0006]本发明提供了一种半导体封装结构，包括:第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装；
[0007]所述第一半导体封装，包括:
[0008]第一半导体裸芯片；以及
[0009]第一模塑料，围绕所述第一半导体裸芯片，并与所述第一半导体裸芯片接触；
[0010]所述第二半导体封装包括:
[0011]第一动态随机存取存储器裸芯片，不具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构。
[0012]其中，所述第一半导体封装为片上系统封装，所述第一半导体裸芯片为逻辑裸芯片，所述第二半导体封装为动态随机存取存储器封装。
[0013]其中，所述第一半导体封装还包括:第一重分布层结构，所述第一半导体裸芯片耦接至所述第一重分布层结构，所述第一模塑料还与所述第一重分布层结构接触；
[0014]所述第二半导体封装还包括:第二重分布层结构，耦接至所述第一动态随机存取存储器裸芯片。
[0015]其中，所述第一半导体封装进一步包括:
[0016]第二动态随机存取存储器裸芯片，安装在所述第一半导体裸芯片之上。
[0017]其中，所述第一半导体封装进一步包括:
[0018]第一通孔，设置在所述第一半导体裸芯片之上，并且耦接至设置在所述第一半导体裸芯片之上的接触垫；
[0019]所述第二动态随机存取存储器裸芯片耦接至所述第一通孔。
[0020]其中，进一步包括:
[0021]第三半导体封装，堆叠在所述第二半导体封装之上，包括:
[0022]第三重分布层结构；以及
[0023]第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。
[0024]其中，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。
[0025]其中，所述第二动态随机存取存储器裸芯片具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。
[0026]其中，所述第二动态随机存取存储器裸芯片设置在所述第一半导体裸芯片和所述第一重分布层结构之间。
[0027]其中，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一半导体裸芯片；
[0028]所述第一半导体封装包括:
[0029]第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。
[0030]其中，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。[0031 ] 其中，所述第二通孔围绕所述第一半导体裸芯片。
[0032]其中，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料；并且所述第二通孔围绕所述第一半导体裸芯片和所述第二动态随机存取存储器裸芯片。
[0033]其中，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第一动态随机存取存储器裸芯片；
[0034]所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，并且所述第二导电结构设置在所述第四表面之上。
[0035]其中，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。
[0036]其中，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。
[0037]其中，进一步包括:
[0038]基底，所述第一半导体封装经由所述第一导电结构安装于所述基底之上。
[0039]本发明提供了一种半导体封装结构，包括:第一半导体封装以及堆叠于该第一半导体封装之上的第二半导体封装；
[0040]所述第一半导体封装包括:
[0041 ] 第一重分布层结构；
[0042]第一动态随机存取存储器裸芯片，耦接至所述第一重分布层结构，并且所述第一动态随机存取存储器裸芯片具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构；以及
[0043]第一模塑料，围绕所述第一动态随机存取存储器裸芯片，且与所述第一重分布层结构和所述第一动态随机存取存储器裸芯片均接触；
[0044]第二半导体封装包括:
[0045]第二重分布层结构；以及
[0046]第二动态随机存取存储器裸芯片，耦接至所述第二重分布层结构，其中，所述第二动态随机存取存储器裸芯片不具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。
[0047]其中，进一步包括:
[0048]第三半导体封装，堆叠在所述第二半导体封装之上，并且包括:
[0049]第三重分布层结构；
[0050]第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。
[0051]其中，所述第一半导体封装进一步包括:
[0052]逻辑裸芯片，所述逻辑裸芯片上具有接触垫；以及
[0053]第一通孔，设置在所述第一动态随机存取存储器裸芯片之上，并且耦接至所述接触垫；
[0054]其中，所述第一动态随机存取存储器裸芯片安装在所述逻辑裸芯片之上，并且耦接至所述第一通孔。
[0055]其中，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。
[0056]其中，所述第一动态随机存取存储器裸芯片设置在所述逻辑裸芯片和所述第一重分布层结构之间。
[0057]其中，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一动态随机存取存储器裸芯片；
[0058]所述第一半导体封装进一步包括:
[0059]第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。
[0060]其中，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。
[0061]其中，所述第二通孔围绕所述第一动态随机存取存储器裸芯片。
[0062]其中，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第二动态随机存取存储器裸芯片；
[0063]所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，所述第二导电结构设置在所述第四表面之上。
[0064]其中，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。
[0065]其中，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。
[0066]本发明实施例的有益效果是:
[0067]本发明实施例，由于堆叠于第一半导体封装上的动态随机存取存储器裸芯片不具有硅通孔内连结构，因此可以免除硅通孔制作带来的高成本。
【附图说明】
[0068]图1是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括S0C封装和堆叠于其上的DRAM封装；
[0069]图2是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括:混合的S0C封装和堆叠于其上的DRAM封装。
[0070]图3是根据本发明一些实施例的半 导体封装结构的横截面示意图，该半导体封装结构包括:S0C封装和2个堆叠于其上的DRAM封装；
[0071]图4是根据本发明一些实施例的半导体封装结构的横截面示意图，该半导体封装结构包括:混合的S0C封装和2个堆叠于其上的DRAM封装。
【具体实施方式】
[0072]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0073]在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
[0074]本发明将参考特定实施例和具体附图进行描述，但是本发明并不限制于此，并且本发明仅由权利要求书的内容进行限定。描述的附图仅是原理图而非限制。在附图中，出于说明目的和非按比例绘制，夸大了一些元件的尺寸。另外，附图中的尺寸和相对尺寸不对应本发明实践中的真实尺寸。
[0075]图1是根据本发明一些实施例的半导体封装结构500a的横截面示意图，该半导体封装结构500a包括:S0C封装300a和堆叠于该S0C封装300a上的DRAM封装400a。在一些实施例中，该半导体封装结构500a可以是POP半导体封装结构。该半导体封装结构500a至少包括:安装于基底200上的两个垂直堆叠的晶圆级(wafer-level)半导体封装。本实施例中，垂直堆叠的晶圆级半导体封装包括:纯的S0C封装300a和垂直堆叠于其上的DRAM封装400a。其中，纯的S0C封装300a可以是指S0C封装300a中不包括任何集成于该S0C封装300a中的DRAM裸芯片。
[0076]如图1所示，基底200可以由PP(polypropylene，聚丙稀)形成，其中基底200例如可以是PCB (Printed Circuit Board，印刷电路板)。需要注意的是，基底200可以是单层结构或多层结构。多个接触垫(pad)和/或导电迹线(conductive trace)(均未图示)设置在基底200的裸芯片接触面202之上。在一个实施例中，导电迹线可以包括:信号迹线部分或接地迹线部分，用于S0C封装300a和DRAM封装400a的l/0(input/output，输入/输出)连接。另外，S0C封装300a直接安装在导电迹线之上。在一些其它实施例中，接触垫设置在裸芯片接触面202之上，并且接触垫连接至导电迹线的不同端。SOC封装300a可以直接安装于接触垫上。
[0077]如图1所示，S0C封装300a通过接合工艺(bonding process)安装于基底200的裸芯片接触面202之上。S0C封装300a经由导电结构322安装在基底200之上。S0C封装300a可以是含有S0C裸芯片302和RDL (redistribut1n layer，重分布层)结构316的半导体封装。例如，S0C裸芯片302可以包括:逻辑裸芯片，其中，逻辑裸芯片包括如下至少一项:CPU (central processing unit，中央处理单元)、GPU (graphic processing unit，图像处理单元)和DRAM控制器。
[0078]如图1所示，S0C裸芯片302具有后表面302a和前表面302b。经由倒装芯片技术装配S0C裸芯片302。S0C裸芯片302的后表面302a接近或者对齐S0C封装300a的顶面324。S0C裸芯片302的接触垫304设置在前表面302b之上，以电性连接S0C裸芯片302的电路(未示出)。在一些实施例中，接触垫304属于S0C裸芯片302的内连结构(未示出)的最顶层金属层。S0C裸芯片302的接触垫304与对应的通孔310接触。需要注意的是，在半导体封装结构500a中集成的S0C裸芯片302的数量不限制于公开的实施例。
[0079]如图1所示，S0C封装300a进一步包括:模塑料(molding compound) 312，覆盖和围绕S0C裸芯片302。模塑料312接触S0C裸芯片302。模塑料312也覆盖S0C裸芯片302的前表面302b。在一些实施例中，模塑料312可以由非导电性材料形成，例如环氧树月旨、树指、可塑聚合物(moldable polymer)等等。模塑料312在基本为液体时使用，然后通过化学反应固化，例如在环氧树脂或者树脂中。在一些其它实施例中，模塑料312可以是UV (ultrav1let，紫外)固化或热固化的聚合物，该聚合物作为能够设置在S0C裸芯片302周围的凝胶或者可塑固体，然后通过UV或者热固化工艺固化该聚合物。模塑料312按照模型(未图示)被固化。
[0080]如图1所示，混合的S0C封装300a进一步包括:RDL结构316，设置在S0C裸芯片302之上。S0C封装300a的S0C裸芯片302经由通孔(例如通孔310)连接至RDL结构316。本实施例中，S0C裸芯片302无需经由额外的存储器裸芯片(如DRAM裸芯片)而耦接至RDL结构316。RDL结构316可以接触模塑料312和通孔310。在一些实施例中，RDL结构316具有一个或多个设置于一个或多个IMD (intermetal dielectric，金属间介电)层317中的导电迹线318。导电迹线318电性连接对应的RDL接触垫320。RDL接触垫320暴露于阻焊层321的开口处。但是，需要注意的是，图1示出的导电迹线318UMD层317和RDL接触垫320的数量仅是举例，而非本发明的限制。
[0081]如图1所示，S0C封装300a进一步包括:导电结构322，设置于RDL结构316的一表面上，该表面可以是指RDL结构中远离S0C裸芯片302的表面。导电结构322经由RDL接触垫320耦接至导电迹线318。在一些实施例中，导电结构322可以包括:导电凸块结构(如铜凸块或焊料凸块结构)、导电柱结构、导线结构或者导电胶结构。
[0082]如图1所示，导电迹线318设计为自S0C裸芯片302的接触垫304扇出(fan out)，以提供S0C裸芯片302和RDL接触垫320之间的电性连接。因此，RDL接触垫320可以具有比S0C裸芯片302的接触垫304更大的接合间距(bond pitch)，以适合于球栅阵列或另外的封装安装系统。
[0083]如图1所示，DRAM封装400a通过接合工艺垂直地堆叠在S0C封装300a之上。在一个实施例中，DRAM封装400a可以是符合管脚布置规则的宽I/O DRAM封装，例如JEDEC(Joint Electron Device Engineering Council，固态技术协会)的宽 I/O存储器规范。本实施例中，DRAM封装400a包括:RDL结构408和至少一个DRAM裸芯片，例如嵌入于DRAM封装400a中的两个宽I/O DRAM裸芯片402a和402b。通过倒装芯片技术装配DRAM封装400a中的DRAM裸芯片402a和402b。另外，DRAM裸芯片402a和402b在制造时，没有形成任何穿过DRAM裸芯片402a和402b的TSV(through silicon vias，娃通孔)内连结构。本实施例中，有两个倒置地安装于RDL结构408之上的宽I/O DRAM裸芯片402a和402b。宽I/O DRAM裸芯片402a和402b并排设置。但是，在S0C封装300c上可以堆叠的宽I/ODRAM裸芯片的数量和设置方式不限制于公开的实施例。宽I/O DRAM裸芯片402a和402b包括:分别位于宽I/O DRAM裸芯片402a和402b的顶面上的的接触垫404a和404b。接触垫404a和404b设置为阵列，以自宽I/O DRAM裸芯片402a和402b向RDL结构408传送1/0信号、接地信号或功率信号。需要注意的是，阵列中的接触垫404a和404b的数量由宽1/0 DRAM裸芯片402a和402b的设计而确定，并且不限制公开的范围。
[0084]如图1所示，DRAM封装400a进一步包括:模塑料406，设置在RDL结构408之上。该模塑料406围绕宽1/0 DRAM裸芯片402a和402b，并且填充宽1/0 DRAM裸芯片402a和402b周围的间隙。模塑料406接触宽1/0 DRAM裸芯片402a、402b以及RDL结构408。
[0085]如图1所示，DRAM封装400a的RDL结构408设置在宽1/0 DRAM裸芯片402a和402b之上。宽1/0 DRAM裸芯片402a和402b分别经由接触垫404a和404b耦接至RDL结构408。RDL结构408可以接触模塑料406以及宽1/0 DRAM裸芯片402a和402b的接触垫404a、4 04b。在一些实施例中，RDL结构可以具有一个或多个设置于一个或多个頂D层410中的导电迹线412。导电迹线412电性连接至对应的RDL接触垫414。RDL接触垫414暴露于RDL结构408的一表面，该表面是指RDL结构408中远离宽1/0 DRAM裸芯片402a和402b的表面。但是，需要注意的是，图1所示的导电迹线412、頂D层410和RDL接触垫414的数量仅是示例而不是对本发明的限制。
[0086]如图1所示，DRAM封装400a的导电迹线412经由多个导电结构416与纯的S0C封装300a的RDL结构316的导电迹线318互连，其中该多个导电结构416设置于RDL结构408的RDL接触垫414之上。在一些实施例中，导电结构416可以包括导电凸块结构(如铜凸块或焊料凸块结构)、导电柱结构、导线结构或者导电胶结构。在一些实施例中，DRAM封装400a的导电结构416经由通孔314耦接至S0C封装300a的RDL结构316，其中，通孔314穿过DRAM封装400a的RDL结构408和S0C封装300a的RDL结构之间的模塑料312。通孔314围绕S0C裸芯片302。
[0087]图2是根据本发明一些实施例的半导体封装结构500b的横截面示意图，其中半导体封装结构500b包括:混合的S0C封装300b和堆叠于其上的DRAM封装400a。出于简洁，下述实施例中相同或者类似于前述实施例的元件不再重复描述。半导体封装结构500a和500b之间的不同在于，半导体封装结构500b包括:混合的S0C封装300b和堆叠于其上的纯的DRAM封装400a。
[0088]如图2所示，混合的S0C封装300b通过接合工艺安装于基底200的裸芯片接触面202之上。混合的S0C封装300b通过导电结构322安装于基底200之上。混合的S0C封装300b为含有S0C裸芯片302、DRAM裸芯片600和RDL结构316的3D (三维)半导体封装。DRAM裸芯片600可以包括:宽I/O DRAM裸芯片，垂直地堆叠于SOC裸芯片302之上。在本实施例中，通过TSV技术制造混合的SOC封装300b中的DRAM裸芯片600。混合的SOC封装300b的SOC裸芯片302和DRAM裸芯片600经由通孔(如通孔308、310)互相连接和/或连接至RDL结构316。需要注意的是，SOC裸芯片302和DRAM裸芯片600的数量不限制于公开的实施例。
[0089]如图2所示，DRAM裸芯片600堆叠于S0C裸芯片302的前表面302b之上。DRAM裸芯片600经由设置于S0C裸芯片302之上的通孔308耦接至S0C裸芯片302的接触垫304。DRAM裸芯片600可以包括:穿过DRAM裸芯片600而形成的TSV内连结构602。设置为阵列的TSV内连结构602可用于自DRAM裸芯片600向S0C裸芯片302和/或基底200传送I/O信号、接地信号或功率信号。TSV内连结构602可以设计为符合引脚布置规则，例如JEDEC的宽I/O存储器规范。需要注意的是，用于DRAM裸芯片600和安装于其上的S0C裸芯片302的设计确定阵列中的TSV内连结构的数量，并且不限制公开的范围。通孔308耦接至TSV内连结构602。
[0090]如图2所示，混合的S0C封装300b进一步包括:模塑料312，围绕在S0C裸芯片302和DRAM裸芯片600的周围，并且填充S0C裸芯片302和DRAM裸芯片600周围的任何间隙。模塑料312与S0C裸芯片302和DRAM裸芯片600接触。
[0091 ] 如图2所示，混合的S0C封装300b的RDL结构316设置在DRAM裸芯片600和S0C裸芯片302之上，以便于DRAM裸芯片600位于S0C裸芯片302和RDL结构316之间。RDL结构316可以与模塑料312和DRAM裸芯片600的TSV内连结构602接触。
[0092]如图2所示，混合的S0C封装300b的导电结构322设置在RDL结构316的一表面上，该表面是指RDL结构316中远离DRAM裸芯片600和S0C裸芯片302的表面。
[0093]如图2所示，DRAM裸芯片600使用TSV内连结构602和通孔308将S0C裸芯片302的接触垫304连接至RDL结构316的导电迹线318。另外，S0C裸芯片302的接触垫306经由通孔310耦接至RDL结构316的导电迹线318，其中通孔310穿过S0C裸芯片302和RDL结构316之间的模塑料312。通孔310围绕DRAM裸芯片600。
[0094]如图2所示，导电迹线318可以设计为自S0C裸芯片302的接触垫304、306以及DRAM裸芯片600的TSV内连结构602中的一个或多个成扇形扇开(fan out)，以提供SOC裸芯片302、DRAM裸芯片600和RDL接触垫320之间的电性连接。因此，RDL接触垫320可以具有比S0C裸芯片302的接触垫304、306以及DRAM裸芯片600的TSV内连结构602更大的接合间距，使得RDL接触垫320适合球栅阵列或者另外的封装安装系统。
[0095]在一些实施例中，半导体封装结构可以包括:S0C封装和堆叠于该S0C封装上的多个DRAM封装。图3是根据本发明一些实施例的半导体封装结构500c的横截面示意图，其中半导体封装结构500c包括:S0C封装300a和堆叠于其上的2个DRAM封装400a、400b。以下描述中，出于简洁目的，相同或者类似于图1和图2实施例的元件不再重复描述。半导体封装结构500c和半导体封装结构500a之间的不同在于，半导体封装结构500c包括:纯的S0C封装300a和垂直地堆叠于其上的2个纯的DRAM封装400a和400b。
[0096]如图3所示，DRAM封装400a垂直堆叠于S0C封装300a之上，并且DRAM封装400b通过接合工艺垂直堆叠于DRAM封装400a之上。在一个实施例中，DRAM封装400a和400b均为符合引脚布置规则的宽I/O DRAM封装，例如JEDEC宽I/O存储器规范。本实施例中，DRAM封装400b具有类似或相同于DRAM封装400a的设置。DRAM封装400a中的DRAM裸芯片402a和402b通过倒装芯片技术装配。另外，DRAM封装400b的DRAM裸芯片418a和418b没有使用任何穿过DRAM裸芯片418a和418b而形成的TSV内连结构而制造。本实施例中，存在两个经由DRAM封装400b的接触垫420a和420b倒置地安装于RDL结构424之上的宽I/O DRAM裸芯片418a和418b。宽I/O DRAM裸芯片418a和418b并排设置。但是，堆叠的DRAM封装400b的宽I/O DRAM裸芯片的数量和设置方式不限制于公开的实施例。需要注意的是，用于DRAM封装400b中的宽I/O DRAM裸芯片418a和418b的设计确定了阵列中的接触垫420a和420b的数量，并且不限制公开的范围。
[0097]如图3所示，纯的DRAM封装400b中的RDL结构424的导电迹线428经由多个导电结构432与纯的DRAM封装400a中的RDL结构408互连，其中，导电结构432设置在RDL结构424的RDL接触垫430上。导电迹线428设置在一个或多个頂D层426中。导电迹线428电性连接对应的RDL接触垫430。RDL接触垫430暴露于RDL结构424的一表面，该表面可以是指远离宽I/O DRAM裸芯片418a和418b的表面。在一些实施例中，DRAM封装400b的导电结构432经由通孔416耦接至纯的DRAM封装400a的RDL结构408，其中，通孔416穿过DRAM封装400a的RDL结构408和DRAM封装400b的RDL结构424之间的模塑料406。通孔416围绕DRAM裸芯片402a和402b。在一些实施例中，纯的DRAM封装400b的导电结构432可以包括导电凸块结构，该导电凸块结构的尺寸(如宽度)小于纯的DRAM封装400a的导电结构452的尺寸。例如，导电结构432的尺寸可以设置为与通孔416的尺寸大约一致。另外，纯的DRAM封装400a通过导电结构452安装于S0C封装300a之上。
[0098]图4是根据本发明一些实施例的半导体封装结构500d的横截面示意图，其中半导体封装结构500d包括:混合的S0C封装300b和堆叠于其上的两个DRAM封装400a和400b。半导体封装结构500d和半导体封装结构500b之间的不同在于，半导体封装结构500d包括混合的S0C封装300b和2个垂直地堆叠于其上的纯的DRAM封装400a和400b。混合的S0C封装300b和2个纯的DRAM封装400a和400b相同或者类似于先前参考图1?3描述了的混合的S0C封装300b和DRAM封装400a、400b，因此出于简洁而不再重复描述。
[0099]本发明提供了半导体封装结构500a?500d。半导体封装结构500a和500c提供至少一个堆叠于纯的S0C封装之上的宽I/O DRAM封装(DRAM封装400a、400b)。半导体封装结构500b和500d提供至少一个堆叠于S0C/宽I/O DRAM混合封装之上的宽I/O DRAM封装(DRAM封装400a、400 b)。半导体封装结构500a?500d中的宽I/O DRAM封装不具有任何穿过宽I/O DRAM封装而形成的TSV内连结构，并且该宽I/O DRAM封装通过倒装芯片技术进行装配。另外，半导体封装结构500b和500d具有多个宽I/O DRAM封装(DRAM封装400a和400b)，该多个宽I/O DRAM封装通过穿过模塑料的TPV (through package vias，封装通孔)彼此连接和/或连接至S0C封装(包括纯的S0C封装300a和S0C/宽I/O DRAM混合封装)，其中TPV例如是通孔416。本发明实施例的半导体封装结构500a?500d满足成本效应、高带宽、低功耗和快速转换的要求。
[0100]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体封装结构，其特征在于，包括:第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装； 所述第一半导体封装，包括: 第一半导体裸芯片；以及 第一模塑料，围绕所述第一半导体裸芯片，并与所述第一半导体裸芯片接触； 所述第二半导体封装包括: 第一动态随机存取存储器裸芯片，不具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构。2.如权利要求1所述的半导体封装结构，其特征在于，所述第一半导体封装为片上系统封装，所述第一半导体裸芯片为逻辑裸芯片，所述第二半导体封装为动态随机存取存储器封装。3.如权利要求1或2所述的半导体封装结构，其特征在于，所述第一半导体封装还包括:第一重分布层结构，所述第一半导体裸芯片耦接至所述第一重分布层结构，所述第一模塑料还与所述第一重分布层结构接触； 所述第二半导体封装还包括:第二重分布层结构，耦接至所述第一动态随机存取存储器裸芯片。4.如权利要求3所述的半导体封装结构，其特征在于，所述第一半导体封装进一步包括: 第二动态随机存取存储器裸芯片，安装在所述第一半导体裸芯片之上。5.如权利要求4所述的半导体封装结构，其特征在于，所述第一半导体封装进一步包括: 第一通孔，设置在所述第一半导体裸芯片之上，并且耦接至设置在所述第一半导体裸芯片之上的接触垫； 所述第二动态随机存取存储器裸芯片耦接至所述第一通孔。6.如权利要求4所述的半导体封装结构，其特征在于，进一步包括: 第三半导体封装，堆叠在所述第二半导体封装之上，包括: 第三重分布层结构；以及 第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。7.如权利要求4所述的半导体封装结构，其特征在于，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。8.如权利要求4所述的半导体封装结构，其特征在于，所述第二动态随机存取存储器裸芯片具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。9.如权利要求4所述的半导体封装结构，其特征在于，所述第二动态随机存取存储器裸芯片设置在所述第一半导体裸芯片和所述第一重分布层结构之间。10.如权利要求3所述的半导体封装结构，其特征在于，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一半导体裸芯片； 所述第一半导体封装包括: 第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。11.如权利要求3所述的半导体封装结构，其特征在于，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。12.如权利要求11所述的半导体封装结构，其特征在于，所述第二通孔围绕所述第一半导体裸芯片。13.如权利要求4所述的半导体封装结构，其特征在于，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料；并且所述第二通孔围绕所述第一半导体裸芯片和所述第二动态随机存取存储器裸芯片。14.如权利要求3所述的半导体封装结构，其特征在于，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第一动态随机存取存储器裸芯片； 所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，并且所述第二导电结构设置在所述第四表面之上。15.如权利要求6所述的半导体封装结构，其特征在于，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。16.如权利要求15所述的半导体封装结构，其特征在于，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。17.如权利要求10所述的半导体封装结构，其特征在于，进一步包括: 基底，所述第一半导体封装经由所述第一导电结构安装于所述基底之上。18.一种半导体封装结构，其特征在于，包括:第一半导体封装以及堆叠于该第一半导体封装之上的第二半导体封装； 所述第一半导体封装包括: 第一重分布层结构； 第一动态随机存取存储器裸芯片，耦接至所述第一重分布层结构，并且所述第一动态随机存取存储器裸芯片具有穿过所述第一动态随机存取存储器裸芯片的硅通孔内连结构；以及 第一模塑料，围绕所述第一动态随机存取存储器裸芯片，且与所述第一重分布层结构和所述第一动态随机存取存储器裸芯片均接触； 所述第二半导体封装包括: 第二重分布层结构；以及 第二动态随机存取存储器裸芯片，耦接至所述第二重分布层结构，其中，所述第二动态随机存取存储器裸芯片不具有穿过所述第二动态随机存取存储器裸芯片的硅通孔内连结构。19.如权利要求18所述的半导体封装结构，其特征在于，进一步包括: 第三半导体封装，堆叠在所述第二半导体封装之上，并且包括: 第三重分布层结构；以及 第三动态随机存取存储器裸芯片，耦接至所述第三重分布层结构；其中，所述第三动态随机存取存储器裸芯片不具有穿过所述第三动态随机存取存储器裸芯片的硅通孔内连结构。20.如权利要求18所述的半导体封装结构，其特征在于，所述第一半导体封装进一步包括: 逻辑裸芯片，所述逻辑裸芯片上具有接触垫；以及 第一通孔，设置在所述第一动态随机存取存储器裸芯片之上，并且耦接至所述接触垫； 其中，所述第一动态随机存取存储器裸芯片安装在所述逻辑裸芯片之上，并且耦接至所述第一通孔。21.如权利要求18所述的半导体封装结构，其特征在于，所述第一动态随机存取存储器裸芯片与所述第二动态随机存取存储器裸芯片具有相同数量的输入/输出管脚。22.如权利要求20所述的半导体封装结构，其特征在于，所述第一动态随机存取存储器裸芯片设置在所述逻辑裸芯片和所述第一重分布层结构之间。23.如权利要求18所述的半导体封装结构，其特征在于，所述第一重分布层结构包括:相对设置的第一表面和第二表面，所述第一表面比所述第二表面更靠近所述第一动态随机存取存储器裸芯片； 所述第一半导体封装进一步包括: 第一导电结构，设置在所述第二表面之上，并且耦接至所述第一重分布层结构。24.如权利要求18所述的半导体封装结构，其特征在于，所述第二半导体封装经由第二通孔耦接至所述第一重分布层结构，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。25.如权利要求24所述的半导体封装结构，其特征在于，所述第二通孔围绕所述第一动态随机存取存储器裸芯片。26.如权利要求18所述的半导体封装结构，其特征在于，所述第二重分布层结构包括:相对设置的第三表面和第四表面，所述第三表面比所述第四表面更靠近所述第二动态随机存取存储器裸芯片； 所述第二半导体封装通过第二导电结构安装在所述第一半导体封装之上，所述第二导电结构设置在所述第四表面之上。27.如权利要求19所述的半导体封装结构，其特征在于，所述第三半导体封装经由第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述第三半导体封装和所述第二重分布层结构之间的第二模塑料。28.如权利要求27所述的半导体封装结构，其特征在于，所述第三通孔围绕所述第二动态随机存取存储器裸芯片。
【专利摘要】本发明公开了一种半导体封装结构。其中，该半导体封装结构包括：第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装。其中，第一半导体封装，包括：第一半导体祼芯片以及第一模塑料，所述第一模塑料围绕所述第一半导体祼芯片并与所述第一半导体祼芯片接触。其中，第二半导体封装包括：第一动态随机存取存储器祼芯片，该第一动态随机存取存储器祼芯片不具有穿过所述第一动态随机存取存储器祼芯片的硅通孔内连结构。
【IPC分类】H01L23/538, H01L23/31, H01L23/48
【公开号】CN105489566
【申请号】CN201510594124
【发明人】杨明宗, 黄伟哲, 林子闳
【申请人】联发科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年9月17日
【公告号】EP3007225A1, US20160099231
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