叠层芯片封装结构的制作方法
叠层芯片封装结构的制作方法
【技术领域】
[0001]本发明涉及芯片封装技术领域，尤其涉及一种叠层芯片封装结构。
【背景技术】
[0002]芯片封装是将芯片包裹在封装料中，从而将半导体材料与外界环境隔开并且提供与外部电路的电连接的工艺。在芯片封装工艺之后形成的封装组件即可以在市场销售的芯片广品Ο
[0003]随着人们对集成电路的集成度需求的提高，将多块芯片集成封装在封装料中成为现阶段的研究热点。现有的一种常见的叠层芯片封装结构中通常包括预先制定的引线框架，叠层芯片封装结构中的上下两层芯片上的电极均通过导电凸块或键合引线与引线框架的引脚电连接，然后塑封体囊封芯片。
[0004]上述叠层芯片封装结构需要用到预先制定的引线框架来承载芯片以及引出芯片的电极，且上层芯片上的电极通常只能与位于下层芯片周围的引脚电连接。因此，这种叠层芯片封装结构的封装面积大，集成度低，且封装设计的灵活度低，限制了芯片上电极的布局的灵活性。
[0005]期望研究出新的叠层芯片封装结构，以进一步提高集成电路的集成度以及封装的灵活性。
【发明内容】
[0006]有鉴于此，本发明提供了一种叠层芯片封装结构，以提供集成电路的集成度与封装的灵活性。
[0007]一种叠层芯片封装结构，包括:
[0008]第一芯片，所述第一芯片的有源面上设置有多个焊盘，
[0009]第二芯片，所述第二芯片的有源面朝向所述第一芯片的有源面，且所述第二芯片的电极通过导电凸块与至少部分所述焊盘电连接，
[0010]重布线部件，所述重布线部件与至少部分所述焊盘电连接，并部分裸露在所述叠层芯片封装结构的表面，以将所述第一芯片和/或第二芯片的电极在所述叠层芯片封装结构的表面重新排布，
[0011]塑封体，所述塑封体囊封由所述第一芯片、第二芯片、导电凸块以及重布线部件构成的组件。
[0012]优选的，所述重布线部件包括第一部件、第二部件和第三部件，
[0013]所述第一部件的一端与所述焊盘电连接，另一端向第一方向延伸至所述第二部件，
[0014]所述第二部件向第二方向延伸，以作为所述叠层芯片封装结构的重布线层，使得所述第一芯片和/或第二芯片的电极通过所述重布线部件在所述叠层芯片封装结构的表面重新排布，
[0015]所述第三部件的一端与所述第二部件电连接，另一端向第三方向延伸，
[0016]其中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向平行。
[0017]优选的，所述第三方向与所述第一方向相反。
[0018]优选的，所述塑封体包括第一塑封体和第二塑封体，
[0019]所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面，所述第二表面为所述叠层芯片封装结构的表面，
[0020]所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第三部件由所述第一表面延伸至所述第二表面，
[0021 ]所述第二塑封体覆盖在所述第二部件上。
[0022 ]优选的，所述第三方向与所述第一方向相同。
[0023]优选的，所述塑封体包括第一塑封体和第二塑封体，
[0024]所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面，
[0025]所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第二塑封体覆盖在所述第二部件上，所述第三部件由所述第二部件处延伸至所述第二塑封体的上表面，所述上表面为所述叠层芯片封装的表面。
[0026]优选的，所述第一部件与所述第二部件一体成型。
[0027]优选的，部分所述焊盘与所述第一芯片中的器件电绝缘。
[0028]优选的，所述叠层芯片封装结构的表面上还设置有与所述重布线部件电连接的焊接层或焊球，叠层芯片封装结构通过所述焊接层或焊球与印刷电路板电连接。
[0029]优选的，所述叠层芯片封装结构还包括位于所述第一芯片的背面的绝缘层或金属导电层，所述绝缘层或金属导电层裸露在所述第二表面上。
[0030]由上可见，在依据本发明的叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
【附图说明】
[0031]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0032]图1为依据本发明实施例一的叠层芯片封装结构的剖面图；
[0033]图2为依据本发明实施例二的叠层芯片封装结构的剖面图。
【具体实施方式】
[0034]以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0035]实施例一
[0036]图1为依据本发明实施例一的叠层芯片封装结构的剖面图。
[0037]参考图1所示，叠层芯片封装结构01主要包括芯片11、芯片21、重布线部件31以及塑封体41。
[0038]其中，芯片11与芯片21均包括相对的有源面与背面，且芯片11与芯片21中均包括已经制作好的器件，如二极管、金属氧化物场效应晶体管(M0SFET)、绝缘栅双极型晶体管(IGBT)等有源器件。所述通常芯片中的有源器件包括形成于芯片中的各个有源区以及裸露在芯片的有源面上的焊盘，这样的焊盘为芯片中有源器件的电极焊盘，也可以直接成为电极或者芯片的输入输出端子，例如位于芯片11有源面上的多个焊盘111中的至少部分焊盘为芯片11的电极焊盘，而芯片21上的电极焊盘在图1中未画出。此外焊盘111中的部分焊盘还可以为虚拟焊盘，即与芯片11中的器件相电绝缘的焊盘，虚拟焊盘在叠层芯片封装结构01中，主要用于引出芯片21上的电极。
[0039]芯片21的有源面朝向芯片11的有源面，且芯片21上的电极(电极焊盘)通过导电凸块211与多个焊盘111中的一部分电连接，从而实现芯片21上的电极与芯片11上的电极在叠层芯片封装结构内部的电连接，且使得芯片21上电极被引出到焊盘111所在的位置。
[0040]重布线部件31与至少部分焊盘111电连接，并部分裸露在叠层芯片封装结构01的表面，从而实现将芯片11和芯片21上的电极在叠层芯片封装结构01上的重新排布。因此，芯片11与芯片21上的电极可以在叠层芯片封装结构01表面的任意位置重新排布，而不局限于仅在芯片11与芯片21堆叠结构上方的周围排布，在相同的封装面积情况下，允许芯片11与芯片21上设置更多的电极，有效的提高了封装结构的集成度。
[0041]如图1所示，重布线部件31包括第一部件311、第二部件312和第三部件313。第一部件311的一端与焊盘111电连接，另一端向第一方向延伸至第二部件312处，第二部件312向第二方向延伸，以作为叠层芯片封装结构01的重布线层，使得所述芯片11和/或芯片21的电极通过重布线部件31在叠层芯片封装结构01的表面重新排布。第三部件313的一端与第二部件312电连接，另一端向第三方向延伸。其中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向平行，方向平行包括方向相同或者相反，例如在本实施例中，第三方向与第一方向相反。第一部件311与第二部件312可以一体成型，二者的形成方法之一可以为:先在塑封体41的表面形成开口，所述开口延伸至焊盘111处，然后在开口与塑封体的表面覆盖导电层，最后图案化导电层即可。第一部件311与第二部件312可均为铜材料形成，而第 三部件313也可以选择与第一部件311相同的导电材料形成。
[0042]塑封体41囊封芯片11、芯片21、导电凸块211以及重布线部件21，以保护芯片11与芯片21不易被损坏。囊封是指不完全包封的意思，即在本申请中，重布线部件31的部件裸露在塑封体41的一个表面，而此表面为叠层芯片封装结构01的表面。
[0043]在本实施例中，塑封体41包括第一塑封体411和第二塑封体412。第一塑封体411覆盖在芯片11和芯片21上，且具有相对的第一表面与第二表面，第一塑封体411第二表面为叠层芯片封装结构01的表面，即重布线部件31裸露在第一塑封体411的第二表面上。第一部件311由焊盘111处延伸至第一包封体411的第一表面，第二部件312在第一包封体411的第一表面上延伸，第三部件313由第一塑封体411的第一表面延伸至第一塑封体411的第二表面。此外，第二塑封体412覆盖在第二部件上312上，以防止其受到外界环境的影响。
[0044]此外，叠层芯片封装结构01的表面上还设置有与重布线部件31电连接的焊接层或焊球(未画出)，叠层芯片封装结构01通过所述焊接层或焊球与印刷电路板电连接。例如在本实施例中，可以在裸露在第一塑封体412的第二表面上的第三部件313上面形成所述焊接层或焊球。
[0045]由于有些封装好的芯片连接到印刷电路板上使用时，除引脚外的其余部分需要与印刷电路板具有很好的绝缘性，而对芯片的散热性要求降低，因此，在叠层芯片封装结构01中，芯片11的背面还可以设置一层绝缘层(图1中未画出)，所述绝缘层裸露在叠层芯片封装结构01的表面，也就是第二塑封体412的第二表面上。而另一芯片在连接到印刷电路板上使用时，需要确保芯片具有非常好的散热性，因此叠层芯片封装结构01中的芯片11的背面还可以形成金属导电层(图1中未画出)，所述金属导电层裸露在叠层芯片封装结构01的表面，也就是第二塑封体412的第二表面上。
[0046]实施例二
[0047]图2为依据本发明实施例二的叠层芯片封装结构的剖面图。
[0048]参考图2所示，叠层芯片封装结构02包括芯片12、芯片22、重布线部件32以及塑封体42。
[0049]芯片12、芯片22与事实例一中的相同，芯片22的有源面上的器件通过导电凸块221与芯片12的有源面上的焊盘121电连接。
[0050]在本实施例中，重布线部件32同样也包括第一部件321、第二部件322、第三部件323。第一部件321的一端与焊盘121电连接，另一端向第一方向延伸至第二部件322处，第二部件322向第二方向延伸，以作为叠层芯片封装结构01的重布线层，使得所述芯片12和/或芯片22的电极通过重布线部件32在叠层芯片封装结构02的表面重新排布。第三部件323的一端与第二部件322电连接，另一端向第三方向延伸。其中，所述第二方向与所述第一方向垂直，第三方向与第一方向相反。
[0051]与实施例一相同，塑封体42也由两个部分组成，分别为第一塑封体421和第二塑封体422。第一塑封体421覆盖在芯片12和芯片22上，且具有相对的第一表面与第二表面，第一部件321由焊盘121处延伸至第一塑封体421的第一表面，第二部件322在第一塑封体421的第一表面上延伸，第二塑封体422覆盖在第二部件322上，第三部件323由第二部件322处延伸至第二塑封体422的上表面，第二塑封体422的上表面为叠层芯片封装02的表面。
[0052]叠层芯片封装结构02与叠层芯片封装结构01除了重布线部件存在一点不同之处夕卜，其余均相同，在此不再阐述。
[0053]由上可见，在依据本发明的叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
[0054]依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
【主权项】
1.一种叠层芯片封装结构，其特征在于，包括: 第一芯片，所述第一芯片的有源面上设置有多个焊盘， 第二芯片，所述第二芯片的有源面朝向所述第一芯片的有源面，且所述第二芯片的电极通过导电凸块与至少部分所述焊盘电连接， 重布线部件，所述重布线部件与至少部分所述焊盘电连接，并部分裸露在所述叠层芯片封装结构的表面，以将所述第一芯片和/或第二芯片的电极在所述叠层芯片封装结构的表面重新排布， 塑封体，所述塑封体囊封由所述第一芯片、第二芯片、导电凸块以及重布线部件构成的组件。2.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述重布线部件包括第一部件、第二部件和第三部件， 所述第一部件的一端与所述焊盘电连接，另一端向第一方向延伸至所述第二部件， 所述第二部件向第二方向延伸，以作为所述叠层芯片封装结构的重布线层，使得所述第一芯片和/或第二芯片的电极通过所述重布线部件在所述叠层芯片封装结构的表面重新排布， 所述第三部件的一端与所述第二部件电连接，另一端向第三方向延伸， 其中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向平行。3.根据权利要求2所述的叠层芯片封装结构，其特征在于，所述第三方向与所述第一方向相反。4.根据权利要求3所述的叠层芯片封装结构，其特征在于，所述塑封体包括第一塑封体和第二塑封体， 所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面，所述第二表面为所述叠层芯片封装结构的表面， 所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第三部件由所述第一表面延伸至所述第二表面， 所述第二塑封体覆盖在所述第二部件上。5.根据权利要求2所述的叠层芯片封装结构，其特征在于，所述第三方向与所述第一方向相同。6.根据权利要求5所述的叠层芯片封装结构，其特征在于，所述塑封体包括第一塑封体和第二塑封体， 所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面， 所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第二塑封体覆盖在所述第二部件上，所述第三部件由所述第二部件处延伸至所述第二塑封体的上表面，所述上表面为所述叠层芯片封装的表面。7.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述第一部件与所述第二部件一体成型。8.根据权利要求1所述的叠层芯片封装结构，其特征在于，部分所述焊盘与所述第一芯片中的器件电绝缘。9.根据权利要求1至8中任意一项所述的叠层芯片封装结构，其特征在于，所述叠层芯片封装结构的表面上还设置有与所述重布线部件电连接的焊接层或焊球，叠层芯片封装结构通过所述焊接层或焊球与印刷电路板电连接。10.根据权利要求4或6所述的叠层芯片封装结构，其特征在于，还包括位于所述第一芯片的背面的绝缘层或金属导电层，所述绝缘层或金属导电层裸露在所述第二表面上。
【专利摘要】本发明提供了一种叠层芯片封装结构，在所述叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
【IPC分类】H01L23/488, H01L23/482
【公开号】CN105489578
【申请号】CN201511007893
【发明人】尤文胜
【申请人】合肥祖安投资合伙企业(有限合伙)
【公开日】2016年4月13日
【申请日】2015年12月24日
【技术领域】
[0001]本发明涉及芯片封装技术领域，尤其涉及一种叠层芯片封装结构。
【背景技术】
[0002]芯片封装是将芯片包裹在封装料中，从而将半导体材料与外界环境隔开并且提供与外部电路的电连接的工艺。在芯片封装工艺之后形成的封装组件即可以在市场销售的芯片广品Ο
[0003]随着人们对集成电路的集成度需求的提高，将多块芯片集成封装在封装料中成为现阶段的研究热点。现有的一种常见的叠层芯片封装结构中通常包括预先制定的引线框架，叠层芯片封装结构中的上下两层芯片上的电极均通过导电凸块或键合引线与引线框架的引脚电连接，然后塑封体囊封芯片。
[0004]上述叠层芯片封装结构需要用到预先制定的引线框架来承载芯片以及引出芯片的电极，且上层芯片上的电极通常只能与位于下层芯片周围的引脚电连接。因此，这种叠层芯片封装结构的封装面积大，集成度低，且封装设计的灵活度低，限制了芯片上电极的布局的灵活性。
[0005]期望研究出新的叠层芯片封装结构，以进一步提高集成电路的集成度以及封装的灵活性。
【发明内容】
[0006]有鉴于此，本发明提供了一种叠层芯片封装结构，以提供集成电路的集成度与封装的灵活性。
[0007]一种叠层芯片封装结构，包括:
[0008]第一芯片，所述第一芯片的有源面上设置有多个焊盘，
[0009]第二芯片，所述第二芯片的有源面朝向所述第一芯片的有源面，且所述第二芯片的电极通过导电凸块与至少部分所述焊盘电连接，
[0010]重布线部件，所述重布线部件与至少部分所述焊盘电连接，并部分裸露在所述叠层芯片封装结构的表面，以将所述第一芯片和/或第二芯片的电极在所述叠层芯片封装结构的表面重新排布，
[0011]塑封体，所述塑封体囊封由所述第一芯片、第二芯片、导电凸块以及重布线部件构成的组件。
[0012]优选的，所述重布线部件包括第一部件、第二部件和第三部件，
[0013]所述第一部件的一端与所述焊盘电连接，另一端向第一方向延伸至所述第二部件，
[0014]所述第二部件向第二方向延伸，以作为所述叠层芯片封装结构的重布线层，使得所述第一芯片和/或第二芯片的电极通过所述重布线部件在所述叠层芯片封装结构的表面重新排布，
[0015]所述第三部件的一端与所述第二部件电连接，另一端向第三方向延伸，
[0016]其中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向平行。
[0017]优选的，所述第三方向与所述第一方向相反。
[0018]优选的，所述塑封体包括第一塑封体和第二塑封体，
[0019]所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面，所述第二表面为所述叠层芯片封装结构的表面，
[0020]所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第三部件由所述第一表面延伸至所述第二表面，
[0021 ]所述第二塑封体覆盖在所述第二部件上。
[0022 ]优选的，所述第三方向与所述第一方向相同。
[0023]优选的，所述塑封体包括第一塑封体和第二塑封体，
[0024]所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面，
[0025]所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第二塑封体覆盖在所述第二部件上，所述第三部件由所述第二部件处延伸至所述第二塑封体的上表面，所述上表面为所述叠层芯片封装的表面。
[0026]优选的，所述第一部件与所述第二部件一体成型。
[0027]优选的，部分所述焊盘与所述第一芯片中的器件电绝缘。
[0028]优选的，所述叠层芯片封装结构的表面上还设置有与所述重布线部件电连接的焊接层或焊球，叠层芯片封装结构通过所述焊接层或焊球与印刷电路板电连接。
[0029]优选的，所述叠层芯片封装结构还包括位于所述第一芯片的背面的绝缘层或金属导电层，所述绝缘层或金属导电层裸露在所述第二表面上。
[0030]由上可见，在依据本发明的叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
【附图说明】
[0031]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0032]图1为依据本发明实施例一的叠层芯片封装结构的剖面图；
[0033]图2为依据本发明实施例二的叠层芯片封装结构的剖面图。
【具体实施方式】
[0034]以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0035]实施例一
[0036]图1为依据本发明实施例一的叠层芯片封装结构的剖面图。
[0037]参考图1所示，叠层芯片封装结构01主要包括芯片11、芯片21、重布线部件31以及塑封体41。
[0038]其中，芯片11与芯片21均包括相对的有源面与背面，且芯片11与芯片21中均包括已经制作好的器件，如二极管、金属氧化物场效应晶体管(M0SFET)、绝缘栅双极型晶体管(IGBT)等有源器件。所述通常芯片中的有源器件包括形成于芯片中的各个有源区以及裸露在芯片的有源面上的焊盘，这样的焊盘为芯片中有源器件的电极焊盘，也可以直接成为电极或者芯片的输入输出端子，例如位于芯片11有源面上的多个焊盘111中的至少部分焊盘为芯片11的电极焊盘，而芯片21上的电极焊盘在图1中未画出。此外焊盘111中的部分焊盘还可以为虚拟焊盘，即与芯片11中的器件相电绝缘的焊盘，虚拟焊盘在叠层芯片封装结构01中，主要用于引出芯片21上的电极。
[0039]芯片21的有源面朝向芯片11的有源面，且芯片21上的电极(电极焊盘)通过导电凸块211与多个焊盘111中的一部分电连接，从而实现芯片21上的电极与芯片11上的电极在叠层芯片封装结构内部的电连接，且使得芯片21上电极被引出到焊盘111所在的位置。
[0040]重布线部件31与至少部分焊盘111电连接，并部分裸露在叠层芯片封装结构01的表面，从而实现将芯片11和芯片21上的电极在叠层芯片封装结构01上的重新排布。因此，芯片11与芯片21上的电极可以在叠层芯片封装结构01表面的任意位置重新排布，而不局限于仅在芯片11与芯片21堆叠结构上方的周围排布，在相同的封装面积情况下，允许芯片11与芯片21上设置更多的电极，有效的提高了封装结构的集成度。
[0041]如图1所示，重布线部件31包括第一部件311、第二部件312和第三部件313。第一部件311的一端与焊盘111电连接，另一端向第一方向延伸至第二部件312处，第二部件312向第二方向延伸，以作为叠层芯片封装结构01的重布线层，使得所述芯片11和/或芯片21的电极通过重布线部件31在叠层芯片封装结构01的表面重新排布。第三部件313的一端与第二部件312电连接，另一端向第三方向延伸。其中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向平行，方向平行包括方向相同或者相反，例如在本实施例中，第三方向与第一方向相反。第一部件311与第二部件312可以一体成型，二者的形成方法之一可以为:先在塑封体41的表面形成开口，所述开口延伸至焊盘111处，然后在开口与塑封体的表面覆盖导电层，最后图案化导电层即可。第一部件311与第二部件312可均为铜材料形成，而第 三部件313也可以选择与第一部件311相同的导电材料形成。
[0042]塑封体41囊封芯片11、芯片21、导电凸块211以及重布线部件21，以保护芯片11与芯片21不易被损坏。囊封是指不完全包封的意思，即在本申请中，重布线部件31的部件裸露在塑封体41的一个表面，而此表面为叠层芯片封装结构01的表面。
[0043]在本实施例中，塑封体41包括第一塑封体411和第二塑封体412。第一塑封体411覆盖在芯片11和芯片21上，且具有相对的第一表面与第二表面，第一塑封体411第二表面为叠层芯片封装结构01的表面，即重布线部件31裸露在第一塑封体411的第二表面上。第一部件311由焊盘111处延伸至第一包封体411的第一表面，第二部件312在第一包封体411的第一表面上延伸，第三部件313由第一塑封体411的第一表面延伸至第一塑封体411的第二表面。此外，第二塑封体412覆盖在第二部件上312上，以防止其受到外界环境的影响。
[0044]此外，叠层芯片封装结构01的表面上还设置有与重布线部件31电连接的焊接层或焊球(未画出)，叠层芯片封装结构01通过所述焊接层或焊球与印刷电路板电连接。例如在本实施例中，可以在裸露在第一塑封体412的第二表面上的第三部件313上面形成所述焊接层或焊球。
[0045]由于有些封装好的芯片连接到印刷电路板上使用时，除引脚外的其余部分需要与印刷电路板具有很好的绝缘性，而对芯片的散热性要求降低，因此，在叠层芯片封装结构01中，芯片11的背面还可以设置一层绝缘层(图1中未画出)，所述绝缘层裸露在叠层芯片封装结构01的表面，也就是第二塑封体412的第二表面上。而另一芯片在连接到印刷电路板上使用时，需要确保芯片具有非常好的散热性，因此叠层芯片封装结构01中的芯片11的背面还可以形成金属导电层(图1中未画出)，所述金属导电层裸露在叠层芯片封装结构01的表面，也就是第二塑封体412的第二表面上。
[0046]实施例二
[0047]图2为依据本发明实施例二的叠层芯片封装结构的剖面图。
[0048]参考图2所示，叠层芯片封装结构02包括芯片12、芯片22、重布线部件32以及塑封体42。
[0049]芯片12、芯片22与事实例一中的相同，芯片22的有源面上的器件通过导电凸块221与芯片12的有源面上的焊盘121电连接。
[0050]在本实施例中，重布线部件32同样也包括第一部件321、第二部件322、第三部件323。第一部件321的一端与焊盘121电连接，另一端向第一方向延伸至第二部件322处，第二部件322向第二方向延伸，以作为叠层芯片封装结构01的重布线层，使得所述芯片12和/或芯片22的电极通过重布线部件32在叠层芯片封装结构02的表面重新排布。第三部件323的一端与第二部件322电连接，另一端向第三方向延伸。其中，所述第二方向与所述第一方向垂直，第三方向与第一方向相反。
[0051]与实施例一相同，塑封体42也由两个部分组成，分别为第一塑封体421和第二塑封体422。第一塑封体421覆盖在芯片12和芯片22上，且具有相对的第一表面与第二表面，第一部件321由焊盘121处延伸至第一塑封体421的第一表面，第二部件322在第一塑封体421的第一表面上延伸，第二塑封体422覆盖在第二部件322上，第三部件323由第二部件322处延伸至第二塑封体422的上表面，第二塑封体422的上表面为叠层芯片封装02的表面。
[0052]叠层芯片封装结构02与叠层芯片封装结构01除了重布线部件存在一点不同之处夕卜，其余均相同，在此不再阐述。
[0053]由上可见，在依据本发明的叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
[0054]依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
【主权项】
1.一种叠层芯片封装结构，其特征在于，包括: 第一芯片，所述第一芯片的有源面上设置有多个焊盘， 第二芯片，所述第二芯片的有源面朝向所述第一芯片的有源面，且所述第二芯片的电极通过导电凸块与至少部分所述焊盘电连接， 重布线部件，所述重布线部件与至少部分所述焊盘电连接，并部分裸露在所述叠层芯片封装结构的表面，以将所述第一芯片和/或第二芯片的电极在所述叠层芯片封装结构的表面重新排布， 塑封体，所述塑封体囊封由所述第一芯片、第二芯片、导电凸块以及重布线部件构成的组件。2.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述重布线部件包括第一部件、第二部件和第三部件， 所述第一部件的一端与所述焊盘电连接，另一端向第一方向延伸至所述第二部件， 所述第二部件向第二方向延伸，以作为所述叠层芯片封装结构的重布线层，使得所述第一芯片和/或第二芯片的电极通过所述重布线部件在所述叠层芯片封装结构的表面重新排布， 所述第三部件的一端与所述第二部件电连接，另一端向第三方向延伸， 其中，所述第二方向与所述第一方向垂直，所述第三方向与所述第一方向平行。3.根据权利要求2所述的叠层芯片封装结构，其特征在于，所述第三方向与所述第一方向相反。4.根据权利要求3所述的叠层芯片封装结构，其特征在于，所述塑封体包括第一塑封体和第二塑封体， 所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面，所述第二表面为所述叠层芯片封装结构的表面， 所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第三部件由所述第一表面延伸至所述第二表面， 所述第二塑封体覆盖在所述第二部件上。5.根据权利要求2所述的叠层芯片封装结构，其特征在于，所述第三方向与所述第一方向相同。6.根据权利要求5所述的叠层芯片封装结构，其特征在于，所述塑封体包括第一塑封体和第二塑封体， 所述第一塑封体覆盖在所述第一芯片和第二芯片上，且具有相对的第一表面与第二表面， 所述第一部件由所述焊盘处延伸至所述第一表面，所述第二部件在所述第一表面上延伸，所述第二塑封体覆盖在所述第二部件上，所述第三部件由所述第二部件处延伸至所述第二塑封体的上表面，所述上表面为所述叠层芯片封装的表面。7.根据权利要求1所述的叠层芯片封装结构，其特征在于，所述第一部件与所述第二部件一体成型。8.根据权利要求1所述的叠层芯片封装结构，其特征在于，部分所述焊盘与所述第一芯片中的器件电绝缘。9.根据权利要求1至8中任意一项所述的叠层芯片封装结构，其特征在于，所述叠层芯片封装结构的表面上还设置有与所述重布线部件电连接的焊接层或焊球，叠层芯片封装结构通过所述焊接层或焊球与印刷电路板电连接。10.根据权利要求4或6所述的叠层芯片封装结构，其特征在于，还包括位于所述第一芯片的背面的绝缘层或金属导电层，所述绝缘层或金属导电层裸露在所述第二表面上。
【专利摘要】本发明提供了一种叠层芯片封装结构，在所述叠层芯片封装结构中，上下两层芯片的有源面朝向相对，下层芯片上的电极通过重布线部件引出的所述叠层芯片封装结构的表面重新排布，上层芯片的电极通过导电凸块的电连接到下层芯片的焊盘上，再通过重布线部件引出到叠层芯片封装结构的表面重新排布，上层芯片对下层芯片而言还起到了承载支撑的作用。因此，所述叠层芯片封装结构无需使用预先制定的引线框架，且具有重布线部件，使得封装设计更具灵活性，封装结构面积更小，集成度更高。
【IPC分类】H01L23/488, H01L23/482
【公开号】CN105489578
【申请号】CN201511007893
【发明人】尤文胜
【申请人】合肥祖安投资合伙企业(有限合伙)
【公开日】2016年4月13日
【申请日】2015年12月24日
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