半导体结构的制作方法
半导体结构的制作方法
【技术领域】
[0001]本说明书是关于一种半导体结构。本说明书特别是关于一种包括静电放电(electrostatic discharge, ESD)保护兀件的半导体结构。
【背景技术】
[0002]静电放电可能导致敏感电子元件的毁坏。因此，静电放电保护元件往往会提供在半导体结构中。金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor, M0SFET)、延伸漏极金属氧化物半导体场效晶体管(ExtendedDrain M0SFET, EDM0SFET)、横向双扩散金属氧化物半导体场效晶体管(LateralDouble-diffused M0SFET, LDM0SFET)及应用表面电场降低(Reduced Surface Field,RESURF)技术的元件等等，可作为静电放电保护元件。对于静电放电保护元件的研究与改善至今仍不断地进行。
【发明内容】
[0003]在本说明书中，提出一种包括改良的静电放电保护元件的半导体结构。
[0004]根据一些实施例，此种半导体结构包括一基板、一阱区(well)、一第一重掺杂区、一第二重掺杂区、一栅极结构、一场区(field reg1n)及一场氧化物。阱区形成于基板中。阱区具有一第一掺杂类型。第一重掺杂区形成于阱区中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区形成于阱区中并与第一重掺杂区分离。第二重掺杂区具有第二掺杂类型。栅极结构形成于基板上介于第一重掺杂区及第二重掺杂区之间。场区形成于阱区中第一重掺杂区与栅极结构下。场区并未形成于第二重掺杂区下。场区具有第一掺杂类型。场氧化物形成于邻接第一重掺杂区处。
[0005]根据一些实施例，此种半导体结构包括一基板、一阱区、一第一重掺杂区、一第二重掺杂区、一栅极结构、一场区及一浅沟道隔离(ShallowTrench Isolat1n, STI)结构。讲区形成于基板中。阱区具有一第一掺杂类型。第一重掺杂区形成于阱区中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区形成于阱区中并与第一重掺杂区分离。第二重掺杂区具有第二掺杂类型。栅极结构形成于基板上介于第一重掺杂区及第二重掺杂区之间。场区形成于阱区中第一重掺杂区与栅极结构下。场区并未形成于第二重掺杂区下。场区具有第一掺杂类型。浅沟道隔离结构形成于邻接第一重掺杂区处。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1A-图1B为根据一实施例的半导体结构的示意图。
[0008]图2A-图2B为根据一实施例的半导体结构的示意图。
[0009]图3为根据一实施例的半导体结构的示意图。
[0010]图4为示出本说明书一范例的半导体结构的特征的曲线图。
[0011]图5为示出一比较例的半导体结构的特征的曲线图。
[0012]图6为根据一实施例的半导体结构的示意图。
[0013]【符号说明】
[0014]102:基板
[0015]104:静电放电保护元件
[0016]106:阱区
[0017]108:第一重掺杂区
[0018]110:第二重掺杂区
[0019]112:栅极结构
[0020]114:场区
[0021]116:场氧化物
[0022]118:栅介电质
[0023]120:栅电极
[0024]122、124:间隔物
[0025]126、128:轻掺杂区
[0026]130:第三重掺杂区
[0027]204:静电放电保护元件
[0028]232:第四重掺杂区
[0029]304:静电放电保护元件
[0030]334:深阱区
[0031]404:静电放电保护元件
[0032]414:场区
[0033]416:沟道隔离结构
【具体实施方式】
[0034]现在将说明包括静电放电保护元件的半导体结构。为了清楚起见，可能省略图式中的一些元件。在可能的情况下，相同的元件是以相同的元件符号加以指示。
[0035]请参照图1A-图1B，其绘示根据一实施例的半导体结构。图1A为半导体结构的俯视图，而图1B为取自图1A中剖面线B-B的半导体结构的剖面图。
[0036]半导体结构包括一基板102及一静电放电保护元件104。基板102可为硅基板或绝缘层上覆娃(Silicon On Insulator, SOI)基板等等。在本实施例中，静电放电保护元件104是例示性地绘示成M0SFET型态。然而，静电放电保护元件104可为其他型态。静电放电保护元件104包括一阱区106、一第一重掺杂区108、一第二重掺杂区110、一栅极结构112及一场区114。阱区106形成于基板102中。阱区106具有一第一掺杂类型。第一重掺杂区108形成于阱区106中。第一重掺杂区108具有一第二掺杂类型。第二重掺杂区110形成于阱区106中并与第一重掺杂区108分离。第二重掺杂区110具有第二掺杂类型。第一重掺杂区108可为源极区，而第二重掺杂区110可为漏极区。栅极结构112形成于基板102上介于第一重掺杂区108及第二重掺杂区110之间。更具体地说，栅极结构112包括一栅介电质118、一栅电极120及二间隔物122、124，其中栅介电质118形成于基板102上，栅电极120形成于栅介电质118上，二个间隔物122及124分别形成于栅电极120的二侧。场区114形成于阱区106中第一重掺杂区108与栅极结构112下。场区114并未形成于第二重掺杂区110下，以改善耐压性。场区114具有第一掺杂类型。半导体结构还包括一场氧化物116。场氧化物116形成于邻接第一重掺杂区108处。在本实施例中，场区114还可延伸至场氧化物116下。在本实施例中，第一掺杂类型可为p型，第二掺杂类型可为η型。在另一实施例中，第一掺杂类型可为η型，第二掺杂类型可为ρ型。
[0037]静电放电保护元件104还可包括二个轻掺杂区126及128。其中一个形成于阱区106中邻接第一重掺杂区108，另一个形成于阱区106中邻接第二重掺杂区110。轻掺杂区126及128具有第二掺杂类型。接近漏极区(在本实施例中为第二重掺杂区110)的轻掺杂区128具有降低热载子效应的效果，如此而保护漏极区。
[0038]静电放电保护元件104还可包括一第三重掺杂区130。第三重掺杂区130形成于第一重掺杂区108中。第三重掺杂区130具有第一掺杂类型。这样的配置构成了改善静电放电保护效果的寄生双极型接面晶体管(Bipolar Junct1n Transistor, BJT)。
[0039]在形成根据本实施例的半导体结构的工艺中，首先于基板102中注入阱区106。接着，于阱区106中形成源极区及漏极区，亦即第一重掺杂区108及第二重掺杂区110。于阱区106中注入场区114。之后，形成场氧化物116。依序形成栅介电质118与门电极120。接着，于阱区106中注入轻掺杂区126及128。之后，于 栅电极120的二侧形成间隔物122及124。于第一重掺杂区108中形成第三重掺杂区130。之后可形成触点(contact)及其他结构。
[0040]请参照图2A-图2B，其绘示根据另一实施例的半导体结构。图2A为半导体结构的俯视图，而图2B为取自图2A中剖面线B’ -B’的半导体结构的剖面图。在本实施例中，静电放电保护元件204包括一第四重掺杂区232。第四重掺杂区232形成于第二重掺杂区110中。第三重掺杂区130及第四重掺杂区232可交错地形成，如图2A所示。第四重掺杂区232具有第一掺杂类型。类似于第三重掺杂区130，第四重掺杂区232的设置可改善静电放电保护效果。
[0041]请参照图3，其绘示根据又一实施例的半导体结构。在本实施例中，半导体结构还包括用于隔绝的一深阱区334。深阱区334形成于基板102中，且阱区106是形成于深阱区334中。静电放电保护元件304的场区114并未延伸至深阱区334。深阱区334具有第二掺杂类型。
[0042]图4标出本说明书一范例的半导体结构的特征，而图5标出一比较例的半导体结构的特征。范例的半导体结构及比较例的半导体结构具有相同的总宽度及相同的栅电极至漏极侧标准(rule)。与比较例的半导体结构相比，范例的半导体结构的维持电压(holdingvoltage)增加约20%、驱动电压(trigger voltage)增加约17%。维持电压的增加有利于降低闩锁效应(latch-up)的影响。驱动电压的增加意味着范例的半导体结构是更为坚固耐用。
[0043]现在请参照图6，其绘示根据另一实施例的半导体结构。半导体结构包括一基板102及一静电放电保护元件404。在本实施例中，静电放电保护元件404是例示性地绘示成M0SFET型态。然而，静电放电保护元件404可为其他型态。静电放电保护元件404包括一阱区106、一第一重掺杂区108、一第二重掺杂区110、一栅极结构112及一场区414。静电放电保护元件404的阱区106、第一重掺杂区108、第二重掺杂区110与栅极结构112是相同于静电放电保护元件104的阱区106、第一重掺杂区108、第二重掺杂区110与栅极结构112，相关叙述就此省略。场区414形成于阱区106中第一重掺杂区108与栅极结构112下。场区414并未形成于第二重掺杂区110下，以改善耐压性。场区414具有第一掺杂类型。半导体结构还包括一浅沟道隔离结构416。浅沟道隔离结构416形成于邻接第一重掺杂区108处。在本实施例中，场区414并未延伸至浅沟道隔离结构416下。在本实施例中，第一掺杂类型可为P型，第二掺杂类型可为η型。在另一实施例中，第一掺杂类型可为η型，第二掺杂类型可为Ρ型。
[0044]类似于静电放电保护元件104，静电放电保护元件404还可包括二个轻掺杂区126及128、以及/或一第三重掺杂区130。根据本实施例的半导体结构还可包括如第2图所示的一第四重掺杂区。根据本实施例的半导体结构还可包括如图3所示的一深阱区。
[0045]在形成根据本实施例的半导体结构的工艺中，首先于基板102中形成浅沟道隔离结构416。接着，于基板102中注入阱区106。之后，于阱区106中形成源极区及漏极区，亦即第一重掺杂区108及第二重掺杂区110。于阱区106中注入场区414。接着，依序形成栅介电质118与门电极120。于阱区106中注入轻掺杂区126及128。之后，于栅电极120的二侧形成间隔物122及124。于第一重掺杂区108中形成第三重掺杂区130。之后可形成触点及其他结构。
[0046]由于场区并未形成于第二重掺杂区下，在根据实施例的半导体结构中，可避免源极区及漏极区之间的冲穿(punch-through)。因此，可以改善根据实施例的半导体结构的耐压性。
[0047]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体结构，包括: 一基板； 一阱区，形成于该基板中，该阱区具有一第一掺杂类型； 一第一重掺杂区，形成于该阱区中，该第一重掺杂区具有一第二掺杂类型； 一第二重掺杂区，形成于该阱区中并与该第一重掺杂区分离，该第二重掺杂区具有该第二掺杂类型； 一栅极结构，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间； 一场区，形成于该阱区中该第一重掺杂区及该栅极结构下，该场区具有该第一掺杂类型，其中该场区并未形成于该第二重掺杂区下；以及一场氧化物，形成于邻接该第一重掺杂区处。2.根据权利要求1所述的半导体结构，其中该场区更延伸至该场氧化物下。3.根据权利要求1所述的半导体结构，更包括: 一轻掺杂区，形成于该阱区中邻接该第二重掺杂区处，该轻掺杂区具有该第二掺杂类型。4.根据权利要求1所述的半导体结构，更包括: 一第三重掺杂区，形成于该第一重掺杂区中，该第三重掺杂区具有该第一掺杂类型。5.根据权利要求1所述的半导体结构，更包括: 一第四重掺杂区，形成于该第二重掺杂区中，该第四重掺杂区具有该第一掺杂类型。6.根据权利要求1所述的半导体结构，更包括: 一深阱区，形成于该基板中，该深阱区具有该第二掺杂类型，其中该阱区是形成于该深阱区中。7.根据权利要求1所述的半导体结构，更包括: 一静电放电保护元件，包括该阱区、该第一重掺杂区、该第二重掺杂区、该栅极结构及该场区。8.—种半导体结构，包括: 一基板； 一阱区，形成于该基板中，该阱区具有一第一掺杂类型； 一第一重掺杂区，形成于该阱区中，该第一重掺杂区具有一第二掺杂类型； 一第二重掺杂区，形成于该阱区中并与该第一重掺杂区分离，该第二重掺杂区具有该第二掺杂类型； 一栅极结构，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间； 一场区，形成于该阱区中该第一重掺杂区及该栅极结构下，该场区具有该第一掺杂类型，其中该场区并未形成于该第二重掺杂区下；以及一浅沟道隔离结构，形成于邻接该第一重掺杂区处。9.根据权利要求8所述的半导体结构，更包括: 一轻掺杂区，形成于该阱区中邻接该第二重掺杂区处，该轻掺杂区具有该第二掺杂类型。10.根据权利要求8所述的半导体结构，更包括: 一第三重掺杂区，形成于该第一重掺杂区中，该第三重掺杂区具有该第一掺杂类型。
【专利摘要】本发明公开了一种包括改良的静电放电保护元件的半导体结构。此种半导体结构包括一基板、形成于基板中的一阱区、形成于阱区中的一第一重掺杂区、形成于阱区中并与第一重掺杂区分离的一第二重掺杂区、形成于基板上介于第一重掺杂区及第二重掺杂区之间的一栅极结构、形成于阱区中第一重掺杂区与栅极结构下的一场区、及形成于邻接第一重掺杂区处的一场氧化物/浅沟道隔离结构。场区并未形成于第二重掺杂区下。阱区及场区具有一第一掺杂类型。第一重掺杂区及第二重掺杂区具有一第二掺杂类型。
【IPC分类】H01L23/60
【公开号】CN105489594
【申请号】CN201410470150
【发明人】陈永初
【申请人】旺宏电子股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月16日
【技术领域】
[0001]本说明书是关于一种半导体结构。本说明书特别是关于一种包括静电放电(electrostatic discharge, ESD)保护兀件的半导体结构。
【背景技术】
[0002]静电放电可能导致敏感电子元件的毁坏。因此，静电放电保护元件往往会提供在半导体结构中。金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor, M0SFET)、延伸漏极金属氧化物半导体场效晶体管(ExtendedDrain M0SFET, EDM0SFET)、横向双扩散金属氧化物半导体场效晶体管(LateralDouble-diffused M0SFET, LDM0SFET)及应用表面电场降低(Reduced Surface Field,RESURF)技术的元件等等，可作为静电放电保护元件。对于静电放电保护元件的研究与改善至今仍不断地进行。
【发明内容】
[0003]在本说明书中，提出一种包括改良的静电放电保护元件的半导体结构。
[0004]根据一些实施例，此种半导体结构包括一基板、一阱区(well)、一第一重掺杂区、一第二重掺杂区、一栅极结构、一场区(field reg1n)及一场氧化物。阱区形成于基板中。阱区具有一第一掺杂类型。第一重掺杂区形成于阱区中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区形成于阱区中并与第一重掺杂区分离。第二重掺杂区具有第二掺杂类型。栅极结构形成于基板上介于第一重掺杂区及第二重掺杂区之间。场区形成于阱区中第一重掺杂区与栅极结构下。场区并未形成于第二重掺杂区下。场区具有第一掺杂类型。场氧化物形成于邻接第一重掺杂区处。
[0005]根据一些实施例，此种半导体结构包括一基板、一阱区、一第一重掺杂区、一第二重掺杂区、一栅极结构、一场区及一浅沟道隔离(ShallowTrench Isolat1n, STI)结构。讲区形成于基板中。阱区具有一第一掺杂类型。第一重掺杂区形成于阱区中。第一重掺杂区具有一第二掺杂类型。第二重掺杂区形成于阱区中并与第一重掺杂区分离。第二重掺杂区具有第二掺杂类型。栅极结构形成于基板上介于第一重掺杂区及第二重掺杂区之间。场区形成于阱区中第一重掺杂区与栅极结构下。场区并未形成于第二重掺杂区下。场区具有第一掺杂类型。浅沟道隔离结构形成于邻接第一重掺杂区处。
[0006]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0007]图1A-图1B为根据一实施例的半导体结构的示意图。
[0008]图2A-图2B为根据一实施例的半导体结构的示意图。
[0009]图3为根据一实施例的半导体结构的示意图。
[0010]图4为示出本说明书一范例的半导体结构的特征的曲线图。
[0011]图5为示出一比较例的半导体结构的特征的曲线图。
[0012]图6为根据一实施例的半导体结构的示意图。
[0013]【符号说明】
[0014]102:基板
[0015]104:静电放电保护元件
[0016]106:阱区
[0017]108:第一重掺杂区
[0018]110:第二重掺杂区
[0019]112:栅极结构
[0020]114:场区
[0021]116:场氧化物
[0022]118:栅介电质
[0023]120:栅电极
[0024]122、124:间隔物
[0025]126、128:轻掺杂区
[0026]130:第三重掺杂区
[0027]204:静电放电保护元件
[0028]232:第四重掺杂区
[0029]304:静电放电保护元件
[0030]334:深阱区
[0031]404:静电放电保护元件
[0032]414:场区
[0033]416:沟道隔离结构
【具体实施方式】
[0034]现在将说明包括静电放电保护元件的半导体结构。为了清楚起见，可能省略图式中的一些元件。在可能的情况下，相同的元件是以相同的元件符号加以指示。
[0035]请参照图1A-图1B，其绘示根据一实施例的半导体结构。图1A为半导体结构的俯视图，而图1B为取自图1A中剖面线B-B的半导体结构的剖面图。
[0036]半导体结构包括一基板102及一静电放电保护元件104。基板102可为硅基板或绝缘层上覆娃(Silicon On Insulator, SOI)基板等等。在本实施例中，静电放电保护元件104是例示性地绘示成M0SFET型态。然而，静电放电保护元件104可为其他型态。静电放电保护元件104包括一阱区106、一第一重掺杂区108、一第二重掺杂区110、一栅极结构112及一场区114。阱区106形成于基板102中。阱区106具有一第一掺杂类型。第一重掺杂区108形成于阱区106中。第一重掺杂区108具有一第二掺杂类型。第二重掺杂区110形成于阱区106中并与第一重掺杂区108分离。第二重掺杂区110具有第二掺杂类型。第一重掺杂区108可为源极区，而第二重掺杂区110可为漏极区。栅极结构112形成于基板102上介于第一重掺杂区108及第二重掺杂区110之间。更具体地说，栅极结构112包括一栅介电质118、一栅电极120及二间隔物122、124，其中栅介电质118形成于基板102上，栅电极120形成于栅介电质118上，二个间隔物122及124分别形成于栅电极120的二侧。场区114形成于阱区106中第一重掺杂区108与栅极结构112下。场区114并未形成于第二重掺杂区110下，以改善耐压性。场区114具有第一掺杂类型。半导体结构还包括一场氧化物116。场氧化物116形成于邻接第一重掺杂区108处。在本实施例中，场区114还可延伸至场氧化物116下。在本实施例中，第一掺杂类型可为p型，第二掺杂类型可为η型。在另一实施例中，第一掺杂类型可为η型，第二掺杂类型可为ρ型。
[0037]静电放电保护元件104还可包括二个轻掺杂区126及128。其中一个形成于阱区106中邻接第一重掺杂区108，另一个形成于阱区106中邻接第二重掺杂区110。轻掺杂区126及128具有第二掺杂类型。接近漏极区(在本实施例中为第二重掺杂区110)的轻掺杂区128具有降低热载子效应的效果，如此而保护漏极区。
[0038]静电放电保护元件104还可包括一第三重掺杂区130。第三重掺杂区130形成于第一重掺杂区108中。第三重掺杂区130具有第一掺杂类型。这样的配置构成了改善静电放电保护效果的寄生双极型接面晶体管(Bipolar Junct1n Transistor, BJT)。
[0039]在形成根据本实施例的半导体结构的工艺中，首先于基板102中注入阱区106。接着，于阱区106中形成源极区及漏极区，亦即第一重掺杂区108及第二重掺杂区110。于阱区106中注入场区114。之后，形成场氧化物116。依序形成栅介电质118与门电极120。接着，于阱区106中注入轻掺杂区126及128。之后，于 栅电极120的二侧形成间隔物122及124。于第一重掺杂区108中形成第三重掺杂区130。之后可形成触点(contact)及其他结构。
[0040]请参照图2A-图2B，其绘示根据另一实施例的半导体结构。图2A为半导体结构的俯视图，而图2B为取自图2A中剖面线B’ -B’的半导体结构的剖面图。在本实施例中，静电放电保护元件204包括一第四重掺杂区232。第四重掺杂区232形成于第二重掺杂区110中。第三重掺杂区130及第四重掺杂区232可交错地形成，如图2A所示。第四重掺杂区232具有第一掺杂类型。类似于第三重掺杂区130，第四重掺杂区232的设置可改善静电放电保护效果。
[0041]请参照图3，其绘示根据又一实施例的半导体结构。在本实施例中，半导体结构还包括用于隔绝的一深阱区334。深阱区334形成于基板102中，且阱区106是形成于深阱区334中。静电放电保护元件304的场区114并未延伸至深阱区334。深阱区334具有第二掺杂类型。
[0042]图4标出本说明书一范例的半导体结构的特征，而图5标出一比较例的半导体结构的特征。范例的半导体结构及比较例的半导体结构具有相同的总宽度及相同的栅电极至漏极侧标准(rule)。与比较例的半导体结构相比，范例的半导体结构的维持电压(holdingvoltage)增加约20%、驱动电压(trigger voltage)增加约17%。维持电压的增加有利于降低闩锁效应(latch-up)的影响。驱动电压的增加意味着范例的半导体结构是更为坚固耐用。
[0043]现在请参照图6，其绘示根据另一实施例的半导体结构。半导体结构包括一基板102及一静电放电保护元件404。在本实施例中，静电放电保护元件404是例示性地绘示成M0SFET型态。然而，静电放电保护元件404可为其他型态。静电放电保护元件404包括一阱区106、一第一重掺杂区108、一第二重掺杂区110、一栅极结构112及一场区414。静电放电保护元件404的阱区106、第一重掺杂区108、第二重掺杂区110与栅极结构112是相同于静电放电保护元件104的阱区106、第一重掺杂区108、第二重掺杂区110与栅极结构112，相关叙述就此省略。场区414形成于阱区106中第一重掺杂区108与栅极结构112下。场区414并未形成于第二重掺杂区110下，以改善耐压性。场区414具有第一掺杂类型。半导体结构还包括一浅沟道隔离结构416。浅沟道隔离结构416形成于邻接第一重掺杂区108处。在本实施例中，场区414并未延伸至浅沟道隔离结构416下。在本实施例中，第一掺杂类型可为P型，第二掺杂类型可为η型。在另一实施例中，第一掺杂类型可为η型，第二掺杂类型可为Ρ型。
[0044]类似于静电放电保护元件104，静电放电保护元件404还可包括二个轻掺杂区126及128、以及/或一第三重掺杂区130。根据本实施例的半导体结构还可包括如第2图所示的一第四重掺杂区。根据本实施例的半导体结构还可包括如图3所示的一深阱区。
[0045]在形成根据本实施例的半导体结构的工艺中，首先于基板102中形成浅沟道隔离结构416。接着，于基板102中注入阱区106。之后，于阱区106中形成源极区及漏极区，亦即第一重掺杂区108及第二重掺杂区110。于阱区106中注入场区414。接着，依序形成栅介电质118与门电极120。于阱区106中注入轻掺杂区126及128。之后，于栅电极120的二侧形成间隔物122及124。于第一重掺杂区108中形成第三重掺杂区130。之后可形成触点及其他结构。
[0046]由于场区并未形成于第二重掺杂区下，在根据实施例的半导体结构中，可避免源极区及漏极区之间的冲穿(punch-through)。因此，可以改善根据实施例的半导体结构的耐压性。
[0047]综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
【主权项】
1.一种半导体结构，包括: 一基板； 一阱区，形成于该基板中，该阱区具有一第一掺杂类型； 一第一重掺杂区，形成于该阱区中，该第一重掺杂区具有一第二掺杂类型； 一第二重掺杂区，形成于该阱区中并与该第一重掺杂区分离，该第二重掺杂区具有该第二掺杂类型； 一栅极结构，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间； 一场区，形成于该阱区中该第一重掺杂区及该栅极结构下，该场区具有该第一掺杂类型，其中该场区并未形成于该第二重掺杂区下；以及一场氧化物，形成于邻接该第一重掺杂区处。2.根据权利要求1所述的半导体结构，其中该场区更延伸至该场氧化物下。3.根据权利要求1所述的半导体结构，更包括: 一轻掺杂区，形成于该阱区中邻接该第二重掺杂区处，该轻掺杂区具有该第二掺杂类型。4.根据权利要求1所述的半导体结构，更包括: 一第三重掺杂区，形成于该第一重掺杂区中，该第三重掺杂区具有该第一掺杂类型。5.根据权利要求1所述的半导体结构，更包括: 一第四重掺杂区，形成于该第二重掺杂区中，该第四重掺杂区具有该第一掺杂类型。6.根据权利要求1所述的半导体结构，更包括: 一深阱区，形成于该基板中，该深阱区具有该第二掺杂类型，其中该阱区是形成于该深阱区中。7.根据权利要求1所述的半导体结构，更包括: 一静电放电保护元件，包括该阱区、该第一重掺杂区、该第二重掺杂区、该栅极结构及该场区。8.—种半导体结构，包括: 一基板； 一阱区，形成于该基板中，该阱区具有一第一掺杂类型； 一第一重掺杂区，形成于该阱区中，该第一重掺杂区具有一第二掺杂类型； 一第二重掺杂区，形成于该阱区中并与该第一重掺杂区分离，该第二重掺杂区具有该第二掺杂类型； 一栅极结构，形成于该基板上介于该第一重掺杂区及该第二重掺杂区之间； 一场区，形成于该阱区中该第一重掺杂区及该栅极结构下，该场区具有该第一掺杂类型，其中该场区并未形成于该第二重掺杂区下；以及一浅沟道隔离结构，形成于邻接该第一重掺杂区处。9.根据权利要求8所述的半导体结构，更包括: 一轻掺杂区，形成于该阱区中邻接该第二重掺杂区处，该轻掺杂区具有该第二掺杂类型。10.根据权利要求8所述的半导体结构，更包括: 一第三重掺杂区，形成于该第一重掺杂区中，该第三重掺杂区具有该第一掺杂类型。
【专利摘要】本发明公开了一种包括改良的静电放电保护元件的半导体结构。此种半导体结构包括一基板、形成于基板中的一阱区、形成于阱区中的一第一重掺杂区、形成于阱区中并与第一重掺杂区分离的一第二重掺杂区、形成于基板上介于第一重掺杂区及第二重掺杂区之间的一栅极结构、形成于阱区中第一重掺杂区与栅极结构下的一场区、及形成于邻接第一重掺杂区处的一场氧化物/浅沟道隔离结构。场区并未形成于第二重掺杂区下。阱区及场区具有一第一掺杂类型。第一重掺杂区及第二重掺杂区具有一第二掺杂类型。
【IPC分类】H01L23/60
【公开号】CN105489594
【申请号】CN201410470150
【发明人】陈永初
【申请人】旺宏电子股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月16日
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