半导体器件及其制造方法
半导体器件及其制造方法
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种具有自对准超陡后退阱(SSRW)的半导体器件及其制造方法。
【背景技术】
[0002]集成电路技术的重要发展趋势之一是缩微化，以提高集成度和降低制造成本，并满足器件性能和功耗等方面的应用要求。然而随着金属氧化物半导体场效应晶体管(M0SFET)栅长持续减小会产生短沟道效应。利用超陡后退阱(SSRW)，可以减小耗尽层的厚度，从而抑制短沟道效应。
[0003]SSRW通常形成于栅极和源/漏极形成之前，除了沟道区以外，所述SSRW掺杂还存在于源极区和漏极区。这将导致M0SFET器件中的带-带隧穿漏电流和源/漏结电容增加。器件制造工艺中引入的较大热预算也使得难以获得更陡峭的SSRW和更薄的耗尽层。这些都限制了利用SSRW抑制短沟道效应及对器件性能的提升。
[0004]常规晕注入器件具有较高的沟道表面载流子浓度。在多晶硅栅堆叠半导体器件中，随着栅长的减小，为保持适当的阈值电压，晕注入器件难以通过继续增加晕注入剂量获得更好的短沟道效应控制，包括漏感应势垒降低效应(DIBL)控制。
【发明内容】
[0005]本公开的目的至少部分地在于提供一种半导体器件及其制造方法，其中可以提供自对准的超陡后退阱(SSRW)。
[0006]根据本公开的一个方面，提供了一种半导体器件，包括:在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱。
[0007]根据本公开的另一方面，提供了一种制造半导体器件的方法，包括:在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层；在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行源/漏注入；去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口 ；经开口向衬底中进行注入，以形成自对准于栅堆叠下方的超陡后退讲。
[0008]根据本公开的实施例，可以形成自对准于栅堆叠的SSRW。自对准的SSRW可以避免在源/漏区不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/漏结电容。
【附图说明】
[0009]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0010]图1-9是示意性示出了制造根据本公开实施例的半导体器件的流程的截面图；
[0011]图10是示意性示出了根据本公开实施例的半导体器件的截面图。
【具体实施方式】
[0012]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0013]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0014]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0015]图10是示意性示出了根据本公开实施例的半导体器件的截面图。
[0016]如图10所示，根据该实施例的半导体器件可以包括衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如S1、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb 等,绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。
[0017]在衬底1000中，可以形成有浅沟槽隔离(STI) 1002，在STI 1002之间限定了有源区。在该实施例中，示出了三个STI 1002以及它们之间的两个有源区。但是，本公开不限于此，可以形成更多或更少的STI/有源区。
[0018]在该实施例中，这两个有源区可以分别用于η型器件和ρ型器件。例如，左侧的有源区可以用于η型器件，右侧的有源区可以用于ρ型器件。图10中分别示出了这两种器件。
[0019]每一器件可以包括形成于衬底1000上的栅堆叠。具体地，η型器件的栅堆叠可以包括设于衬底1000上的栅介质层1004和设于栅介质层1004上的栅导体层1024η' , ρ型器件的栅堆叠可以包括栅介质层1004和栅导体层1024ρ'。例如，栅介质层1004可以包括氮氧化物(例如，氮氧化硅)层，厚度为约0.5-2nm。在该示例中，将栅介质层1004示出为衬底1000的表面上的连续层，但是本公开不限于此。例如，栅介质层1004可以局限于各自的栅堆叠处。栅导体层1024η'可以包括多晶硅，且可以被η型掺杂，厚度为约20-200nm;極导体层1024p'可以包括多晶??圭，且可以被ρ型彳多杂，厚度为约20_200nm。
[0020]尽管在此例示了氮氧化物/多晶硅的栅堆叠，但是本公开不限于此。例如，可以使用高K/金属栅的栅堆叠配置。
[0021]在栅堆叠的侧壁上，可以形成有侧墙。在图10所示的示例中，侧墙形成为双层结构，包括第一侧墙1008和第二侧墙1012。例如，第一侧墙1008可以包括氮化物(例如，氮化硅)，厚度为约5-30nm ;第二侧墙1012可以包括氮化物，厚度为约20_50nm。
[0022]当然，侧墙也不限于双层结构，还可以包括其他结构，例如单层侧墙或三层侧墙等。各层侧墙的材料可以相同，也可以不同。
[0023]每一器件还可以包括在衬底1000中形成的相对于栅堆叠处于相对两侧的源区和漏区。例如，η型器件可以包括通过对衬底1000进行η型掺杂而获得的源区和漏区1026η，Ρ型器件可以包括通过对衬底1000进行ρ型掺杂而获得的源区和漏区1026ρ。在衬底1000中源区和漏区之间可以存在导电沟道(未示出)，且可以通过栅堆叠对导电沟道进行控制。
[0024]每一器件还可以包括在衬底1000中源区和漏区之间形成的超陡后退阱(SSRW)。例如，η型器件可以包括对衬底1000进行ρ型掺杂而获得的SSRW 1022η'，ρ型器件可以包括对衬底1000进行η型掺杂而获得的SSRW 1022ρ'。这种SSRW可以自对准于栅堆叠下方，且处于沟道下方。具体地，SSRW的边缘可以与源/漏区(具体地，如下所述的源/漏延伸区)的边缘大致对准。
[0025]以下，将参考图1-9，描述上述半导体器件的一种示例制造方法。在以下描述中，对于各层、区域、结构的材料等不再详细说明，可以参照以上结合图10的描述。
[0026]如图1所示，提供衬底1000，如硅晶片。在衬底1000上，例如可以通过在衬底中刻蚀沟槽且然后填充氧化物，形成STI 1002。
[0027]然后，如图2所示，可以通过例如热氧化或淀积等工艺，在衬底1000的表面上形成氮氧化物层1004，该氮氧化物层1004随后可以用作栅介质层。在氮氧化物层1004上，可以通过例如淀积，形成厚度为约100-200nm的多晶硅层。然后，可以通过例如光刻，将淀积的多晶硅层构图如反应离子刻蚀(RIE)为牺牲栅导体层。在图2的示例中，示出了位于由STI 1002限定的有源区上方的牺牲栅导体层1006η和1006p。例如，这种牺牲栅导体层可以呈现大致条状(在俯视图中)。构图后栅导体层的宽度(图中水平方向的维度)可以为约 20_500nm。
[0028]根据另一实施例，也可以构图后的栅导体层为掩模，对氮氧化物层1004进行构图，从而使得由构图后的氮氧化物层1004构成的栅介质层仅位于栅导体层下方。
[0029]在栅堆叠的侧壁(在该示例中，在栅导体的侧壁)上，可以形成第一侧墙1008。例如，可以在形成有栅堆叠的衬底上大致共形地淀积一氮化物层，然后对淀积的氮化物层进行各向异性刻蚀如RIE，来形成第一侧墙1008。第一侧墙1008的厚度可以为约5_30nm。
[0030]另外，还可以通过例如离子注入，在针对η型器件的有源区(图中左侧有源区)中形成Ρ型阱(未示出)，在针对Ρ型器件的有源区(图中右侧有源区)中形成η型阱。
[0031]接下来，如图3所示，可以分别针对ρ型器件和η型器件进行延伸区注入。具体地，如 图中的箭头所示，对于η型器件区域(图中左侧区域)，可以注入η型杂质如As或Ρ，注入能量为约0.5-10keV，剂量为约lE14-2E15cm2 ;对于ρ型器件区域(图中右侧区域)，可以注入P型杂质如BF2、B或In，注入能量为约0.5-10keV,剂量为约lE14_2E15cm 2。在对η型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽Ρ型器件区域；在对Ρ型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽η型器件区域。于是，可以在衬底中形成η型器件的延伸注入区1010η和ρ型器件的延伸注入区ΙΟΙΟρ。由于在注入时以栅堆叠和第一侧墙为掩模，从而延伸注入区的边缘可以大致对准于第一侧墙1008的边缘，且可能有一定的扩散。
[0032]随后，如图4所示，可以在第一侧墙1008外侧形成第二侧墙1012。例如，可以在形成有栅堆叠和第一侧墙的衬底上大致共形地淀积一氮化物层，然后对淀积的氮化物层进行各向异性刻蚀如RIE，来形成第二侧墙1012。第二侧墙1012的厚度可以为约20_50nm。
[0033]然后，可以分别针对ρ型器件和η型器件进行源/漏区注入。具体地，如图中的箭头所示，对于η型器件区域(图中左侧区域)，可以注入η型杂质如As或P，注入能量为约5-40keV，剂量为约lE15-3E15cm-2 ;对于ρ型器件区域(图中右侧区域)，可以注入ρ型杂质如BF2、B或In，注入能量为约5-40keV，剂量为约lE15_3E15cm 2。在对η型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽ρ型器件区域；在对ρ型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽η型器件区域。于是，可以在衬底中形成η型器件的源/漏注入区1014η和ρ型器件的源/漏注入区1014ρ。由于在注入时以栅堆叠和第一侧墙为掩模，从而源/漏注入区的边缘可以大致对准于第二侧墙1012的边缘，且可能有一定的扩散。
[0034]接下来，如图5所示，可以淀积厚度为约5-100nm的氮化物层1014，然后淀积氧化物层1016。可以进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于牺牲栅导体层1006n/1006p。于是，露出了牺牲栅导体层1006n/1006p。在CMP过程中，氮化物层1014可以用于实时厚度监测。或者，CMP也可以停止于氮化物层1014，并进一步回蚀氮化物层1014，以露出牺牲栅导体层1006n/1006p。露出的牺牲栅导体层1006n/1006p可以通过例如湿法刻蚀(例如，利用TMAH溶液)，被选择性去除，从而在侧墙内侧留下栅槽1018η和1018ρ，如图6所示。
[0035]之后，可以经由栅槽1018η和1018ρ进行离子注入，在衬底1000中形成自对准的SSRW。
[0036]具体地，如图7所示，可以通过掩模层1020-1 (例如，光刻胶)遮蔽ρ型器件区域，然后进行离子注入。在此，对于η型器件，可以注入ρ型杂质如BF2、B、In或其组合，注入能量为约50-100keV，剂量为约0.5E12-2E13cm2。于是，在衬底1000中，形成自对准于栅槽1018η的注入阱区1022η。之后，可以去除掩模层1020-1。
[0037]同样，如图8所示，可以通过掩模层1020-2 (例如，光刻胶)遮蔽η型器件区域，然后进行离子注入。在此，对于Ρ型器件，可以注入η型杂质如As、Sb、P或其组合，注入能量为约50-100keV，剂量为约0.5E12-3E13cm2。于是，在衬底1000中，形成自对准于栅槽1018p的注入阱区1022p。之后，可以去除掩模层1020-2。
[0038]在此需要指出的是，尽管在该示例中先对η型器件区域进行注入然后再对ρ型器件区域进行注入，但是本公开不限于此。它们的顺序可以交换。
[0039]然后，如图9所示，可以在栅槽1018η和ΙΟΙΟρ中填充多晶硅1024η和1024ρ。这例如可以如下进行。具体地，可以淀积一层多晶硅，然后对其进行平坦化如CMP，CMP可以停止于例如侧墙(氮化物)。
[0040]对于η型器件，可以向多晶硅1024η中注入η型杂质，如As、P或其组合，得到栅导体1024η';对于ρ型器件，可以向多晶硅1024ρ中注入ρ型杂质，如BF2、B或其组合，得到栅导体1024p'。在对η型器件进行注入时，可以利用掩模层遮蔽ρ型器件区域；而在对ρ型器件进行注入时，可以利用掩模层遮蔽η型器件区域。
[0041]在此需要指出的是，尽管在上述实施例中，保留了氮氧化物的栅介质层，而仅将牺牲栅导体层替换为最终的真正栅导体层，但是本公开不限于此。例如，也可以对栅介质层进行替换。
[0042]随后，可以进行退火工艺，以激活注入的离子。延伸注入区1010η和源/漏注入区1014η经激活后可以形成η型器件的源区和漏区1026η ;延伸注入区ΙΟΙΟρ和源/漏注入区1014p经激活后可以形成ρ型器件的源区和漏区1026p。另外，注入阱区1022η阱激活后可以形成η型器件的SSRW 1022η/ ;注入阱区1022ρ阱激活后可以形成ρ型器件的SSRW1022p/ 。
[0043]这样，就得到了如图10所示的半导体器件。
[0044]在该半导体器件中，由于经由栅槽进行诸如以形成SSRW，因此所形成的SSRW可以自对准于栅堆叠，从而SSRW的边缘可以与延伸区的边缘大致对准。自对准的SSRW可以避免在源/漏区(包括延伸区)不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/
漏结电容。
[0045]在此需要指出的是，尽管在以上描述中针对CMOS工艺(S卩，既形成η型器件又形成Ρ型器件)，但是本公开不限于此。例如，可以仅形成η型器件或ρ型器件。
[0046]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0047]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【主权项】
1.一种半导体器件，包括: 在衬底上形成的栅堆叠； 在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及 自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱。2.根据权利要求1所述的半导体器件，还包括位于衬底上栅堆叠的侧壁上的侧墙。3.根据权利要求2所述的半导体器件，其中，所述侧墙是双层结构。4.根据权利要求1所述的半导体器件，其中，所述栅堆叠包括设置于衬底上的氮氧化物栅介质层以及设置于栅介质层上的多晶硅栅导体层。5.根据权利要求1所述的半导体器件，其中，所述源区和漏区分别包括延伸区，且所述超陡后退阱的边缘与所述延伸区的边缘大致对准。6.一种制造半导体器件的方法，包括: 在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层； 在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行针对源/漏的离子注入； 去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口 ； 经开口向衬底中进行离子注入，以形成自对准于栅堆叠下方的超陡后退阱。7.根据权利要求6所述的方法，其中，形成侧墙和进行针对源/漏的离子注入包括: 在牺牲栅堆叠的侧壁上形成第一侧墙； 以牺牲栅堆叠和第一侧墙为掩模，进行延伸区注入； 在第一侧墙的侧壁上形成第二侧墙； 以牺牲栅堆叠以及第一和第二侧墙为掩模，进行源/漏区注入。8.根据权利要求6所述的方法，其中，栅介质层包括氮氧化物，该方法还包括: 在开口内形成多晶硅作为栅导体层。9.根据权利要求8所述的方法，还包括:通过离子注入，对多晶硅进行掺杂。10.根据权利要求9所述的方法，还包括:进行退火，以激活注入的离子。
【专利摘要】本发明提供了一种半导体器件及其制造方法。一示例器件可以包括：在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱。
【IPC分类】H01L21/8238, H01L29/78, H01L29/06, H01L27/092
【公开号】CN105489606
【申请号】CN201410482911
【发明人】朱慧珑, 钟健
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月19日
【技术领域】
[0001]本公开涉及半导体领域，更具体地，涉及一种具有自对准超陡后退阱(SSRW)的半导体器件及其制造方法。
【背景技术】
[0002]集成电路技术的重要发展趋势之一是缩微化，以提高集成度和降低制造成本，并满足器件性能和功耗等方面的应用要求。然而随着金属氧化物半导体场效应晶体管(M0SFET)栅长持续减小会产生短沟道效应。利用超陡后退阱(SSRW)，可以减小耗尽层的厚度，从而抑制短沟道效应。
[0003]SSRW通常形成于栅极和源/漏极形成之前，除了沟道区以外，所述SSRW掺杂还存在于源极区和漏极区。这将导致M0SFET器件中的带-带隧穿漏电流和源/漏结电容增加。器件制造工艺中引入的较大热预算也使得难以获得更陡峭的SSRW和更薄的耗尽层。这些都限制了利用SSRW抑制短沟道效应及对器件性能的提升。
[0004]常规晕注入器件具有较高的沟道表面载流子浓度。在多晶硅栅堆叠半导体器件中，随着栅长的减小，为保持适当的阈值电压，晕注入器件难以通过继续增加晕注入剂量获得更好的短沟道效应控制，包括漏感应势垒降低效应(DIBL)控制。
【发明内容】
[0005]本公开的目的至少部分地在于提供一种半导体器件及其制造方法，其中可以提供自对准的超陡后退阱(SSRW)。
[0006]根据本公开的一个方面，提供了一种半导体器件，包括:在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱。
[0007]根据本公开的另一方面，提供了一种制造半导体器件的方法，包括:在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层；在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行源/漏注入；去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口 ；经开口向衬底中进行注入，以形成自对准于栅堆叠下方的超陡后退讲。
[0008]根据本公开的实施例，可以形成自对准于栅堆叠的SSRW。自对准的SSRW可以避免在源/漏区不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/漏结电容。
【附图说明】
[0009]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0010]图1-9是示意性示出了制造根据本公开实施例的半导体器件的流程的截面图；
[0011]图10是示意性示出了根据本公开实施例的半导体器件的截面图。
【具体实施方式】
[0012]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0013]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0014]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0015]图10是示意性示出了根据本公开实施例的半导体器件的截面图。
[0016]如图10所示，根据该实施例的半导体器件可以包括衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如S1、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb 等,绝缘体上半导体衬底(SOI)等。在此，以体硅衬底及硅系材料为例进行描述。但是需要指出的是，本公开不限于此。
[0017]在衬底1000中，可以形成有浅沟槽隔离(STI) 1002，在STI 1002之间限定了有源区。在该实施例中，示出了三个STI 1002以及它们之间的两个有源区。但是，本公开不限于此，可以形成更多或更少的STI/有源区。
[0018]在该实施例中，这两个有源区可以分别用于η型器件和ρ型器件。例如，左侧的有源区可以用于η型器件，右侧的有源区可以用于ρ型器件。图10中分别示出了这两种器件。
[0019]每一器件可以包括形成于衬底1000上的栅堆叠。具体地，η型器件的栅堆叠可以包括设于衬底1000上的栅介质层1004和设于栅介质层1004上的栅导体层1024η' , ρ型器件的栅堆叠可以包括栅介质层1004和栅导体层1024ρ'。例如，栅介质层1004可以包括氮氧化物(例如，氮氧化硅)层，厚度为约0.5-2nm。在该示例中，将栅介质层1004示出为衬底1000的表面上的连续层，但是本公开不限于此。例如，栅介质层1004可以局限于各自的栅堆叠处。栅导体层1024η'可以包括多晶硅，且可以被η型掺杂，厚度为约20-200nm;極导体层1024p'可以包括多晶??圭，且可以被ρ型彳多杂，厚度为约20_200nm。
[0020]尽管在此例示了氮氧化物/多晶硅的栅堆叠，但是本公开不限于此。例如，可以使用高K/金属栅的栅堆叠配置。
[0021]在栅堆叠的侧壁上，可以形成有侧墙。在图10所示的示例中，侧墙形成为双层结构，包括第一侧墙1008和第二侧墙1012。例如，第一侧墙1008可以包括氮化物(例如，氮化硅)，厚度为约5-30nm ;第二侧墙1012可以包括氮化物，厚度为约20_50nm。
[0022]当然，侧墙也不限于双层结构，还可以包括其他结构，例如单层侧墙或三层侧墙等。各层侧墙的材料可以相同，也可以不同。
[0023]每一器件还可以包括在衬底1000中形成的相对于栅堆叠处于相对两侧的源区和漏区。例如，η型器件可以包括通过对衬底1000进行η型掺杂而获得的源区和漏区1026η，Ρ型器件可以包括通过对衬底1000进行ρ型掺杂而获得的源区和漏区1026ρ。在衬底1000中源区和漏区之间可以存在导电沟道(未示出)，且可以通过栅堆叠对导电沟道进行控制。
[0024]每一器件还可以包括在衬底1000中源区和漏区之间形成的超陡后退阱(SSRW)。例如，η型器件可以包括对衬底1000进行ρ型掺杂而获得的SSRW 1022η'，ρ型器件可以包括对衬底1000进行η型掺杂而获得的SSRW 1022ρ'。这种SSRW可以自对准于栅堆叠下方，且处于沟道下方。具体地，SSRW的边缘可以与源/漏区(具体地，如下所述的源/漏延伸区)的边缘大致对准。
[0025]以下，将参考图1-9，描述上述半导体器件的一种示例制造方法。在以下描述中，对于各层、区域、结构的材料等不再详细说明，可以参照以上结合图10的描述。
[0026]如图1所示，提供衬底1000，如硅晶片。在衬底1000上，例如可以通过在衬底中刻蚀沟槽且然后填充氧化物，形成STI 1002。
[0027]然后，如图2所示，可以通过例如热氧化或淀积等工艺，在衬底1000的表面上形成氮氧化物层1004，该氮氧化物层1004随后可以用作栅介质层。在氮氧化物层1004上，可以通过例如淀积，形成厚度为约100-200nm的多晶硅层。然后，可以通过例如光刻，将淀积的多晶硅层构图如反应离子刻蚀(RIE)为牺牲栅导体层。在图2的示例中，示出了位于由STI 1002限定的有源区上方的牺牲栅导体层1006η和1006p。例如，这种牺牲栅导体层可以呈现大致条状(在俯视图中)。构图后栅导体层的宽度(图中水平方向的维度)可以为约 20_500nm。
[0028]根据另一实施例，也可以构图后的栅导体层为掩模，对氮氧化物层1004进行构图，从而使得由构图后的氮氧化物层1004构成的栅介质层仅位于栅导体层下方。
[0029]在栅堆叠的侧壁(在该示例中，在栅导体的侧壁)上，可以形成第一侧墙1008。例如，可以在形成有栅堆叠的衬底上大致共形地淀积一氮化物层，然后对淀积的氮化物层进行各向异性刻蚀如RIE，来形成第一侧墙1008。第一侧墙1008的厚度可以为约5_30nm。
[0030]另外，还可以通过例如离子注入，在针对η型器件的有源区(图中左侧有源区)中形成Ρ型阱(未示出)，在针对Ρ型器件的有源区(图中右侧有源区)中形成η型阱。
[0031]接下来，如图3所示，可以分别针对ρ型器件和η型器件进行延伸区注入。具体地，如 图中的箭头所示，对于η型器件区域(图中左侧区域)，可以注入η型杂质如As或Ρ，注入能量为约0.5-10keV，剂量为约lE14-2E15cm2 ;对于ρ型器件区域(图中右侧区域)，可以注入P型杂质如BF2、B或In，注入能量为约0.5-10keV,剂量为约lE14_2E15cm 2。在对η型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽Ρ型器件区域；在对Ρ型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽η型器件区域。于是，可以在衬底中形成η型器件的延伸注入区1010η和ρ型器件的延伸注入区ΙΟΙΟρ。由于在注入时以栅堆叠和第一侧墙为掩模，从而延伸注入区的边缘可以大致对准于第一侧墙1008的边缘，且可能有一定的扩散。
[0032]随后，如图4所示，可以在第一侧墙1008外侧形成第二侧墙1012。例如，可以在形成有栅堆叠和第一侧墙的衬底上大致共形地淀积一氮化物层，然后对淀积的氮化物层进行各向异性刻蚀如RIE，来形成第二侧墙1012。第二侧墙1012的厚度可以为约20_50nm。
[0033]然后，可以分别针对ρ型器件和η型器件进行源/漏区注入。具体地，如图中的箭头所示，对于η型器件区域(图中左侧区域)，可以注入η型杂质如As或P，注入能量为约5-40keV，剂量为约lE15-3E15cm-2 ;对于ρ型器件区域(图中右侧区域)，可以注入ρ型杂质如BF2、B或In，注入能量为约5-40keV，剂量为约lE15_3E15cm 2。在对η型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽ρ型器件区域；在对ρ型器件区域进行注入时，可以利用掩模层(例如，光刻胶)遮蔽η型器件区域。于是，可以在衬底中形成η型器件的源/漏注入区1014η和ρ型器件的源/漏注入区1014ρ。由于在注入时以栅堆叠和第一侧墙为掩模，从而源/漏注入区的边缘可以大致对准于第二侧墙1012的边缘，且可能有一定的扩散。
[0034]接下来，如图5所示，可以淀积厚度为约5-100nm的氮化物层1014，然后淀积氧化物层1016。可以进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于牺牲栅导体层1006n/1006p。于是，露出了牺牲栅导体层1006n/1006p。在CMP过程中，氮化物层1014可以用于实时厚度监测。或者，CMP也可以停止于氮化物层1014，并进一步回蚀氮化物层1014，以露出牺牲栅导体层1006n/1006p。露出的牺牲栅导体层1006n/1006p可以通过例如湿法刻蚀(例如，利用TMAH溶液)，被选择性去除，从而在侧墙内侧留下栅槽1018η和1018ρ，如图6所示。
[0035]之后，可以经由栅槽1018η和1018ρ进行离子注入，在衬底1000中形成自对准的SSRW。
[0036]具体地，如图7所示，可以通过掩模层1020-1 (例如，光刻胶)遮蔽ρ型器件区域，然后进行离子注入。在此，对于η型器件，可以注入ρ型杂质如BF2、B、In或其组合，注入能量为约50-100keV，剂量为约0.5E12-2E13cm2。于是，在衬底1000中，形成自对准于栅槽1018η的注入阱区1022η。之后，可以去除掩模层1020-1。
[0037]同样，如图8所示，可以通过掩模层1020-2 (例如，光刻胶)遮蔽η型器件区域，然后进行离子注入。在此，对于Ρ型器件，可以注入η型杂质如As、Sb、P或其组合，注入能量为约50-100keV，剂量为约0.5E12-3E13cm2。于是，在衬底1000中，形成自对准于栅槽1018p的注入阱区1022p。之后，可以去除掩模层1020-2。
[0038]在此需要指出的是，尽管在该示例中先对η型器件区域进行注入然后再对ρ型器件区域进行注入，但是本公开不限于此。它们的顺序可以交换。
[0039]然后，如图9所示，可以在栅槽1018η和ΙΟΙΟρ中填充多晶硅1024η和1024ρ。这例如可以如下进行。具体地，可以淀积一层多晶硅，然后对其进行平坦化如CMP，CMP可以停止于例如侧墙(氮化物)。
[0040]对于η型器件，可以向多晶硅1024η中注入η型杂质，如As、P或其组合，得到栅导体1024η';对于ρ型器件，可以向多晶硅1024ρ中注入ρ型杂质，如BF2、B或其组合，得到栅导体1024p'。在对η型器件进行注入时，可以利用掩模层遮蔽ρ型器件区域；而在对ρ型器件进行注入时，可以利用掩模层遮蔽η型器件区域。
[0041]在此需要指出的是，尽管在上述实施例中，保留了氮氧化物的栅介质层，而仅将牺牲栅导体层替换为最终的真正栅导体层，但是本公开不限于此。例如，也可以对栅介质层进行替换。
[0042]随后，可以进行退火工艺，以激活注入的离子。延伸注入区1010η和源/漏注入区1014η经激活后可以形成η型器件的源区和漏区1026η ;延伸注入区ΙΟΙΟρ和源/漏注入区1014p经激活后可以形成ρ型器件的源区和漏区1026p。另外，注入阱区1022η阱激活后可以形成η型器件的SSRW 1022η/ ;注入阱区1022ρ阱激活后可以形成ρ型器件的SSRW1022p/ 。
[0043]这样，就得到了如图10所示的半导体器件。
[0044]在该半导体器件中，由于经由栅槽进行诸如以形成SSRW，因此所形成的SSRW可以自对准于栅堆叠，从而SSRW的边缘可以与延伸区的边缘大致对准。自对准的SSRW可以避免在源/漏区(包括延伸区)不适当地引入杂质，从而减少带-带隧穿漏电路并降低源/
漏结电容。
[0045]在此需要指出的是，尽管在以上描述中针对CMOS工艺(S卩，既形成η型器件又形成Ρ型器件)，但是本公开不限于此。例如，可以仅形成η型器件或ρ型器件。
[0046]在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
[0047]以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
【主权项】
1.一种半导体器件，包括: 在衬底上形成的栅堆叠； 在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及 自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱。2.根据权利要求1所述的半导体器件，还包括位于衬底上栅堆叠的侧壁上的侧墙。3.根据权利要求2所述的半导体器件，其中，所述侧墙是双层结构。4.根据权利要求1所述的半导体器件，其中，所述栅堆叠包括设置于衬底上的氮氧化物栅介质层以及设置于栅介质层上的多晶硅栅导体层。5.根据权利要求1所述的半导体器件，其中，所述源区和漏区分别包括延伸区，且所述超陡后退阱的边缘与所述延伸区的边缘大致对准。6.一种制造半导体器件的方法，包括: 在衬底上形成牺牲栅堆叠，其中，牺牲栅堆叠包括栅介质层和牺牲栅导体层； 在牺牲栅堆叠的侧壁上形成侧墙，并以牺牲栅堆叠和侧墙为掩模，进行针对源/漏的离子注入； 去除牺牲栅堆叠中至少牺牲栅导体层，以在侧墙内侧留下开口 ； 经开口向衬底中进行离子注入，以形成自对准于栅堆叠下方的超陡后退阱。7.根据权利要求6所述的方法，其中，形成侧墙和进行针对源/漏的离子注入包括: 在牺牲栅堆叠的侧壁上形成第一侧墙； 以牺牲栅堆叠和第一侧墙为掩模，进行延伸区注入； 在第一侧墙的侧壁上形成第二侧墙； 以牺牲栅堆叠以及第一和第二侧墙为掩模，进行源/漏区注入。8.根据权利要求6所述的方法，其中，栅介质层包括氮氧化物，该方法还包括: 在开口内形成多晶硅作为栅导体层。9.根据权利要求8所述的方法，还包括:通过离子注入，对多晶硅进行掺杂。10.根据权利要求9所述的方法，还包括:进行退火，以激活注入的离子。
【专利摘要】本发明提供了一种半导体器件及其制造方法。一示例器件可以包括：在衬底上形成的栅堆叠；在衬底中相对于栅堆叠处于相对侧的源区和漏区；以及自对准于栅堆叠下方、位于源区和漏区之间的超陡后退阱。
【IPC分类】H01L21/8238, H01L29/78, H01L29/06, H01L27/092
【公开号】CN105489606
【申请号】CN201410482911
【发明人】朱慧珑, 钟健
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月19日
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