一种soi双端口sram单元及其制作方法
一种soi双端口sram单元及其制作方法
【技术领域】
[0001 ]本发明属于存储器设计及制作领域，涉及一种SOI双端口 SRAM单元及其制作方法。
【背景技术】
[0002]SOI技术自上世纪80年代发明以来，它相对于普通体硅工艺，具有寄生电容小、功耗低、速度快和天然的抗单粒子闩锁(Single-Event-Latchup，SEL)能力，使得SOI技术很适合于工作在片上系统(378丨61]1-011-01丨口8，300、低功耗以及抗福射等场合；另外，静态随机存储器(Static Random Access Memory，SRAM)广泛应用于消费电子、汽车电子、处理器一级缓存和二级缓存中；所以，将S0I技术应用到SRAM设计中，具有一定优势。
[0003]根据M0S管体区的耗尽程度，S0I进一步可分为全耗尽(Full-Depleted，FD) S0I和部分耗尽(Partially-Depleted，ro)S0I。针对部分耗尽SOI技术，由于M0S管其体区与源区电学上隔开，导致体区是悬空的；在正常工作时，漏极电势较高，反型沟道的电子从源极运动到漏极时，被电场加速，当运动到被靠近漏体结时，此时因为在电场最强，电子获得了额外的能量，并与晶格上的原子发生碰撞形成电子-空穴对；电子速度快，在很短的时间内被加速到漏极;然而空穴速度相对较慢，沿着电场方向慢慢移动到体区、源区等低电势区域，移动到体区的空穴很容易被源极提供的电子进行复合掉，而移动到体区时，因其电势浮空而使得空穴在体区慢慢积累，直接会影响M0S管的阈值电压，从而使M0S管性能发生变化，这就是浮体效应。另外，PD SOI M0S管中还有寄生三极管效应，是指M0S管的源极、体区以及漏极分别为N、P以及N，类似于三极管中的发射极、基极以及集电极，也就是M0S管寄生一个天然的NPN三极管；这个基极是悬空的。一般地，基极没有正电荷时，其电势与发射极电势相同，故其三极管不会导通;若浮体效应发生，基极正电荷积累到一定程度时，基极和发射极电势达到一定程度时，其三极管会导通，在漏极会产生大电流的现象。浮体效应和寄生三极管效应会造成ro SOI SRAM单元的性能变化，例如漏电增大、抗噪声能力降低。
[0004]目前常用的静态随机存储器单元包括八晶体管类型，由两个上拉P型晶体管、两个下拉N型晶体管和四个传输门N型晶体管构成，字线控制四个传输门N型晶体管的开关，通过位线写入或读出存储数据，其中，这八个晶体管均采用普通M0S管。
[0005]—般地，PD SOI M0S管中由于浮体效应和寄生三极管效应，设计者常常会将M0S管体区引出来(NM0S体区接到低电势，也就是与源区电势短接;PM0S体区接到高电平)，将电势保持固定从而抑制这两者效应;常见的体接触就是T-型栅M0S管和H-型栅M0S管，但这和相同尺寸的非体接触M0S管相比，其面积会高出很多。如果直接将T-型M0S管应用到SRAM单元当中，单元面积会增大1倍左右，甚至更多(应用H-型栅)。
[0006]因此，如何提供一种S0I双端口SRAM单元及其制作方法，在尽量减小芯片面积的前提下有效抑制M0S管的浮体效应、寄生三极管效应，从而增强六晶体管静态随机存储器单元的稳定性以及降低漏功耗，成为本领域技术人员亟待解决的一个重要技术问题。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI双端口SRAM单元及其制作方法，用于解决现有技术中SOI双端口 SRAM单元占用面积较大、稳定性差、漏功耗高以及抗噪声能力弱的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种SOI双端口SRAM单元，所述SOI双端口 SRAM单元包括:
[0009]第一反相器，由第一PM0S晶体管及第一NM0S晶体管组成；
[0010]第二反相器，由第二PM0S晶体管及第二NM0S晶体管组成；
[0011 ]获取管，由第三匪0S晶体管、第四NM0S晶体管、第五匪0S晶体管及第六NM0S晶体管组成；所述第三匪0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线；所述第六NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线；
[0012]其中:所述第一、第二PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。
[0013]可选地，所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。
[0014]可选地，所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。
[0015]可选地，所述金属硅化物选自硅化钴及硅化钛中的任意一种。
[0016]可选地，所述S0I双端口 SRAM单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。
[0017]可选地，所述第三、第四、第五、第六NM0S晶体管中至少有一个采用L型栅NM0S管。
[0018]可选地，所述第三、第四、第五、第六匪0S晶体管中至少有一个采用普通栅NM0S管、T型栅NM0S管或Η型栅NM0S管。
[0019]本发明还提供一种S0I双端口SRAM单元的制作方法，包括如下步骤:
[0020]S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区；
[0021 ] S2:依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间；
[0022]S3:在所述N阱中制作第一PM0S晶体管及第二PM0S晶体管；在所述第一P阱中制作第一 NM0S晶体管、第三NM0S晶体管及第五NM0S晶体管;在所述第二P阱中制作第二 NM0S晶体管、第四NM0S晶体管及第六NM0S晶体管;其中，所述第一、第二 PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一 P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触；
[0023]S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。
[0024]可选地，所述步骤S3包括步骤:
[0025]S3-1:形成跨越所述第一 P阱及所述N阱的第一栅极及跨越所述N阱及第二 P阱的第二栅极，并在所述第一 P阱预设位置形成第三栅极，在所述第二 P阱预设位置形成第四栅极；所述第一栅极为所述第一 NM0S晶体管及所述第一 PM0S晶体管所共用，且所述第一栅极分别在所述第一 NM0S晶体管及所述第一 PM0S晶体管位置处具有一弯折部;所述第二栅极为所述第二匪0S晶体管及所述第二 PM0S晶体管所共用，且所述第二栅极分别在所述第二W0S晶体管及所述第二 PM0S晶体管位置处具有一弯折部；
[0026]S3-2:在所述第一、第二 P阱预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五及第六NM0S晶体管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一、第二PM0S晶体管的浅P型区；
[0027]S3-3:在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构；
[0028]S3-4:在所述N阱预设位置进行N型重掺杂，形成所述第一、第二 PM0S晶体管的所述N型重掺杂体接触区；在所述第一、第二P阱预设位置进行P型重掺杂，形成所述第一、二NM0S晶体管的所述P型重掺杂体接触区。
[0029]可选地，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。
[0030]可选地，所述离子注入的浓度范围是lE15_9E15/cm2。
[0031]可选地，于所述步骤S3-4中，还包括在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六匪0S晶体管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一、第二 PM0S晶体管的P型重掺杂源漏区的步骤。
[0032]可选地，所述第一匪0S晶体管的漏极与所述第三匪0S晶体管的源极共用；所述第二 NM0S晶体管的漏极与所述第四NM0S晶体管的源极共用。
[0033]可选地，于所述步骤S3中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。
[0034]可选地，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。
[0035]可选地，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0036]可选地，所述第一匪0S晶体管与所述第一PM0S晶体管 互连形成第一反相器;所述第二匪0S晶体管与所述第二 PM0S晶体管互连形成第二反相器;所述第三匪0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线;所述第六匪0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线。
[0037]如上所述，本发明的SOI双端口SRAM单元及其制作方法，具有以下有益效果:所述SOI双端口 SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅；对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4μπι2)有效抑制ro SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的SOI双端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于M0S管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
【附图说明】
[0038]图1显示为本发明的SOI双端口 SRAM单元的电路原理示意图。
[0039]图2显示为本发明的S0I双端口SRAM单元中采用L型栅的匪0S晶体管的俯视结构示意图。
[0040]图3及图4分别显示为图2所示结构的A-A’向及B_B’向剖视图。
[0041]图5-图7分别显示为采用普通栅、T型栅及Η型栅的NM0S晶体管的俯视结构示意图。
[0042]图8-图13显示为本发明的S0I双端口SRAM单元的制作方法中各步骤所呈现的俯视结构示意图。
[0043]元件标号说明
[0044]1第一反相器
[0045]101第一 PM0S 晶体管
[0046]102第一 NM0S 晶体管
[0047]2第二反相器
[0048]201第二 PM0S 晶体管
[0049]202第二 NM0S 晶体管
[0050]3获取管
[0051 ] 301第三NM0S晶体管
[0052]302第四NM0S晶体管
[0053]303第五NM0S晶体管
[0054]304第六NM0S晶体管
[0055]4N型重掺杂源区
[0056]401浅 N型区
[0057]5N型重掺杂漏区
[0058]6L 型栅
[0059]601栅介质层
[0060]602多晶硅层
[0061]7P型重掺杂体接触区
[0062]8体区
[0063]9侧墙隔离结构
[0064]10金属硅化物
[0065]11背衬底
[0066]12绝缘埋层
[0067]13浅沟槽隔离结构
[0068]14普通栅
[0069]15T 型栅
[0070]16Η 型栅
[0071]17源区
[0072]18漏区
[0073]19体接触区
[0074]20a，20b，20c，20d，20e，20f有源区
[0075]30N 阱
[0076]30a，30b，30cN 阱预设位置
[0077]40第一 P 阱
[0078]40a，40b第一 P阱预设位置
[0079]50第二 P 阱
[0080]50a，50b第二 P阱预设位置[0081 ]60a第一栅极
[0082]60b第二栅极
[0083]60c第三栅极
[0084]60d第四栅极
【具体实施方式】
[0085]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0086]请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0087]实施例一
[0088]本发明提供一种SOI双端口 SRAM单元，请参阅图1，显示为所述SOI双端口 SRAM单元的电路原理示意图，包括:
[0089]第一反相器1，由第一PM0S晶体管101及第一NM0S晶体管102组成；
[0090]第二反相器2，由第二PM0S晶体管201及第二NM0S晶体管202组成；
[0091]获取管3，由第三匪0S晶体管301、第四NM0S晶体管302、第五NM0S晶体管303及第六NMOS晶体管304组成;所述第三匪OS管301的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线WL1，漏极连接至存储器的写位线BL1;所述第四NM0S晶体管302的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线WL1，漏极连接至存储器的写反位线BLB1;所述第五NM0S管303的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线WL2，漏极连接至存储器的读位线BL2;所述第六NM0S晶体管304的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线WL2，漏极连接至存储器的读反位线BLB2。
[0092]作为示例，所述第一PM0S晶体管101及第二 PM0S晶体管201的源极均与电源端VDD连接，漏极分别与所述第一匪0S晶体管102及第二 NM0S晶体管202的漏极相连，作为反相器的输出端。所述第一 PM0S晶体管101及第二 PM0S晶体管201的栅极分别与所述第一 NM0S晶体管102及第二 NM0S晶体管202的栅极相连，作为反相器的输入端。所述第一 NM0S晶体管102及第二匪0S晶体管202的源极均接地线GND，以实现第一反相器1及第二反相器2的功能。图1中还示出了第一存储节点Q及第二存储节点QB的位置。
[0093]特别的，所述第一反相器1及第二反相器2中，所述第一、第二PM0S晶体管101、201及第一、第二匪0S晶体管102、202均采用L型栅;对于匪0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一 N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。
[0094]作为示例，请参阅图2，显示为采用L型栅的匪0S晶体管(第一、第二匪0S晶体管102、202)的俯视结构图。图3及图4分别显示为图2所示结构的A-A ’向及B-B ’向剖视图。作为示例，所述S0I双端口 SRAM单元采用自下而上依次包括背衬底11、绝缘埋层12及顶层硅的S0I衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构13隔离。所述背衬底11包括但不限于S1、Ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底11采用P型Si衬底，所述绝缘埋层12采用二氧化硅。
[0095 ] 如图2至图4所示，所述NM0S晶体管的体区8设于所述L型栅6的下方;所述NM0S晶体管的N型重掺杂源区4及N型重掺杂漏区5分别设于所述体区8前部的两侧;所述P型重掺杂体接触区7设于所述L型栅6的弯折角外侧区域，并分别与所述体区8后部及所述N型重掺杂源区4相接触。
[0096]进一步的，所述N型重掺杂源区4及所述P型重掺杂体接触区7上部形成有金属硅化物10。所述金属硅化物10包括但不限于硅化钴及硅化钛等导电硅化物，其与所述N型重掺杂源区4及所述P型重掺杂体接触区7形成欧姆接触。
[0097]图3中还示出了NM0S晶体管的浅N型区401。作为示例，所述L型栅6包括栅介质层601及形成于所述栅介质层601上的多晶硅层602。所述L型栅6周围还设有侧墙隔离结构9，所述侧墙隔离结构9将所述浅N型区401部分覆盖。本实施例中，所述NM0S管的N型重掺杂漏区5与L型栅6上部也均形成有金属硅化物10，用于降低漏极及栅极与引出电极之间的接触电阻。
[0098]图2-图4显示的为采用所述L型栅的匪0S晶体管的结构示意图，对于采用L型栅的PMOS晶体管，其结构与NMOS晶体管基本相同，只是晶体管中各区域掺杂类型相反，此处不再予以图示。同样的，对于采用L型栅的PM0S晶体管，其P型重掺杂源区及N型重掺杂体接触区上部形成也优选形成有金属硅化物。
[0099]本发明的SOI双端口SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对 于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。其中，所述第一、第二W0S晶体管的体区通过所述P型重掺杂体接触区与获取管源端接触并连接至低电平，所述第一、第二 PM0S晶体管的体区通过所述N型重掺杂体接触区与获取管源端接触并连接至高电平，使得本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4wii2)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。
[0100]需要指出的是，图1中，所述获取管3所采用的第三匪0S晶体管301、第四匪0S晶体管302、第五NM0S晶体管303及第六NM0S晶体管304均采用浮体结构(即体区悬空)，其单元性能的读速度较快，写噪声容限大，而读噪声容限小。
[0101]在其它实施例中，对于所述获取管3所采用的第三NM0S晶体管301、第四NM0S晶体管302、第五NM0S晶体管303及第六NM0S晶体管304，也可至少有一个采用所述L型栅，并通过设置于L型栅弯折角外侧区域的P型重掺杂体接触区将所述第三NM0S晶体管301、所述第四W0S晶体管302、第五匪0S晶体管303或第六匪0S晶体管304的体区连接至低电平。当然，所述第三匪0S晶体管301、第四NM0S晶体管302、第五匪0S晶体管303及第六匪0S晶体管304中还可至少有一个采用普通栅NM0S管、T型栅匪0S管或Η型栅匪0S管。如图5-图7所示，分别显示为采用普通栅14、T型栅15及Η型栅16的NM0S晶体管的俯视结构图，其中栅两侧分别为源区17及漏区18，对于Τ型栅NM0S及Η型栅NM0S晶体管，还分别具有体接触区19。使用带有体接触(接获取管源端，甚至GND)的单元，其读速度较小，写噪声容限小，但读噪声容限大。
[0102]实施例二
[0103]本发明还提供一种S0I双端口SRAM单元的制作方法，包括如下步骤:
[0104]首先执行步骤S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区。
[0105]作为示例，如图8所示，定义出六条有源区20a，20b，20c，20d，20e及20f，其中，这六条有源区20e，20a，20b，20c，20d及20f依次平行排列，各有源区四周形成有浅沟道，所述浅沟道内填充有绝缘材料构成浅沟槽隔离结构。本实施例中，所述绝缘材料为二氧化硅。
[0106]然后执行步骤S2:如图9所示，依据所述有源区的位置在所述顶层硅中制作N阱30、第一P阱40及第二P阱50，其中，所述N阱30位于所述第一P阱40及第二P阱50之间。
[0107]具体的，采用离子注入方法形成所述N阱及第一、第二P阱。作为示例，所述N阱采用磷离子注入，所述P阱采用硼离子注入。所述N阱用于制作PM0S晶体管，其部分区域作为PM0S晶体管的体区；所述第一、第二 P阱用于制作NM0S晶体管，其部分区域作为NM0S晶体管的体区。
[0108]再执行步骤S3:如图10至图13所示，在所述N阱30中制作第一PM0S晶体管101及第二 PMOS晶体管201;在所述第一 P阱40中制作第一 NMOS晶体管102、第三匪OS晶体管301及第五NM0S晶体管303;在所述第二 P阱50中制作第二 NM0S晶体管202、第四匪OS晶体管302及第六晶体管304;其中，图11至图13中均采用虚线框示出了各晶体管所在区域。
[0109]特别的，所述第一反相器1及第二反相器2中，所述第一、第二PM0S晶体管101、201及第一、第二匪0S晶体管102、202均采用L型栅;对于匪0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一 N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。所述P型重掺杂体接触区及所述N型重掺杂体接触区的底部与所述绝缘埋层相接触。
[0110]作为示例，所述步骤S3包括步骤:
[0111]S3-1:如图10及图11所示，形成跨越所述第一 P阱40及所述N阱30的第一栅极60a及跨越所述N阱30及第二 P阱50的第二栅极60b，并在所述第一 P阱40预设位置形成第三栅极60c，在所述第二 P阱50预设位置形成第四栅极60d;所述第一栅极60a为所述第一匪0S晶体管102及所述第一PM0S晶体管101所共用，且所述第一栅极60a分别在所述第一NM0S晶体管102及所述第一 PM0S晶体管101位置处具有一弯折部;所述第二栅极60b为所述第二 NM0S晶体管202及所述第二PM0S晶体管201所共用，且所述第二栅极60b分别在所述第二匪0S晶体管202及所述第二 PM0S晶体管201位置处具有一弯折部;所述第三栅极60c为所述第三NM0S晶体管301及所述第五NM0S晶体管303所共用;所述第四栅极60d为所述第四NM0S晶体管302及所述第六NM0S晶体管304所共用。
[0112]具体的，所述第一、第二、第三、第四栅极60a、60b、60c、60d均包括栅介质层及位于所述栅介质层上的多晶硅层。
[0113]S3-2:在所述第一、第二 P阱40、50预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五、第六匪03晶体管102、202、301、302、303、304的浅~型区；在所述哪并30预设位置进行P型轻掺杂，形成所述第一、第二 PM0S晶体管101、201的浅P型区(未予图示)。
[0114]S3-3:在所述第一、第二、第三、第四栅极60a、60b、60c、60d周围形成侧墙隔离结构(未予图示)。所述侧墙隔离结构将所述浅P型区或所述浅N型区部分覆盖。
[0115]S3-4:如图12所示，在所述N阱预设位置30a、30b进行N型重掺杂，形成所述第一、第二 PM0S晶体管101、201的所述N型重掺杂体接触区；如图13所示，在所述第一、第二 P阱预设位置40b、50b进行P型重掺杂，形成所述第一、二 NM0S晶体管102、202的所述P型重掺杂体接触区。
[0116]具体的，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。本实施例中，所述离子注入的浓度范围是lE15-9E15/cm2。
[0117]具体的，如图12所示，在形成所述N型重掺杂体接触区时，还可以在所述第一、第二P阱预设位置40a、50a进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六NM0S晶体管102、202、301、302、303、304的N型重掺杂源漏区。如图13所示，在形成所述P型重掺杂体接触区时，还可以在所述N阱预设位置30c进行P型重掺杂，形成所述第一、第二 PM0S晶体管101、201的P型重掺杂源漏区。
[0118]需要指出的是，所述N型重掺杂体接触区、N型重掺杂源漏区、P型重掺杂体接触区、P型重掺杂源漏区的形成顺序可调整，此处不应过分限制本发明的保护范围。
[0119]本实施例中，所述第一NMOS晶体管102的漏极与所述第三NMOS晶体管301的源极共用;所述第二 NM0S晶体管302的漏极与所述第四NM0S晶体管202的源极共用。
[0120]进一步的，本步骤中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤(未予图示)。
[0121]具体的，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。本实施例中，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0122]具体的，在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的同时，还可以在所述第一、第二 PM0S晶体管101、201及第一、第二 NM0S晶体管102、202的漏极与栅极上部形成金属硅化物，以及在所述第三、第四、第五、第六NM0S晶体管301、302、303、304的源漏极与栅极上部形成金属硅化物，以降低源漏极及栅极与引出电极之间的接触电阻。
[0123]最后执行步骤S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。
[0124]具体的，所述第一匪0S晶体管102与所述第一PM0S晶体管101互连形成第一反相器；所述第二匪0S晶体管202与所述第二 PM0S晶体管201互连形成第二反相器；所述第三匪0S管301的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管302的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管303的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线;所述第六匪0S晶体管304的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线。
[0125]至此，完成了所述S0I双端口 SRAM单元的制作。本发明的S0I双端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于M0S管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片，适用于对单元面积苛刻、低功耗等场合。
[0126]综上所述，本发明的S0I双端口SRAM单元中，组成第一反相器及第二反相器的四个 晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一 P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4μπι2)有效抑制PD S0I器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的S0I双端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于M0S管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0127]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种SOI双端口 SRAM单元，所述SOI双端口 SRAM单元包括: 第一反相器，由第一PM0S晶体管及第一NM0S晶体管组成； 第二反相器，由第二PM0S晶体管及第二NM0S晶体管组成； 获取管，由第三匪OS晶体管、第四匪OS晶体管、第五匪OS晶体管及第六匪OS晶体管组成； 其中，所述第三匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线； 所述第四匪OS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线； 所述第五匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线； 所述第六匪OS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线； 其特征在于: 所述第一、第二 PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪OS晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。2.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。3.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。4.根据权利要求2或3所述的SOI双端口SRAM单元，其特征在于:所述金属娃化物选自娃化钴及硅化钛中的任意一种。5.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述SOI双端口 SRAM单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。6.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述第三、第四、第五、第六NM0S晶体管中至少有一个采用L型栅NM0S管。7.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述第三、第四、第五、第六NM0S晶体管中至少有一个采用普通栅NM0S管、T型栅NM0S管或Η型栅NM0S管。8.一种SOI双端口 SRAM单元的制作方法，其特征在于，包括如下步骤: S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区； S2:依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间； S3:在所述N阱中制作第一PM0S晶体管及第二PM0S晶体管；在所述第一P阱中制作第一W0S晶体管、第三W0S晶体管及第五匪OS晶体管;在所述第二 P阱中制作第二匪OS晶体管、第四匪OS晶体管及第六NMOS晶体管;其中，所述第一、第二 PM0S晶体管及第一、第二W0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触； S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。9.根据权利要求8所述的SOI双端口SRAM单元的制作方法，其特征在于:所述步骤S3包括步骤: S3-1:形成跨越所述第一 P阱及所述N阱的第一栅极及跨越所述N阱及第二 P阱的第二栅极，并在所述第一 P阱预设位置形成第三栅极，在所述第二 P阱预设位置形成第四栅极;所述第一栅极为所述第一匪OS晶体管及所述第一PM0S晶体管所共用，且所述第一栅极分别在所述第一 NM0S晶体管及所述第一 PM0S晶体管位置处具有一弯折部;所述第二栅极为所述第二NM0S晶体管及所述第二PM0S晶体管所共用，且所述第二栅极分别在所述第二NM0S晶体管及所述第二 PM0S晶体管位置处具有一弯折部； S3-2:在所述第一、第二 P阱预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五及第六NM0S晶体管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一、第二 PM0S晶体管的浅P型区； S3-3:在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构； S3-4:在所述N阱预设位置进行N型重掺杂，形成所述第一、第二 PM0S晶体管的所述N型重掺杂体接触区；在所述第一、第二P阱预设位置进行P型重掺杂，形成所述第一、二NM0S晶体管的所述P型重掺杂体接触区。10.根据权利要求9所述的SOI双端口SRAM单元的制作方法，其特征在于:采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。11.根据权利要求10所述的SOI双端口SRAM单元的制作方法，其特征在于:所述离子注入的浓度范围是lE15-9E15/cm2012.根据权利要求9所述的SOI双端口SRAM单元的制作方法，其特征在于:于所述步骤S3-4中，还包括在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六NM0S晶体管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一、第二 PM0S晶体管的P型重掺杂源漏区的步骤。13.根据权利要求12所述的SOI双端口SRAM单元的制作方法，其特征在于:所述第一NM0S晶体管的漏极与所述第三NM0S晶体管的源极共用;所述第二 NM0S晶体管的漏极与所述第四NM0S晶体管的源极共用。14.根据权利要求8所述的SOI双端口SRAM单元的制作方法，其特征在于:于所述步骤S3中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。15.根据权利要求14所述的SOI双端口SRAM单元的制作方法，其特征在于:通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区^型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。16.根据权利要求15所述的SOI双端口SRAM单元的制作方法，其特征在于:所述热处理的温度范围是700-900°C，时间为50-70秒。17.根据权利要求8所述的SOI双端口 SRAM单元的制作方法，其特征在于:所述第一匪OS晶体管与所述第一 PM0S晶体管互连形成第一反相器;所述第二 NM0S晶体管与所述第二 PM0S晶体管互连形成第二反相器;所述第三NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线；所述第五匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线;所述第六NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线。
【专利摘要】本发明提供一种SOI双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SRAM单元中，组成第一、第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD？SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
【IPC分类】H01L21/8244, H01L27/11, G11C11/413
【公开号】CN105489608
【申请号】CN201610008065
【发明人】陈静, 何伟伟, 伍青青, 罗杰馨, 王曦
【申请人】中国科学院上海微系统与信息技术研究所
【公开日】2016年4月13日
【申请日】2016年1月7日
【技术领域】
[0001 ]本发明属于存储器设计及制作领域，涉及一种SOI双端口 SRAM单元及其制作方法。
【背景技术】
[0002]SOI技术自上世纪80年代发明以来，它相对于普通体硅工艺，具有寄生电容小、功耗低、速度快和天然的抗单粒子闩锁(Single-Event-Latchup，SEL)能力，使得SOI技术很适合于工作在片上系统(378丨61]1-011-01丨口8，300、低功耗以及抗福射等场合；另外，静态随机存储器(Static Random Access Memory，SRAM)广泛应用于消费电子、汽车电子、处理器一级缓存和二级缓存中；所以，将S0I技术应用到SRAM设计中，具有一定优势。
[0003]根据M0S管体区的耗尽程度，S0I进一步可分为全耗尽(Full-Depleted，FD) S0I和部分耗尽(Partially-Depleted，ro)S0I。针对部分耗尽SOI技术，由于M0S管其体区与源区电学上隔开，导致体区是悬空的；在正常工作时，漏极电势较高，反型沟道的电子从源极运动到漏极时，被电场加速，当运动到被靠近漏体结时，此时因为在电场最强，电子获得了额外的能量，并与晶格上的原子发生碰撞形成电子-空穴对；电子速度快，在很短的时间内被加速到漏极;然而空穴速度相对较慢，沿着电场方向慢慢移动到体区、源区等低电势区域，移动到体区的空穴很容易被源极提供的电子进行复合掉，而移动到体区时，因其电势浮空而使得空穴在体区慢慢积累，直接会影响M0S管的阈值电压，从而使M0S管性能发生变化，这就是浮体效应。另外，PD SOI M0S管中还有寄生三极管效应，是指M0S管的源极、体区以及漏极分别为N、P以及N，类似于三极管中的发射极、基极以及集电极，也就是M0S管寄生一个天然的NPN三极管；这个基极是悬空的。一般地，基极没有正电荷时，其电势与发射极电势相同，故其三极管不会导通;若浮体效应发生，基极正电荷积累到一定程度时，基极和发射极电势达到一定程度时，其三极管会导通，在漏极会产生大电流的现象。浮体效应和寄生三极管效应会造成ro SOI SRAM单元的性能变化，例如漏电增大、抗噪声能力降低。
[0004]目前常用的静态随机存储器单元包括八晶体管类型，由两个上拉P型晶体管、两个下拉N型晶体管和四个传输门N型晶体管构成，字线控制四个传输门N型晶体管的开关，通过位线写入或读出存储数据，其中，这八个晶体管均采用普通M0S管。
[0005]—般地，PD SOI M0S管中由于浮体效应和寄生三极管效应，设计者常常会将M0S管体区引出来(NM0S体区接到低电势，也就是与源区电势短接;PM0S体区接到高电平)，将电势保持固定从而抑制这两者效应;常见的体接触就是T-型栅M0S管和H-型栅M0S管，但这和相同尺寸的非体接触M0S管相比，其面积会高出很多。如果直接将T-型M0S管应用到SRAM单元当中，单元面积会增大1倍左右，甚至更多(应用H-型栅)。
[0006]因此，如何提供一种S0I双端口SRAM单元及其制作方法，在尽量减小芯片面积的前提下有效抑制M0S管的浮体效应、寄生三极管效应，从而增强六晶体管静态随机存储器单元的稳定性以及降低漏功耗，成为本领域技术人员亟待解决的一个重要技术问题。
【发明内容】
[0007]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI双端口SRAM单元及其制作方法，用于解决现有技术中SOI双端口 SRAM单元占用面积较大、稳定性差、漏功耗高以及抗噪声能力弱的问题。
[0008]为实现上述目的及其他相关目的，本发明提供一种SOI双端口SRAM单元，所述SOI双端口 SRAM单元包括:
[0009]第一反相器，由第一PM0S晶体管及第一NM0S晶体管组成；
[0010]第二反相器，由第二PM0S晶体管及第二NM0S晶体管组成；
[0011 ]获取管，由第三匪0S晶体管、第四NM0S晶体管、第五匪0S晶体管及第六NM0S晶体管组成；所述第三匪0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线；所述第六NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线；
[0012]其中:所述第一、第二PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。
[0013]可选地，所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。
[0014]可选地，所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。
[0015]可选地，所述金属硅化物选自硅化钴及硅化钛中的任意一种。
[0016]可选地，所述S0I双端口 SRAM单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。
[0017]可选地，所述第三、第四、第五、第六NM0S晶体管中至少有一个采用L型栅NM0S管。
[0018]可选地，所述第三、第四、第五、第六匪0S晶体管中至少有一个采用普通栅NM0S管、T型栅NM0S管或Η型栅NM0S管。
[0019]本发明还提供一种S0I双端口SRAM单元的制作方法，包括如下步骤:
[0020]S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区；
[0021 ] S2:依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间；
[0022]S3:在所述N阱中制作第一PM0S晶体管及第二PM0S晶体管；在所述第一P阱中制作第一 NM0S晶体管、第三NM0S晶体管及第五NM0S晶体管;在所述第二P阱中制作第二 NM0S晶体管、第四NM0S晶体管及第六NM0S晶体管;其中，所述第一、第二 PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一 P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PMOS晶体管的体区及P型重掺杂源区均相互接触；
[0023]S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。
[0024]可选地，所述步骤S3包括步骤:
[0025]S3-1:形成跨越所述第一 P阱及所述N阱的第一栅极及跨越所述N阱及第二 P阱的第二栅极，并在所述第一 P阱预设位置形成第三栅极，在所述第二 P阱预设位置形成第四栅极；所述第一栅极为所述第一 NM0S晶体管及所述第一 PM0S晶体管所共用，且所述第一栅极分别在所述第一 NM0S晶体管及所述第一 PM0S晶体管位置处具有一弯折部;所述第二栅极为所述第二匪0S晶体管及所述第二 PM0S晶体管所共用，且所述第二栅极分别在所述第二W0S晶体管及所述第二 PM0S晶体管位置处具有一弯折部；
[0026]S3-2:在所述第一、第二 P阱预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五及第六NM0S晶体管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一、第二PM0S晶体管的浅P型区；
[0027]S3-3:在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构；
[0028]S3-4:在所述N阱预设位置进行N型重掺杂，形成所述第一、第二 PM0S晶体管的所述N型重掺杂体接触区；在所述第一、第二P阱预设位置进行P型重掺杂，形成所述第一、二NM0S晶体管的所述P型重掺杂体接触区。
[0029]可选地，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。
[0030]可选地，所述离子注入的浓度范围是lE15_9E15/cm2。
[0031]可选地，于所述步骤S3-4中，还包括在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六匪0S晶体管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一、第二 PM0S晶体管的P型重掺杂源漏区的步骤。
[0032]可选地，所述第一匪0S晶体管的漏极与所述第三匪0S晶体管的源极共用；所述第二 NM0S晶体管的漏极与所述第四NM0S晶体管的源极共用。
[0033]可选地，于所述步骤S3中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。
[0034]可选地，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。
[0035]可选地，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0036]可选地，所述第一匪0S晶体管与所述第一PM0S晶体管 互连形成第一反相器;所述第二匪0S晶体管与所述第二 PM0S晶体管互连形成第二反相器;所述第三匪0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线;所述第六匪0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线。
[0037]如上所述，本发明的SOI双端口SRAM单元及其制作方法，具有以下有益效果:所述SOI双端口 SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅；对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4μπι2)有效抑制ro SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的SOI双端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于M0S管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
【附图说明】
[0038]图1显示为本发明的SOI双端口 SRAM单元的电路原理示意图。
[0039]图2显示为本发明的S0I双端口SRAM单元中采用L型栅的匪0S晶体管的俯视结构示意图。
[0040]图3及图4分别显示为图2所示结构的A-A’向及B_B’向剖视图。
[0041]图5-图7分别显示为采用普通栅、T型栅及Η型栅的NM0S晶体管的俯视结构示意图。
[0042]图8-图13显示为本发明的S0I双端口SRAM单元的制作方法中各步骤所呈现的俯视结构示意图。
[0043]元件标号说明
[0044]1第一反相器
[0045]101第一 PM0S 晶体管
[0046]102第一 NM0S 晶体管
[0047]2第二反相器
[0048]201第二 PM0S 晶体管
[0049]202第二 NM0S 晶体管
[0050]3获取管
[0051 ] 301第三NM0S晶体管
[0052]302第四NM0S晶体管
[0053]303第五NM0S晶体管
[0054]304第六NM0S晶体管
[0055]4N型重掺杂源区
[0056]401浅 N型区
[0057]5N型重掺杂漏区
[0058]6L 型栅
[0059]601栅介质层
[0060]602多晶硅层
[0061]7P型重掺杂体接触区
[0062]8体区
[0063]9侧墙隔离结构
[0064]10金属硅化物
[0065]11背衬底
[0066]12绝缘埋层
[0067]13浅沟槽隔离结构
[0068]14普通栅
[0069]15T 型栅
[0070]16Η 型栅
[0071]17源区
[0072]18漏区
[0073]19体接触区
[0074]20a，20b，20c，20d，20e，20f有源区
[0075]30N 阱
[0076]30a，30b，30cN 阱预设位置
[0077]40第一 P 阱
[0078]40a，40b第一 P阱预设位置
[0079]50第二 P 阱
[0080]50a，50b第二 P阱预设位置[0081 ]60a第一栅极
[0082]60b第二栅极
[0083]60c第三栅极
[0084]60d第四栅极
【具体实施方式】
[0085]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0086]请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0087]实施例一
[0088]本发明提供一种SOI双端口 SRAM单元，请参阅图1，显示为所述SOI双端口 SRAM单元的电路原理示意图，包括:
[0089]第一反相器1，由第一PM0S晶体管101及第一NM0S晶体管102组成；
[0090]第二反相器2，由第二PM0S晶体管201及第二NM0S晶体管202组成；
[0091]获取管3，由第三匪0S晶体管301、第四NM0S晶体管302、第五NM0S晶体管303及第六NMOS晶体管304组成;所述第三匪OS管301的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线WL1，漏极连接至存储器的写位线BL1;所述第四NM0S晶体管302的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线WL1，漏极连接至存储器的写反位线BLB1;所述第五NM0S管303的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线WL2，漏极连接至存储器的读位线BL2;所述第六NM0S晶体管304的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线WL2，漏极连接至存储器的读反位线BLB2。
[0092]作为示例，所述第一PM0S晶体管101及第二 PM0S晶体管201的源极均与电源端VDD连接，漏极分别与所述第一匪0S晶体管102及第二 NM0S晶体管202的漏极相连，作为反相器的输出端。所述第一 PM0S晶体管101及第二 PM0S晶体管201的栅极分别与所述第一 NM0S晶体管102及第二 NM0S晶体管202的栅极相连，作为反相器的输入端。所述第一 NM0S晶体管102及第二匪0S晶体管202的源极均接地线GND，以实现第一反相器1及第二反相器2的功能。图1中还示出了第一存储节点Q及第二存储节点QB的位置。
[0093]特别的，所述第一反相器1及第二反相器2中，所述第一、第二PM0S晶体管101、201及第一、第二匪0S晶体管102、202均采用L型栅;对于匪0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一 N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。
[0094]作为示例，请参阅图2，显示为采用L型栅的匪0S晶体管(第一、第二匪0S晶体管102、202)的俯视结构图。图3及图4分别显示为图2所示结构的A-A ’向及B-B ’向剖视图。作为示例，所述S0I双端口 SRAM单元采用自下而上依次包括背衬底11、绝缘埋层12及顶层硅的S0I衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构13隔离。所述背衬底11包括但不限于S1、Ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底11采用P型Si衬底，所述绝缘埋层12采用二氧化硅。
[0095 ] 如图2至图4所示，所述NM0S晶体管的体区8设于所述L型栅6的下方;所述NM0S晶体管的N型重掺杂源区4及N型重掺杂漏区5分别设于所述体区8前部的两侧;所述P型重掺杂体接触区7设于所述L型栅6的弯折角外侧区域，并分别与所述体区8后部及所述N型重掺杂源区4相接触。
[0096]进一步的，所述N型重掺杂源区4及所述P型重掺杂体接触区7上部形成有金属硅化物10。所述金属硅化物10包括但不限于硅化钴及硅化钛等导电硅化物，其与所述N型重掺杂源区4及所述P型重掺杂体接触区7形成欧姆接触。
[0097]图3中还示出了NM0S晶体管的浅N型区401。作为示例，所述L型栅6包括栅介质层601及形成于所述栅介质层601上的多晶硅层602。所述L型栅6周围还设有侧墙隔离结构9，所述侧墙隔离结构9将所述浅N型区401部分覆盖。本实施例中，所述NM0S管的N型重掺杂漏区5与L型栅6上部也均形成有金属硅化物10，用于降低漏极及栅极与引出电极之间的接触电阻。
[0098]图2-图4显示的为采用所述L型栅的匪0S晶体管的结构示意图，对于采用L型栅的PMOS晶体管，其结构与NMOS晶体管基本相同，只是晶体管中各区域掺杂类型相反，此处不再予以图示。同样的，对于采用L型栅的PM0S晶体管，其P型重掺杂源区及N型重掺杂体接触区上部形成也优选形成有金属硅化物。
[0099]本发明的SOI双端口SRAM单元中，组成第一反相器及第二反相器的四个晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对 于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。其中，所述第一、第二W0S晶体管的体区通过所述P型重掺杂体接触区与获取管源端接触并连接至低电平，所述第一、第二 PM0S晶体管的体区通过所述N型重掺杂体接触区与获取管源端接触并连接至高电平，使得本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4wii2)有效抑制PD SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。
[0100]需要指出的是，图1中，所述获取管3所采用的第三匪0S晶体管301、第四匪0S晶体管302、第五NM0S晶体管303及第六NM0S晶体管304均采用浮体结构(即体区悬空)，其单元性能的读速度较快，写噪声容限大，而读噪声容限小。
[0101]在其它实施例中，对于所述获取管3所采用的第三NM0S晶体管301、第四NM0S晶体管302、第五NM0S晶体管303及第六NM0S晶体管304，也可至少有一个采用所述L型栅，并通过设置于L型栅弯折角外侧区域的P型重掺杂体接触区将所述第三NM0S晶体管301、所述第四W0S晶体管302、第五匪0S晶体管303或第六匪0S晶体管304的体区连接至低电平。当然，所述第三匪0S晶体管301、第四NM0S晶体管302、第五匪0S晶体管303及第六匪0S晶体管304中还可至少有一个采用普通栅NM0S管、T型栅匪0S管或Η型栅匪0S管。如图5-图7所示，分别显示为采用普通栅14、T型栅15及Η型栅16的NM0S晶体管的俯视结构图，其中栅两侧分别为源区17及漏区18，对于Τ型栅NM0S及Η型栅NM0S晶体管，还分别具有体接触区19。使用带有体接触(接获取管源端，甚至GND)的单元，其读速度较小，写噪声容限小，但读噪声容限大。
[0102]实施例二
[0103]本发明还提供一种S0I双端口SRAM单元的制作方法，包括如下步骤:
[0104]首先执行步骤S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的S0I衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区。
[0105]作为示例，如图8所示，定义出六条有源区20a，20b，20c，20d，20e及20f，其中，这六条有源区20e，20a，20b，20c，20d及20f依次平行排列，各有源区四周形成有浅沟道，所述浅沟道内填充有绝缘材料构成浅沟槽隔离结构。本实施例中，所述绝缘材料为二氧化硅。
[0106]然后执行步骤S2:如图9所示，依据所述有源区的位置在所述顶层硅中制作N阱30、第一P阱40及第二P阱50，其中，所述N阱30位于所述第一P阱40及第二P阱50之间。
[0107]具体的，采用离子注入方法形成所述N阱及第一、第二P阱。作为示例，所述N阱采用磷离子注入，所述P阱采用硼离子注入。所述N阱用于制作PM0S晶体管，其部分区域作为PM0S晶体管的体区；所述第一、第二 P阱用于制作NM0S晶体管，其部分区域作为NM0S晶体管的体区。
[0108]再执行步骤S3:如图10至图13所示，在所述N阱30中制作第一PM0S晶体管101及第二 PMOS晶体管201;在所述第一 P阱40中制作第一 NMOS晶体管102、第三匪OS晶体管301及第五NM0S晶体管303;在所述第二 P阱50中制作第二 NM0S晶体管202、第四匪OS晶体管302及第六晶体管304;其中，图11至图13中均采用虚线框示出了各晶体管所在区域。
[0109]特别的，所述第一反相器1及第二反相器2中，所述第一、第二PM0S晶体管101、201及第一、第二匪0S晶体管102、202均采用L型栅;对于匪0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一 N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。所述P型重掺杂体接触区及所述N型重掺杂体接触区的底部与所述绝缘埋层相接触。
[0110]作为示例，所述步骤S3包括步骤:
[0111]S3-1:如图10及图11所示，形成跨越所述第一 P阱40及所述N阱30的第一栅极60a及跨越所述N阱30及第二 P阱50的第二栅极60b，并在所述第一 P阱40预设位置形成第三栅极60c，在所述第二 P阱50预设位置形成第四栅极60d;所述第一栅极60a为所述第一匪0S晶体管102及所述第一PM0S晶体管101所共用，且所述第一栅极60a分别在所述第一NM0S晶体管102及所述第一 PM0S晶体管101位置处具有一弯折部;所述第二栅极60b为所述第二 NM0S晶体管202及所述第二PM0S晶体管201所共用，且所述第二栅极60b分别在所述第二匪0S晶体管202及所述第二 PM0S晶体管201位置处具有一弯折部;所述第三栅极60c为所述第三NM0S晶体管301及所述第五NM0S晶体管303所共用;所述第四栅极60d为所述第四NM0S晶体管302及所述第六NM0S晶体管304所共用。
[0112]具体的，所述第一、第二、第三、第四栅极60a、60b、60c、60d均包括栅介质层及位于所述栅介质层上的多晶硅层。
[0113]S3-2:在所述第一、第二 P阱40、50预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五、第六匪03晶体管102、202、301、302、303、304的浅~型区；在所述哪并30预设位置进行P型轻掺杂，形成所述第一、第二 PM0S晶体管101、201的浅P型区(未予图示)。
[0114]S3-3:在所述第一、第二、第三、第四栅极60a、60b、60c、60d周围形成侧墙隔离结构(未予图示)。所述侧墙隔离结构将所述浅P型区或所述浅N型区部分覆盖。
[0115]S3-4:如图12所示，在所述N阱预设位置30a、30b进行N型重掺杂，形成所述第一、第二 PM0S晶体管101、201的所述N型重掺杂体接触区；如图13所示，在所述第一、第二 P阱预设位置40b、50b进行P型重掺杂，形成所述第一、二 NM0S晶体管102、202的所述P型重掺杂体接触区。
[0116]具体的，采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。本实施例中，所述离子注入的浓度范围是lE15-9E15/cm2。
[0117]具体的，如图12所示，在形成所述N型重掺杂体接触区时，还可以在所述第一、第二P阱预设位置40a、50a进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六NM0S晶体管102、202、301、302、303、304的N型重掺杂源漏区。如图13所示，在形成所述P型重掺杂体接触区时，还可以在所述N阱预设位置30c进行P型重掺杂，形成所述第一、第二 PM0S晶体管101、201的P型重掺杂源漏区。
[0118]需要指出的是，所述N型重掺杂体接触区、N型重掺杂源漏区、P型重掺杂体接触区、P型重掺杂源漏区的形成顺序可调整，此处不应过分限制本发明的保护范围。
[0119]本实施例中，所述第一NMOS晶体管102的漏极与所述第三NMOS晶体管301的源极共用;所述第二 NM0S晶体管302的漏极与所述第四NM0S晶体管202的源极共用。
[0120]进一步的，本步骤中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤(未予图示)。
[0121]具体的，通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。本实施例中，所述热处理的温度范围是700-900°C，时间为50-70秒。
[0122]具体的，在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的同时，还可以在所述第一、第二 PM0S晶体管101、201及第一、第二 NM0S晶体管102、202的漏极与栅极上部形成金属硅化物，以及在所述第三、第四、第五、第六NM0S晶体管301、302、303、304的源漏极与栅极上部形成金属硅化物，以降低源漏极及栅极与引出电极之间的接触电阻。
[0123]最后执行步骤S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。
[0124]具体的，所述第一匪0S晶体管102与所述第一PM0S晶体管101互连形成第一反相器；所述第二匪0S晶体管202与所述第二 PM0S晶体管201互连形成第二反相器；所述第三匪0S管301的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管302的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线;所述第五NM0S管303的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线;所述第六匪0S晶体管304的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线。
[0125]至此，完成了所述S0I双端口 SRAM单元的制作。本发明的S0I双端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于M0S管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片，适用于对单元面积苛刻、低功耗等场合。
[0126]综上所述，本发明的S0I双端口SRAM单元中，组成第一反相器及第二反相器的四个 晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一 P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。本发明可以在牺牲较小单元面积的情况下(最终的有效单元面积可小于4μπι2)有效抑制PD S0I器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。并且本发明的S0I双端口 SRAM单元的制作方法不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于M0S管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0127]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种SOI双端口 SRAM单元，所述SOI双端口 SRAM单元包括: 第一反相器，由第一PM0S晶体管及第一NM0S晶体管组成； 第二反相器，由第二PM0S晶体管及第二NM0S晶体管组成； 获取管，由第三匪OS晶体管、第四匪OS晶体管、第五匪OS晶体管及第六匪OS晶体管组成； 其中，所述第三匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线； 所述第四匪OS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线； 所述第五匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线； 所述第六匪OS晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线； 其特征在于: 所述第一、第二 PM0S晶体管及第一、第二 NM0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在匪OS晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触。2.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述N型重掺杂源区及所述P型重掺杂体接触区上部形成有金属硅化物。3.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述P型重掺杂源区及所述N型重掺杂体接触区上部形成有金属硅化物。4.根据权利要求2或3所述的SOI双端口SRAM单元，其特征在于:所述金属娃化物选自娃化钴及硅化钛中的任意一种。5.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述SOI双端口 SRAM单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。6.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述第三、第四、第五、第六NM0S晶体管中至少有一个采用L型栅NM0S管。7.根据权利要求1所述的SOI双端口SRAM单元，其特征在于:所述第三、第四、第五、第六NM0S晶体管中至少有一个采用普通栅NM0S管、T型栅NM0S管或Η型栅NM0S管。8.一种SOI双端口 SRAM单元的制作方法，其特征在于，包括如下步骤: S1:提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的SOI衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区； S2:依据所述有源区的位置在所述顶层硅中制作N阱、第一P阱及第二P阱，其中，所述N阱位于所述第一P阱及第二P阱之间； S3:在所述N阱中制作第一PM0S晶体管及第二PM0S晶体管；在所述第一P阱中制作第一W0S晶体管、第三W0S晶体管及第五匪OS晶体管;在所述第二 P阱中制作第二匪OS晶体管、第四匪OS晶体管及第六NMOS晶体管;其中，所述第一、第二 PM0S晶体管及第一、第二W0S晶体管均采用L型栅;对于NM0S晶体管，其L型栅的弯折角外侧区域设有一P型重掺杂体接触区，所述P型重掺杂体接触区与其所在NM0S晶体管的体区及N型重掺杂源区均相互接触;对于PM0S晶体管，其L型栅的弯折角外侧区域设有一N型重掺杂体接触区，所述P型重掺杂体接触区与其所在PM0S晶体管的体区及P型重掺杂源区均相互接触； S4:制作金属过孔及相应金属连线，以完成所述SRAM单元的制作。9.根据权利要求8所述的SOI双端口SRAM单元的制作方法，其特征在于:所述步骤S3包括步骤: S3-1:形成跨越所述第一 P阱及所述N阱的第一栅极及跨越所述N阱及第二 P阱的第二栅极，并在所述第一 P阱预设位置形成第三栅极，在所述第二 P阱预设位置形成第四栅极;所述第一栅极为所述第一匪OS晶体管及所述第一PM0S晶体管所共用，且所述第一栅极分别在所述第一 NM0S晶体管及所述第一 PM0S晶体管位置处具有一弯折部;所述第二栅极为所述第二NM0S晶体管及所述第二PM0S晶体管所共用，且所述第二栅极分别在所述第二NM0S晶体管及所述第二 PM0S晶体管位置处具有一弯折部； S3-2:在所述第一、第二 P阱预设位置进行N型轻掺杂，形成所述第一、第二、第三、第四、第五及第六NM0S晶体管的浅N型区；在所述N阱预设位置进行P型轻掺杂，形成所述第一、第二 PM0S晶体管的浅P型区； S3-3:在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构； S3-4:在所述N阱预设位置进行N型重掺杂，形成所述第一、第二 PM0S晶体管的所述N型重掺杂体接触区；在所述第一、第二P阱预设位置进行P型重掺杂，形成所述第一、二NM0S晶体管的所述P型重掺杂体接触区。10.根据权利要求9所述的SOI双端口SRAM单元的制作方法，其特征在于:采用离子注入法形成所述N型重掺杂体接触区及所述P型重掺杂体接触区。11.根据权利要求10所述的SOI双端口SRAM单元的制作方法，其特征在于:所述离子注入的浓度范围是lE15-9E15/cm2012.根据权利要求9所述的SOI双端口SRAM单元的制作方法，其特征在于:于所述步骤S3-4中，还包括在所述第一、第二P阱预设位置进行N型重掺杂，形成所述第一、二、第三、第四、第五、第六NM0S晶体管的N型重掺杂源漏区的步骤，以及在所述N阱预设位置进行P型重掺杂，形成所述第一、第二 PM0S晶体管的P型重掺杂源漏区的步骤。13.根据权利要求12所述的SOI双端口SRAM单元的制作方法，其特征在于:所述第一NM0S晶体管的漏极与所述第三NM0S晶体管的源极共用;所述第二 NM0S晶体管的漏极与所述第四NM0S晶体管的源极共用。14.根据权利要求8所述的SOI双端口SRAM单元的制作方法，其特征在于:于所述步骤S3中，还包括在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区、P型重掺杂体接触区上部形成金属硅化物的步骤。15.根据权利要求14所述的SOI双端口SRAM单元的制作方法，其特征在于:通过在所述P型重掺杂源区、N型重掺杂体接触区及所述N型重掺杂源区^型重掺杂体接触区上形成金属层，并热处理使所述金属层与其下的Si材料反应，生成所述金属硅化物。16.根据权利要求15所述的SOI双端口SRAM单元的制作方法，其特征在于:所述热处理的温度范围是700-900°C，时间为50-70秒。17.根据权利要求8所述的SOI双端口 SRAM单元的制作方法，其特征在于:所述第一匪OS晶体管与所述第一 PM0S晶体管互连形成第一反相器;所述第二 NM0S晶体管与所述第二 PM0S晶体管互连形成第二反相器;所述第三NM0S管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写位线;所述第四NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的写字线，漏极连接至存储器的写反位线；所述第五匪OS管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读位线;所述第六NM0S晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的读字线，漏极连接至存储器的读反位线。
【专利摘要】本发明提供一种SOI双端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三、第四、第五及第六NMOS晶体管组成。本发明的SRAM单元中，组成第一、第二反相器的四个晶体管均采用L型栅，且L型栅的弯折角外侧区域设有重掺杂体接触区。本发明可以在牺牲较小单元面积的情况下有效抑制PD？SOI器件中的浮体效应以及寄生三极管效应引发的漏功耗以及晶体管阈值电压漂移，提高单元的抗噪声能力。本发明制造工艺不引入额外掩膜板、与现有逻辑工艺完全兼容，单元内部采用中心对称结构，不仅有利于MOS管的尺寸和阈值电压等匹配，还有利于形成阵列，方便全定制SRAM芯片。
【IPC分类】H01L21/8244, H01L27/11, G11C11/413
【公开号】CN105489608
【申请号】CN201610008065
【发明人】陈静, 何伟伟, 伍青青, 罗杰馨, 王曦
【申请人】中国科学院上海微系统与信息技术研究所
【公开日】2016年4月13日
【申请日】2016年1月7日
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