半导体器件的制作方法
半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，尤其涉及应用于具有SOI (Silicon On Insulator:绝缘体上硅结构)衬底的半导体器件的有效技术。
【背景技术】
[0002]作为能够抑制短沟道特性及抑制元件差异的半导体器件，目前采用使用了 SOI衬底的半导体器件。S0I衬底是在由高电阻的Si (硅)等构成的支承衬底上形成有BOX (BuriedOxide:隐埋氧化物)膜(埋入氧化膜)并在BOX膜上形成有主要含有Si (硅)的薄层(硅层、S0I层)的衬底。
[0003]在S0I 衬底上形成有 M0SFET (Metal Oxide Semiconductor Field EffectTransistor:M0S型场效应晶体管)的情况下，能够不向沟道层导入杂质地抑制短沟道特性。其结果为，能够提高迀移率，另外，能够改善由杂质波动导致的元件差异。由此，通过使用S0I衬底制造半导体器件，能够期待半导体器件的集成密度及工作速度提高、因差异减小而实现的动作范围(operating margin)增大。
[0004]在专利文献1 (日本特开2005-504434号公报)中记载了通过使体硅(bulksilicon)衬底与其上方的栅极电极之间的超薄膜电介质击穿来存储信息。另外，在专利文献2(日本特开2005-515624号公报)中记载了通过在该栅极电极的下方的体硅衬底内设置n+区域来形成电容构造。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:日本特开2005-504434号公报
[0008]专利文献2:日本特开2005-515624号公报
[0009]如专利文献1记载的那样，在半导体衬底上隔着绝缘膜形成栅极电极并通过在该绝缘膜中引起绝缘破坏来写入信息的反熔丝元件(存储元件)中，在半导体衬底内的沟道耗尽的情况下，存在难以向栅极电极施加电场的问题。为了防止其耗尽，如专利文献2记载的那样，考虑设置电容构造。
[0010]但是，在S0I衬底上设置反熔丝元件的情况下，为了形成上述电容构造而在S0I衬底的上表面上形成高浓度的杂质扩散区域是困难的。
[0011]另外，在写入动作时向与上述栅极电极相邻的选择晶体管施加大电压。由于S0I衬底上的晶体管的漏极耐压较小，所以若将专利文献1、2记载的那种反熔丝元件直接用于S0I元件，则选择晶体管的特性可能会劣化。
【发明内容】
[0012]其他目的和新的特征从本说明书的记载及附图明确。
[0013]若简单地说明本申请公开的实施方式中的代表性实施方式的概要，则如下所述。
[0014]—实施方式的半导体器件是将设置在S0I衬底上的栅极电极和包含高浓度的扩散区域在内的外延层所夹持的、与该栅极电极的侧壁连接地形成的绝缘膜作为在反熔丝元件的写入动作时弓I起绝缘破坏的对象。
[0015]发明的效果
[0016]根据本申请公开的一实施方式，能够提高半导体器件的性能。尤其，在具有反熔丝元件的半导体器件中，能够实现半导体元件的节电化。
【附图说明】
[0017]图1是表示作为本发明的实施方式1的半导体器件的平面布局。
[0018]图2是沿图1的A-A线的剖视图。
[0019]图3是表示作为本发明的实施方式1的变形例的半导体器件的平面布局。
[0020]图4是表示作为本发明的实施方式2的半导体器件的平面布局。
[0021]图5是沿图4的B-B线的剖视图。
[0022]图6是说明比较例的半导体器件及本实施方式的半导体器件的各自的动作的表。
[0023]图7是表示作为本发明的实施方式2的变形例的半导体器件的平面布局。
[0024]附图标记说明:
[0025]AR活性区域
[0026]BX BOX 膜
[0027]CL层间绝缘膜
[0028]CP1、CP2、CPM、CPS 接点插塞
[0029]D1、D2、D3 扩散区域
[0030]EP外延层
[0031]EX扩展区域
[0032]G1、G2、GM 栅极电极
[0033]GF1、GF2、GFM 栅极绝缘膜
[0034]IF、IFM 绝缘膜
[0035]Q1、Q2选择晶体管
[0036]QM存储晶体管
[0037]S1硅化物层
[0038]SB半导体衬底
[0039]SL SOI 层
[0040]STI元件分离区域
【具体实施方式】
[0041]以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要，原则上不重复进行同一或同样部分的说明。
[0042]另外，在本申请中，将包括半导体衬底和在其上按顺序层叠的BOX膜及半导体层在内的衬底称为SOI衬底。另外，有时将BOX膜上的该半导体层称为SOI层。另外，有时将设置在S0I衬底上的半导体元件称为S0I元件。另外，将在由硅形成的厚的半导体衬底上不隔着BOX膜及SOI层而直接设置半导体元件的情况下的该半导体衬底称为体硅衬底。另夕卜，有时将作为反熔丝元件的存储晶体管和选择晶体管总称为存储单元或单位存储单元。
[0043](实施方式1)
[0044]在本实施方式中，对如下的情况进行说明，S卩，在SOI衬底上形成作为存储元件的反熔丝元件的情况下，将覆盖栅极电极的侧壁的绝缘膜作为为了写入动作而实施绝缘破坏的对象。
[0045]以下，使用图1及图2说明本实施方式中的SOI衬底上的存储元件及选择晶体管的构造。图1是表示构成本实施方式的半导体器件的存储阵列的平面布局。图2是沿图1的A-A线的剖视图。在图1中，仅示出了活性区域AR、栅极电极Gl、GM、接点插塞CP1、CPM及CPS，省略了元件分离区域、偏移隔离层(offset spacer)、娃化物层、层间绝缘膜及布线等的图示。另外，在图1中，用虚线表示栅极电极G1、GM各自正下方的活性区域AR的轮廓。
[0046]如图1所示，本实施方式的半导体器件具有S0I衬底，SOI衬底内的上层的半导体层(S0I层)构成了活性区域AR。活性区域AR是通过包围周围的元件分离区域(未图示)而规定了布局的。也就是说，活性区域AR是指在平面上不与元件分离区域重叠的区域。活性区域AR在沿着S0I衬底的主面的Y方向上并列地配置有多个。多个活性区域AR分别在作为沿着S0I衬底的主面的方向的、与Y方向正交的X方向延伸。另外，活性区域AR在X方向上并列地配置有多个。也就是说，沿X方向延伸的活性区域AR在X方向及Y方向上以矩阵状并列地配置有多个。相邻的活性区域AR彼此之间被元件分离区域分离。
[0047]以跨着沿Y方向排列的多个活性区域AR上方的方式形成有栅极电极G1及栅极电极GM。栅极电极G1及栅极电极GM分别沿Y方向延伸，彼此沿X方向并列地配置。也就是说，X方向是栅极电极G1及栅极电极GM各自的栅极长度方向，Y方向是栅极电极G1及栅极电极GM各自的栅极宽度方向。
[0048]在1个活性区域AR的X方向上的两侧的端部各自的正上方，隔着栅极绝缘膜GFM (参照图2)形成有栅极电极GM。也就是说，栅极电极GM在俯视时与活性区域AR的X方向上的端部重叠。在与活性区域AR的X方向上的两端重叠的2个栅极电极GM彼此之间，形成有2个在俯视时与该活性区域AR重叠的栅极电极G1。也就是说，在活性区域AR的正上方，在X方向上，按顺序并列地配置有栅极电极GM、栅极电极G1、栅极电极G1及栅极电极GM。1个栅极电极GM在俯视时与沿Y方向排列的多个活性区域AR重叠，1个栅极电极G1在俯视时与沿Y方向排列的多个活性区域AR重叠。
[0049]另外，1个栅极电极GM在俯视时与X方向上相邻的活性区域AR各自的端部重叠。也就是说，X方向上相邻的活性区域AR在栅极电极GM的正下方通过元件分离区域(未图示)分离。
[0050]栅极电极G1、和与栅极电极G1相邻的活性区域AR内的源极、漏极区域构成了选择晶体管。另外，栅极电极GM、和与栅极电极GM相邻的1个活性区域AR构成了存储晶体管。也就是说，栅极电极G1是选择栅极电极，栅极电极GM是存储栅极电极。但是，该存储晶体管是不具有漏极区域而具有源极区域的半晶体管(half transistor) ο
[0051]在1个活性区域AR上，仅在由该活性区域AR的正上方的2个栅极电极G1夹持的区域连接有接点插塞CPS，在其他区域中，该活性区域AR不与接点插塞连接。连接有接点插塞CPS处的活性区域AR构成了选择晶体管的源极区域。栅极电极G1连接有接点插塞CP1，栅极电极GM连接有接点插塞CPM。
[0052]在图1中，用单点划线圈出了存储lbit(比特)信息的单位存储单元的区域。该单位存储单元具有1个存储晶体管和1个选择晶体管。在排列有多个该单位存储单元的存储单元阵列中，以矩阵状重复并列地配置有多个单位存储单元。也就是说，在Y方向上，重复并列地配置多个单位存储单元。另外，在X方向上，排列配置多个单位存储单元。但是，在X方向上相邻的单位存储单元彼此具有以相互之间的边界线为中心而线对称的布局。在1个活性区域中，形成有2个单位存储单元。
[0053]像这样，构成沿Y方向排列的多个存储单元的多个选择晶体管各自的源极区域相互分离地形成，这些多个源极区域彼此之间不电连接。
[0054]如图2所示，构成本实施方式的半导体器件的SOI衬底具有半导体衬底SB、半导体衬底SB上的BOX膜BX、和BOX膜BX上的半导体层即SOI层SL。作为支承衬底的半导体衬底SB 是具有例如750 Ω cm以上的高电阻的单晶硅衬底，具有例如500 μ m?700 μ m左右的厚度。BOX膜BX由例如氧化硅膜构成，其膜厚为5?100nm。这里，BOX膜BX的膜厚为例如50nm。SOI层SL是由单晶娃构成的半导体层，其膜厚为3?15nm。这里，SOI层SL的膜厚为例如15nm。
[0055]此外，在图2中，为了便于理解本实施方式的半导体器件的构造，除了接点插塞CPS以外，还示出了不与图1的A-A线重叠的接点插塞CP1及CPM。
[0056]在S0I衬底上并列地形成有选择晶体管Q1及存储晶体管QM。在存储晶体管QM的下方的S0I衬底的上表面形成有槽，在该槽内形成有使单位存储单元分别电分离的元件分离区域STI。元件分离区域STI的底面达到半导体衬底SB的中途深度。也就是说，元件分离区域STI贯穿S0I层SL及BOX膜BX。1个选择晶体管Q1及1个存储晶体管QM构成了存储lb it信息的单位存储单元。
[0057]这里，将选择晶体管Q1及存储晶体管QM分别作为η沟道型的M0SFET进行说明，但这些晶体管也可以是Ρ沟道型的M0SFET。在ρ沟道型的M0SFET中，与η沟道型的M0SFET不同，源极、漏极区域由Ρ型的半导体区域构成。
[0058]选择晶体管Q1具有在S0I层SL上隔着栅极绝缘膜GF1形成的栅极电极G1。栅极绝缘膜GF1由例如氧化硅(Si02)膜构成。栅极电极G1由例如主要含有多晶硅(Si)的η型的半导体膜构成。也就是说，栅极电极G1由导入了 η型的杂质(例如Ρ(磷)或As (砷))的多晶硅膜构成。与S0I衬底的主面垂直的方向上的从S0I层SL的上表面到栅极电极G1的上表面为止的高度为例如100nm。
[0059]栅极电极G1的两侧的侧壁分别被偏移隔离层即绝缘膜IF覆盖。也就是说，绝缘膜IF是例如在形成后述的扩展区域EX之前、且在后述的扩散区域Dl、D2的形成之前形成的。绝缘膜IF与栅极绝缘膜GF1及栅极电极G1的侧壁连接，由例如氮化硅(Si3N4)膜构成。元件分离区域STI具有例如STI (Shallow Trench Isolat1n:浅沟道隔离)构造，主要由氧化硅膜构成。此外，元件分离区域STI也可以不具有STI构造而具有L0C0S(LocalOxidizat1n of Silicon:娃的局部氧化)构造。
[0060]绝缘膜IF的膜厚为10nm以下。这里，例如绝缘膜IF的膜厚为5nm。此外，沿着栅极电极G1的侧壁形成的绝缘膜IF的膜厚是指与栅极电极G1的侧壁垂直的方向上的绝缘膜IF的长度。
[0061]虽然这里未图示，但也可以在栅极电极G1的侧壁上隔着绝缘膜IF形成边墙(sidewall)。边墙是在栅极电极G1的横向自身匹配地形成的绝缘膜，由例如氧化硅膜和在其上层叠的氮化硅膜的层叠膜构成。该氧化硅膜是具有L字形截面的膜，形成在该氮化硅膜与栅极电极G1之间及该氮化硅膜与SOI层SL之间。
[0062]在栅极电极G1的横向的SOI层SL上，以在沿着SOI衬底的上表面的方向上夹着栅极电极G1的方式形成有一对外延层EP。外延层EP是通过外延生长法堆积在SOI层SL上的半导体层(底注层)，外延层EP的底面与SOI层SL的上表面成为一体。在图中，用虚线表示外延层EP与SOI层SL之间的边界。
[0063]外延层EP的上表面的高度比栅极电极G1的底面高，外延层EP连接在与栅极电极G1的侧壁连接的绝缘膜IF的侧壁上。与S0I衬底的上表面垂直的方向上的从S0I层SL的上表面到外延层EP的上表面之间的距离也就是外延层EP的高度为例如20?40nm。在形成有上述边墙的情况下，外延层EP与边墙的侧壁连接地形成。
[0064]栅极电极G1的正下方的S0I层SL也就是硅层是包含在驱动选择晶体管Q1时供电流流过的沟道区域在内的沟道层。以夹着该沟道区域的方式，在栅极电极G1的横向的S0I层SL内及外延层EP内形成有一对源极、漏极区域。
[0065]选择晶体管Q1的漏极区域具有:n型的半导体区域的、杂质浓度较低的扩展区域(低浓度扩散区域)EX ;和η型的半导体区域的、杂质浓度比扩展区域ΕΧ高的扩散区域(高浓度扩散区域)D1。另外，选择晶体管Q1的源极区域具有:η型的半导体区域的、杂质浓度较低的扩展区域(低浓度扩散区域)ΕΧ ;和1!型的半导体区域的、杂质浓度比扩展区域ΕΧ高的扩散区域(高浓度扩散区域)D2。像这样，源极、漏极区域具有包含高浓度及低浓度的杂质扩散区域在内的LDD(Lightly Doped Drain:轻掺杂漏极)构造。
[0066]也就是说，以在俯视时夹着沟道区域的方式形成有一对扩展区域EX，以在俯视时夹着沟道区域的方式形成有扩散区域D1和扩散区域D2。
[0067]在扩展区域EX、扩散区域D1及D2中导入η型的杂质(例如Ρ(磷)或As (砷))。扩展区域EX与扩散区域D1、D2相比形成在更接近上述沟道区域的位置。也就是说，扩展区域EX的形成位置与扩散区域D1、D2各自的形成位置相比更接近栅极电极G1。外延层EP内及S0I层SL内的扩散区域D1、D2各自的η型杂质的浓度为例如1Χ102°?lX1021/cm3。
[0068]在栅极电极G1的正下方，在夹在相对的扩展区域EX彼此之间的区域的S0I层SL内，也就是在沟道区域内，几乎未导入η型或ρ型的杂质。即，S0I层SL是无杂质半导体层。即使在S0I层SL内导入ρ型的杂质，其杂质浓度也是1 X 1017/cm3以下。
[0069]此外，在图2中，扩展区域EX从S0I层SL的上表面形成到下表面。也就是说，图2所示的选择晶体管Q1是完全耗尽型的M0SFET。而扩展区域EX的形成深度也可以达到S0I层SL的中途深度。同样地，在图2中，扩散区域D1、D2从外延层EP的上表面形成到S0I层SL的下表面，但扩散区域D1、D2的形成深度也可以达到S0I层SL的中途深度。
[0070]在从栅极绝缘膜GF1、栅极电极G1、绝缘膜IF及元件分离区域STI露出的S0I层SL上形成的外延层EP内，掺入高浓度的η型杂质而形成有扩散区域D1或D2。也就是说，在夹着栅极电极G1的一对外延层ΕΡ中的一方的外延层ΕΡ内形成有扩散区域D1，在另一方的外延层ΕΡ内形成有扩散区域D2。另外，形成有与外延层ΕΡ的上表面连接的硅化物层S1及与栅极电极G1的上表面连接的硅化物层S1。硅化物层S1由例如NiSi (硅化镍)或CoSi (硅化钴)等构成。
[0071]也就是说，外延层EP构成了选择晶体管Q1的源极、漏极区域。设置外延层EP的目的是例如在源极、漏极区域的上表面上形成硅化物层S1时，防止薄的SOI层SL的整个膜厚变成硅化物。另外，包含扩散区域D1的外延层EP如下所述地用作在使用存储晶体管QM进行信息的写入动作时发生的绝缘破坏的电流路径。
[0072]另外，在栅极电极G1的相邻的区域且在扩散区域D1这一侧的区域的SOI层SL上及元件分离区域STI上，形成有栅极电极GM。在SOI层SL与栅极电极GM之间，形成有栅极绝缘膜GFM。这里，在元件分离区域STI与栅极电极GM之间的区域没有形成栅极绝缘膜GFM，但也可以在该区域形成栅极绝缘膜GFM。栅极电极GM和SOI层SL通过夹设在它们之间的栅极绝缘膜GFM而绝缘。栅极绝缘膜GFM的膜厚为例如2?3nm。
[0073]栅极绝缘膜GFM由例如氧化硅膜构成，栅极电极GM与栅极电极G1同样地由例如多晶硅膜构成。栅极电极GM以跨着元件分离区域STI和与元件分离区域STI相邻的S0I层SL各自的正上方的方式形成。栅极电极GM和栅极电极G1各自的高度相同。也就是说，与S0I衬底的主面垂直的方向上的从S0I层SL的上表面到栅极电极GM的上表面为止的高度为例如100nm。栅极电极GM的栅极长度比栅极电极G1的栅极长度大。在栅极电极GM上，与栅极电极GM的上表面连接地形成有硅化物层S1。该硅化物层S1由例如NiSi (硅化镍)或CoSi (娃化钴)等构成。
[0074]栅极电极GM的侧壁被与该侧壁连接的绝缘膜IFM覆盖。绝缘膜IFM由例如氮化硅(Si3N4)膜构成。绝缘膜IFM是在绝缘膜IF的形成工序中与绝缘膜IF同时形成的膜。也就是说，在例如使用CVD (气相沉积)法将氮化硅膜沉积在S0I衬底上之后，使用干式蚀刻法除去该氮化硅膜的一部分，使S0I层SL的上表面露出，由此，形成与栅极电极GM的两侧的侧壁连接的由该氮化娃膜构成的绝缘膜IFM。
[0075]绝缘膜IFM的膜厚为10nm以下。这里，例如绝缘膜IFM的膜厚为5nm。此外，沿着栅极电极GM的侧壁形成的绝缘膜IFM的膜厚是指与栅极电极GM的侧壁垂直的方向上的绝缘膜IFM的长度。在绝缘膜IFM与包含扩散区域D1的外延层EP之间没有形成边墙。
[0076]栅极电极GM构成了存储晶体管QM。存储晶体管QM具有包含栅极电极GM的横向的扩散区域D1及扩展区域EX在内的源极区域，但不具有漏极区域。也就是说，存储晶体管QM是半晶体管。
[0077]存储晶体管QM和选择晶体管Q1共用扩散区域D1。也就是说，存储晶体管QM的源极区域和选择晶体管Q1的漏极区域具有形成在同一外延层EP内的扩散区域D1。栅极电极GM和栅极电极G1配置成夹着包含扩散区域D1在内的外延层EP。像这样，存储晶体管QM和选择晶体管Q1串联连接。
[0078]由于在该外延层EP与栅极电极GM之间夹设有绝缘膜IFM，所以栅极电极GM和该外延层EP绝缘。同样地，由于在该外延层EP与栅极电极G1之间夹设有绝缘膜IF，所以栅极电极G1和该外延层EP绝缘。
[0079]该外延层EP和栅极电极GM在沿着S0I衬底的主面的方向上相邻地配置。也就是说，该外延层EP的上表面的高度比栅极电极GM的底面的高度高，栅极电极GM和该外延层EP以相同高度形成。另外，绝缘膜IFM的一方的侧壁在规定的高度处与栅极电 极GM的侧壁连接，另一方的侧壁在该高度处与上述外延层EP连接。各外延层EP的上表面的高度比栅极电极GM、G1各自的高度低。
[0080]以覆盖选择晶体管Q1及存储晶体管QM的方式，在SOI衬底上形成有层间绝缘膜CLo也就是说，栅极电极GM、G1及多个外延层EP分别被层间绝缘膜CL覆盖。另外，以贯穿层间绝缘膜CL的方式形成多个接触孔，在该多个接触孔各自的内侧埋入接点插塞CPS、CP1或CPM。层间绝缘膜CL由例如氧化硅膜构成，其上表面在与接点插塞CPS、CP1及CPM各自的上表面相同的高度处被平坦化。
[0081]接点插塞CPS、CP1及CPM分别是柱状的导体膜，例如由覆盖接触孔内的侧壁及底面的阻挡导体膜、隔着该阻挡导体膜形成在接触孔内并完全埋入接触孔的主导体膜构成。阻挡导体膜包含例如Ti(钛)或TiN(氮化钛)，主导体膜由例如W(钨)构成。在图2中，未区别地示出构成接点插塞CPS、CP1及CPM的阻挡导体膜和主导体膜。
[0082]接点插塞CPS隔着硅化物层S1连接在选择晶体管Q1的源极区域也就是包含扩散区域D2的外延层EP。接点插塞CP1隔着硅化物层S1连接在选择晶体管Q1的栅极电极G1。接点插塞CPM隔着硅化物层S1连接在存储晶体管QM的栅极电极GM。与之相对，在存储晶体管QM的源极区域也就是选择晶体管Q1的漏极区域，没有连接接点插塞。
[0083]虽然省略了层间绝缘膜CL上的构造的图示，但在层间绝缘膜CL、接点插塞CPS、CP1及CPM的上方，形成有例如由S1C(碳氧化硅)构成的层间绝缘膜。在该层间绝缘膜上，形成有将接点插塞CPS、CP1及CPM各自的上表面露出的多个布线槽，在各布线槽内形成有布线。该布线例如主要含有Cu(铜)。
[0084]这里，本实施方式的半导体器件的特征尤其在于，SOI衬底上的包含存储晶体管QM的源极区域在内的高浓度的外延层EP和栅极电极GM隔着与栅极电极GM的侧壁连接的绝缘膜IFM而彼此相邻。
[0085]以下，对构成本实施方式的半导体器件的存储元件的动作进行说明。
[0086]该存储元件是根据绝缘膜中有无绝缘破坏来判断有无信息写入的非易失性存储元件。也就是说，存储晶体管QM构成了反熔丝元件。
[0087]在该反熔丝元件中写入信息时，经由接点插塞CP1对栅极电极G1施加例如2.0V而使选择晶体管Q1成为导通状态。另外，经由接点插塞CPM对存储晶体管QM的栅极电极GM施加例如4.5V的电压。另外，向选择晶体管Q1的源极区域经由接点插塞CPS施加接地电位。由此，增大栅极电极GM与该源极区域之间的电位差，使与栅极电极GM的侧壁连接的绝缘膜IFM击穿。
[0088]像这样，通过在绝缘膜IFM中引起绝缘破坏，使栅极电极GM与包含扩散区域D1在内的外延层EP之间的阻值变化。在存储单元中进行读取时，向栅极电极G1施加电压而使选择晶体管Q1成为导通状态，对选择晶体管Q1的源极区域施加接地电位，对栅极电极GM施加比4.5V低的规定电位。此时，若发生了上述绝缘破坏，则绝缘膜IFM的阻值降低，因此在栅极电极GM与存储晶体管QM的源极区域之间有较大的电流(漏电流)流过。因此，通过检测出接点插塞CPM与接点插塞CPS之间向存储单元流过的电流，能够进行从存储单元的读取。
[0089]也就是说，由于栅极电极GM和外延层EP隔着绝缘膜IFM相邻，所以在栅极电极GM和外延层EP之间产生了 5V左右的大电位差的情况下，绝缘膜IFM发生绝缘破坏，在读取动作中，在栅极电极GM与外延层EP之间流动的漏电流明显增大。在读取动作中，通过测定出经由绝缘膜IFM流动的该漏电流的大小，来判断存储单元中有无信息的写入的。
[0090]在本实施方式中，如图1所示，沿Y方向排列的多个存储单元共用栅极电极Gl、GM，沿Y方向排列的多个存储单元的各选择晶体管的源极区域分别相互绝缘，这些源极区域分别连接有接点插塞CPS。也就是说，在沿Y方向排列的多个存储单元中，共同控制栅极电极GM，但能够独立地控制选择晶体管的源极区域。另外，能够独立地控制在X方向上排列的多个栅极电极G1，并能够独立地控制在X方向上排列的多个栅极电极GM。
[0091]因此，在写入动作及读取动作中，通过对特定的栅极电极GM、G1和选择晶体管的源极区域供给电位，能够从以矩阵状排列的多个存储单元中选择特定的存储单元。
[0092]以下，对比较例的半导体器件进行说明，还对本实施方式的半导体器件的效果进行说明。
[0093]作为具有与上述结构不同的结构的反熔丝元件的比较例的半导体器件，考虑不是在SOI衬底而是在体硅衬底上具有存储晶体管及选择晶体管的半导体器件。比较例的半导体器件在体硅衬底上不具有外延层，存储晶体管的源极区域及选择晶体管的源极、漏极区域都形成在体硅衬底的上表面上。该存储晶体管具有隔着栅极绝缘膜形成在体硅衬底上的栅极电极。
[0094]在上述具有存储晶体管及选择晶体管的比较例的存储单元中写入信息时，将存储晶体管的栅极电极的正下方的栅极绝缘膜作为绝缘破坏的对象。在栅极绝缘膜中发生绝缘破坏的情况下和没有发生绝缘破坏的情况下，该栅极电极与半导体衬底之间的漏电流的大小产生差异，因此，根据该漏电流的大小，能够读出有无信息的写入。
[0095]但是，在写入动作中对存储晶体管的栅极电极施加高电压时，该栅极电极的正下方的体硅衬底内也就是沟道区域产生耗尽层，有时难以对该栅极电极施加电场。在该情况下，正常地进行存储单元的写入动作变得困难，另外，还产生半导体器件的耗电增大的问题。
[0096]为了抑制上述耗尽层的产生，考虑通过向该栅极电极的正下方的体硅衬底的上表面导入高浓度的η型杂质以形成扩散区域，来设置包含该扩散区域和该栅极电极在内的电容构造。由此，能够防止体硅衬底中的耗尽化。
[0097]这里，形成在SOI衬底上的SOI元件将半导体元件形成在膜厚薄的SOI层上，由此，与形成在体硅衬底上的半导体元件相比，能够得到耗电量减小、工作速度上升及短沟道特性得以改善等的效果。因此，以在包含选择晶体管在内的各种半导体元件中得到上述效果等为目的，考虑使反熔丝元件与这些半导体元件一起形成在SOI衬底上。在S0I衬底上形成有反熔丝元件的情况下，在如上述比较例那样将存储晶体管的栅极绝缘膜作为绝缘破坏的对象的情况下，若包含存储晶体管的栅极电极的正下方的S0I层在内的S0I衬底产生耗尽层，则如上那样正常地进行写入动作变得困难，另外，还产生半导体器件的耗电增大的问题。
[0098]为了解决这样的耗尽化的问题，考虑如上所述地通过在存储晶体管的栅极电极的正下方形成扩散区域，来设置电容构造。但是，由于S0I衬底的上部的S0I层是极薄的膜，所以为了形成该扩散区域而以高浓度将杂质注入S0I层时，S0I层非晶质化，从而设置电容构造是困难的。
[0099]与之相对，在本实施方式中，不设置包含S0I层SL和栅极电极GM在内的电容构造，而将写入动作中的绝缘破坏的对象设为栅极电极GM的侧壁的偏移隔离层即绝缘膜IFM，并设置包含与栅极电极GM相邻的外延层EP和栅极电极GM在内的电容构造。也就是说，被导入高浓度的η型杂质而形成有扩散区域D1的外延层ΕΡ和栅极电极GM通过绝缘膜IFM相互绝缘，由此设置电容构造。因此，能够防止由SOI衬底侧的耗尽化而导致难以对栅极电极GM施加电场。
[0100]因此，由于能够在SOI衬底上设置反熔丝元件，所以能够提高半导体器件的性能。另外，由于能够更可靠地进行写入动作中的绝缘破坏，所以能够提高半导体器件的可靠性。另外，由于能够以更低的电压进行该绝缘破坏，所以能够减少半导体器件的耗电。
[0101]此外，在本实施方式的半导体器件中，写入动作时不在绝缘膜IFM中而在栅极绝缘膜GFM中引起绝缘破坏也没有问题。
[0102]以下，使用图3对本实施方式的半导体器件的变形例进行说明。图3是表示本实施方式的半导体器件的变形例的平面布局。在图3中，用单点划线圈出存储lbit信息的单位存储单元的区域。
[0103]如图3所示，本变形例的半导体器件的存储阵列的布局与图1所示的布局不同，在Y方向上排列的多个选择晶体管各自的源极区域相互连接。也就是说，活性区域AR在Y方向上不分离成多个。另外，构成存储晶体管的栅极电极GM不沿Y方向延伸，相对于Y方向上排列的多个存储单元分别各形成有一个。换言之，构成在Y方向上排列的多个存储单元的多个存储晶体管(反熔丝元件、存储元件)各自的栅极电极GM相互分离地形成，这些多个栅极电极GM彼此之间不电连接。也就是说，在Y方向上排列的多个存储晶体管不共用栅极电极GM。
[0104]在活性区域AR的正上方，在X方向上按顺序配置有栅极电极GM、栅极电极G1、栅极电极G1及栅极电极GM。在沿Y方向延伸的这两个栅极电极G1彼此之间，活性区域AR具有沿Y方向延伸的图案。另外，活性区域AR具有多个沿X方向延伸的图案，沿X方向延伸的该图案沿Y方向排列有多个。这些沿X方向延伸的多个图案与上述沿Y方向延伸的图案成为一体。
[0105]也就是说，由沿X方向延伸的多个图案和沿Y方向延伸的图案构成了 1个活性区域AR。在构成活性区域AR且沿Y方向延伸的该图案上连接有接点插塞CPS，能够经由该接点插塞CPS分别对沿Y方向排列且沿X方向延伸的多个图案供给电位。
[0106]另外，构成活性区域AR且沿X方向延伸的图案和构成其他活性区域AR且沿X方向延伸的图案在X方向上并列地配置。1个栅极电极GM形成在X方向上相邻的这些图案的正上方。也就是说，1个栅极电极GM在俯视时与X方向上相邻的各2个活性区域AR各自的一部分重叠。在沿Y方向并列地配置的多个栅极电极GM各自的上表面上，连接有接点插塞CPM。
[0107]也就是说，经由接点插塞CPS向形成在1个活性区域AR中的多个选择晶体管各自的源极区域供给同一电位。另外，在沿Y方向排列的多个栅极电 极GM上分别连接有接点插塞CPM。也就是说，能够向沿Y方向排列的多个栅极电极GM分别供给不同的电位。因此，在沿Y方向排列的多个存储单元中，共同地控制多个选择晶体管各自的源极区域，但能够独立地控制栅极电极GM。
[0108]在图3中用单点划线圈出的单位存储单元的截面构造与使用图2说明的构造相同。此外，在图2中，为了便于理解各接点插塞的连接状态，示出了分别与选择晶体管Q1的源极区域、栅极电极G1及GM连接的接点插塞。在此，在实际示出图3所示的布局中的单位存储单元的沿X方向的剖视图的情况下，在该剖视图中没有示出接点插塞CP1、CPS，而示出了与栅极电极GM连接的接点插塞CPM。
[0109]在本变形例中，通过设置将SOI衬底上的形成在栅极电极GM的侧壁与外延层之间的绝缘膜IFM(参照图2)作为绝缘破坏的对象的反熔丝元件，能够得到与使用图1及图2说明的半导体器件的效果同样的效果。
[0110](实施方式2)
[0111]使用图4?图6说明在本实施方式中，在单位存储单元内串联连接2个选择晶体管，由此防止选择晶体管的性能因高电压而下降的情况。图4是表示构成本实施方式的半导体器件的存储阵列的平面布局。图5是沿图4的B-B线的剖视图。图6是说明比较例的半导体器件及本实施方式的半导体器件各自的动作的表。也就是说，图6是表示选择晶体管为1个的情况或2个的情况下的、向绝缘破坏前后的存储单元的各部分施加的电压的表。
[0112]在图4中，仅示出了活性区域AR、栅极电极Gl、G2、GM、接点插塞CP1、CP2、CPM及CPS，省略了元件分离区域、偏移隔离层、硅化物层、层间绝缘膜及布线等的图示。另外，在图4中，用虚线表示栅极电极G1、GM各自的正下方的活性区域AR的轮廓。另外，在图4中，用单点划线圈出存储lbit信息的单位存储单元的区域。该单位存储单元具有1个存储晶体管和2个选择晶体管。
[0113]如图4所示，本实施方式的半导体器件的布局与使用图1说明的上述实施方式1的半导体器件的布局相似，其结构与上述实施方式1不同点在于，设置有栅极电极G2，由此增设了选择晶体管。在图4所示的布局中，沿Y方向延伸的栅极电极G2设置在接点插塞CPS与栅极电极G1之间这一点与图1所示的布局不同。另外，在栅极电极G2上连接有接点插塞CP2。
[0114]栅极电极G2与栅极电极G1同样地，在俯视时与Y方向上排列的多个活性区域AR重叠。也就是说，在1个活性区域AR的正上方，在X方向上形成有按顺序排列的栅极电极GM、栅极电极G1、栅极电极G2、栅极电极G2、栅极电极G1及栅极电极GM。在上述2个栅极电极G2彼此之间，在活性区域AR上连接有接点插塞CPS。栅极电极Gl、G2均比栅极电极GM的栅极长度小。
[0115]栅极电极G1和在其横向露出的活性区域AR内的源极、漏极区域构成了第一选择晶体管，栅极电极G2和在其横向露出的活性区域AR内的源极、漏极区域构成了第二选择晶体管。在单位存储单元内，第一选择晶体管和第二选择晶体管串联连接。也就是说，第二选择晶体管的漏极区域连接在第一选择晶体管的源极区域。在连接有接点插塞CPS的位置的活性区域AR中，形成有包含栅极电极G2在内的选择晶体管的源极区域。
[0116]在栅极电极G1与栅极电极G2之间的活性区域AR中没有连接接点插塞，在栅极电极G1与栅极电极GM之间的活性区域AR中没有连接接点插塞。也就是说，在多个活性区域AR中分别连接有接点插塞的位置仅是形成有第二选择晶体管的源极区域的位置。
[0117]图5所示的截面构造与图2所示的截面构造不同，在存储晶体管QM的横向设置有2个选择晶体管。与存储晶体管QM相邻的选择晶体管(第一选择晶体管)Q1具有与使用图2说明的上述实施方式1同样的构造。在此，在选择晶体管Q1的源极区域中没有连接接点插塞。在与选择晶体管Q1相邻的区域且与形成有存储晶体管QM的区域为相反侧的区域中，形成有具有与选择晶体管Q1同样的构造的选择晶体管(第二选择晶体管)Q2。换言之，在选择晶体管Q2与存储晶体管QM之间配置有选择晶体管Q1。选择晶体管Q1、Q2都是η沟道型的MOSFET。
[0118]选择晶体管Q2具有隔着栅极绝缘膜GF2形成在SOI层SL上的栅极电极G2。栅极电极G2的两侧的侧壁由偏移隔离层即绝缘膜IF覆盖。栅极绝缘膜GF2由例如氧化硅膜构成，栅极电极G2由例如多晶硅膜构成，绝缘膜IF由例如氮化硅膜构成。在栅极电极G2的横向，隔着绝缘膜IF形成有外延层EP。形成在SOI层SL上的一对外延层EP连接在与栅极电极G2的侧壁连接的绝缘膜IF的侧壁上。也就是说，该绝缘膜IF的一方的侧壁与栅极电极G2连接，另一方的侧壁与外延层EP连接。此外，在栅极电极G2的横向，也可以隔着绝缘膜IF形成边墙。
[0119]在夹着栅极电极G2地配置的一对外延层EP及这些外延层EP下方的SOI层SL上，形成有选择晶体管Q2的由η型的半导体区域构成的源极、漏极区域。选择晶体管Q2的源极、漏极区域分别具有形成在SOI层SL内的外延层EP。选择晶体管Q2的漏极区域具有扩散区域D2，选择晶体管Q2的源极区域具有扩散区域D3。
[0120]也就是说，选择晶体管Q1、Q2各自共用构成了选择晶体管Q1的源极区域及选择晶体管Q2的漏极区域的扩散区域D2。栅极电极G1和栅极电极G2夹着包含扩散区域D2在内的外延层EP地配置。S卩，存储晶体管QM、选择晶体管Ql、Q2按顺序串联连接。
[0121]在包含构成选择晶体管Q2的源极区域的扩散区域D3在内的外延层EP上，隔着与该外延层EP的上表面连接的硅化物层S1连接有接点插塞CPS。在栅极电极G2上，隔着栅极电极G2上的硅化物层S1连接有接点插塞CP2。
[0122]在本实施方式中，如图4所示，在Y方向上排列的多个存储单元共用栅极电极G1、G2及GM，在Y方向上排列的多个存储单元的各选择晶体管的源极区域分别彼此绝缘，在这些源极区域上分别连接有接点插塞CPS。也就是说，在Y方向上排列的多个存储单元中，共同地控制栅极电极GM，但能够独立地控制选择晶体管的源极区域。另外，能够独立地控制在X方向上排列的多个栅极电极G1，能够独立地控制在X方向上排列的多个栅极电极G2，以及能够独立地控制在X方向上排列的多个栅极电极GM。
[0123]因此，在写入动作及读取动作中，向栅极电极GM、G1及G2和选择晶体管的源极区域供给电位，由此能够从以矩阵状排列的多个存储单元中选择特定的存储单元。
[0124]接下来，使用图6的表，对在分别向不具有选择晶体管Q2(参照图5)的存储单元和如本实施方式这样地具有选择晶体管Q1 (参照图5)及选择晶体管Q2的存储单元的各部分中，在写入动作前后施加的电压的值进行说明。在图6的表中，将仅有1个选择晶体管的存储单元作为选择Trl级构造来表示，将具有2个选择晶体管的本实施方式的存储单元作为选择Tr2级构造来表示。
[0125]在图6中，示出了在写入动作中，存储晶体管QM(参照图5)中引起绝缘破坏紧前和紧后的对各部分施加的电压。也就是说，在图6中，从上方起，分别示出了选择Trl级构造的写入紧前(破坏前)、选择Trl级构造的写入紧后(破坏紧后)、选择Tr2级构造的写入紧前(破坏前)及选择Tr2级构造的写入紧后(破坏紧后)的情况的栏。这里所谓的破坏紧后是指施加用于写入动作的电压的过程中，是在绝缘膜IFM(参照图5)中刚引起发生绝缘破坏之后紧接着的时间点。
[0126]另外，在图6中，从左起按顺序示出了栅极电极GM、扩散区域D1、栅极电极G1、扩散区域D2、栅极电极G2及扩散区域D3的栏。图6是用于说明在存储单元的写入动作时对这些部分施加的电压的表。
[0127]关于选择Trl级构造，图6记载的栅极电极GM是指存储晶体管的栅极电极，扩散区域D1是指存储晶体管的源极区域及选择晶体管的漏极区域，栅极电极G1是指选择晶体管的栅极电极，扩散区域D2是指选择晶体管的源极区域。选择Trl级构造不具有栅极电极G2及扩散区域D3。
[0128]另外，关于选择Tr2级构造，图6记载的扩散区域D1是指图5所示的存储晶体管QM的源极区域及选择晶体管Q1的漏极区域，图6记载的扩散区域D2是指图5所示的选择晶体管Q1的源极区域及选择晶体管Q2的漏极区域，图6记载的扩散区域D3是指图5所示的选择晶体管Q2的源极区域。另外，关于选择Tr2级构造，栅极电极GM是指图5记载的存储晶体管QM的栅极电极，图6所示的栅极电极G1、G2是指图5记载的选择晶体管Q1、Q2各自的栅极电极。
[0129]如图6所示，在进行写入时，为了在绝缘膜IFM中发生绝缘破坏，对栅极电极GM施加约5V的电压。这里，对栅极电极GM施加例如4.5V的电压。在破坏前的选择Trl级构造中，对选择晶体管的栅极电极G1施加2.0V而使选择晶体管成为导通状态。另外，选择晶体管的源极区域即扩散区域D2固定在接地电位，也就是0.0Vo此时，由于没有发生绝缘破坏，所以扩散区域D1没有被施加栅极电极GM的电压。
[0130]然后，在发生绝缘破坏紧后，选择Trl级构造中的栅极电极GM和扩散区域D1导通，从而对扩散区域D1施加栅极电极GM被施加的电压即4.5V。由于选择晶体管为导通状态，所以产生漏极区域与源极区域之间的大电位差，在选择晶体管的源极区域与漏极区域之间有电流流过。
[0131]与之相对，在破坏前的选择Tr2级构造中，对第一选择晶体管的栅极电极G1施加
3.0V而使第一选择晶体管成为导通状态，对第二选择晶体管的栅极电极G2施加0.8V而使第二选择晶体管成为导通状态。另外，第二选择晶体管的源极区域即扩散区域D3固定在接地电位，也就是0.0Vo此时，由于没有发生绝缘破坏，所以扩散区域D1没有被施加栅极电极GM的电压。扩散区域D2也没有被施加电压。
[0132]然后，在发生绝缘破坏紧后，选择Tr2级构造 中的栅极电极GM和扩散区域D1导通，从而对扩散区域D1施加栅极电极GM被施加的电压即4.5V。由于第一选择晶体管及第二选择晶体管是导通状态，所以产生漏极区域与源极区域之间的电位差，在第一选择晶体管的漏极区域与第二选择晶体管的源极区域之间有电流流过。此时，扩散区域D2的电位成为 2.2V。
[0133]选择Trl级构造和选择Tr2级构造的最大不同点在于，选择Trl级构造的选择晶体管的源极区域与漏极区域之间产生较大的电位差，在选择Tr2级构造中，第一、第二选择晶体管各自的源极区域与漏极区域之间的电位差较小。
[0134]以下，对本实施方式的半导体器件的效果进行说明。
[0135]在将与存储晶体管的栅极电极的侧壁连接的偏移隔离层作为反熔丝元件的绝缘破坏对象的情况下，即使该偏移隔离层的膜厚为2?3nm的膜厚，也需要将4?5V左右的电压施加到该栅极电极。因此，在使用图6说明的选择Trl级构造中，在绝缘破坏紧后，向在单位存储单元内设置的仅1个选择晶体管的漏极区域施加存储晶体管的该栅极电极被施加的大电压。
[0136]其结果为，选择晶体管的源极区域与漏极区域之间产生较大的电位差，由此，选择晶体管的性能可能会下降。尤其是，形成在膜厚薄的SOI层上的选择晶体管与设置在体硅衬底上的情况相比，其漏极耐压低，从而对于高电压的耐压性也低。由此，在构成单位存储单元的选择晶体管仅有1个的情况下，绝缘破坏所需的电压被施加到该选择晶体管，选择晶体管的特性下降，因此在读取动作中产生选择晶体管难以正常工作的问题。
[0137]也就是说，在图6中，在绝缘破坏紧后的选择Trl级构造中，被施加到存储晶体管的栅极电极GM的4.5V被施加到选择晶体管的漏极区域(扩散区域D1)，由此，选择晶体管的漏极-源极间产生大电位差。由此，形成在SOI衬底上且耐压性低的该选择晶体管的特性可能会下降。
[0138]因此，在本实施方式中，为了缓和被施加到选择晶体管的漏极电压，而进一步增加选择晶体管，并串联连接了 2个选择晶体管。如图6所示，在选择Tr2级构造中，在发生绝缘破坏紧后，对第一选择晶体管Q1 (参照图5)的漏极区域即扩散区域D1施加4.5V的电压，但由于扩散区域D2的电位为2.2V，所以第一选择晶体管Q1的源极区域与漏极区域之间的电位差为2.3V左右。另外，由于扩散区域D2的电位为2.2V，扩散区域D3的电位为0.0V，所以第二选择晶体管Q2(参照图5)的源极区域与漏极区域之间的电位差为2.2V左右。
[0139]也就是说，在本实施方式中，通过采用选择Tr2级构造，使得用于绝缘破坏所施加的4.5V分散成选择晶体管Q1中的电位差2.3V和选择晶体管Q2中的电位差2.2V。由此，能够防止在第一选择晶体管Q1及第二选择晶体管Q2各自中产生较高的电位差。因此，由于能够防止各选择晶体管的性能下降，所以即使在SOI衬底上设置包含反熔丝元件的存储单元，也能够防止选择晶体管的性能下降。因此，能够提高半导体器件的性能。
[0140]另外，本实施方式的半导体器件能够得到与上述实施方式1同样的效果。
[0141]以下，使用图7对本实施方式的半导体器件的变形例进行说明。图7是表示本实施方式的半导体器件的变形例的平面布局。在图7中，用单点划线圈出存储lbit信息的单位存储单元的区域。
[0142]如图7所示，本变形例的半导体器件的存储阵列的布局与图4所示的布局不同，在Y方向上排列的多个第二选择晶体管各自的源极区域相互连接。也就是说，活性区域AR在Y方向上分离成多个。另外，构成存储晶体管的栅极电极GM不沿Y方向延伸，而是分别在Y方向上排列的多个存储单元上各形成有一个。也就是说，在Y方向上排列的多个存储晶体管不共用栅极电极GM。
[0143]在活性区域AR的正上方，在X方向上按顺序配置有栅极电极GM、栅极电极G1、栅极电极G2、栅极电极G2、栅极电极G1及栅极电极GM。在沿Y方向延伸的这两个栅极电极G2彼此之间，活性区域AR具有沿Y方向延伸的图案。另外，活性区域AR具有多个沿X方向延伸的图案，沿X方向延伸的该图案沿Y方向排列设置有多个。这些沿X方向延伸的多个图案与上述沿Y方向延伸的图案成为一体。
[0144]也就是说，通过沿X方向延伸的多个图案和沿Y方向延伸的图案构成了 1个活性区域AR。在构成活性区域AR且沿Y方向延伸的该图案上连接有接点插塞CPS，能够经由该接点插塞CPS对在Y方向上排列且沿X方向延伸的多个图案分别供给电位。栅极电极G1构成第一选择晶体管，栅极电极G2构成第二选择晶体管。
[0145]另外，构成活性区域AR且沿X方向延伸的图案和构成其他活性区域AR且沿X方向延伸的图案在X方向上并列地配置。1个栅极电极GM形成在X方向上相邻的这些图案的正上方。也就是说，1个栅极电极GM在俯视时与X方向上相邻的2个活性区域AR各自的一部分重叠。在Y方向上并列地配置的多个栅极电极GM各自的上表面上连接有接点插塞CPM。
[0146]也就是说，经由接点插塞CPS向形成在1个活性区域AR中的多个第二选择晶体管各自的源极区域供给同一电位。另外，在Y方向上排列的多个栅极电极GM上分别连接有接点插塞CPM。也就是说，能够对在Y方向上排列的多个栅极电极GM分别供给不同的电位。因此，在Y方向上排列的多个存储单元中，共同地控制多个选择晶体管各自的源极区域，但能够独立地控制栅极电极GM。在栅极电极G1上连接有接点插塞CP1，在栅极电极G2上连接有接点插塞CP2。
[0147]在图7中用单点划线圈出的单位存储单元的截面构造与使用图5说明的构造相同。此外，在图5中，为了便于理解各接点插塞的连接状态，示出了分别与选择晶体管Q2的源极区域、栅极电极G1、G2及GM连接的接点插塞。但是，在实际示出图7所示的布局中的单位存储单元的沿X方向的剖视图的情况下，该剖视图未示出接点插塞CP1、CP2及CPS，而示出了与栅极电极GM连接的接点插塞CPM。
[0148]在本变形例中，通过设置将SOI衬底上的形成在栅极电极GM的侧壁与外延层之间的绝缘膜IFM(参照图5)作为绝缘破坏的对象的反熔丝元件，能够得到与使用图4?图6说明的半导体器件的效果同样的效果。
[0149]以上，基于实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
【主权项】
1.一种半导体器件，其特征在于，具有: SOI衬底，其包含半导体衬底、形成在所述半导体衬底上的第一绝缘膜及形成在所述第一绝缘膜上的第一半导体层； 第一栅极电极，其隔着第二绝缘膜形成在所述第一半导体层上； 第二半导体层及第三半导体层，其以夹着所述第一栅极电极的方式形成在所述第一半导体层上；以及 第二栅极电极，其隔着第三绝缘膜形成在所述第一半导体层上， 所述第一半导体层具有第一导电型，所述第二半导体层及所述第三半导体层具有与所述第一导电型不同的第二导电型， 所述第二半导体层及所述第三半导体层构成包含所述第一栅极电极在内的第一场效应晶体管的源极、漏极区域， 所述第二半导体层和所述第二栅极电极隔着第四绝缘膜相邻。2.如权利要求1所述的半导体器件，其特征在于， 所述第二半导体层的杂质浓度比所述第二栅极电极的正下方的所述第一半导体层的杂质浓度大。3.如权利要求1所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件通过在所述第四绝缘膜中发生绝缘破坏来进行信息的写入。4.如权利要求1所述的半导体器件，其特征在于， 还具有第三栅极电极，该第三栅极电极隔着第五绝缘膜形成在所述第一半导体层上， 所述第三半导体层构成包含所述第三栅极电极在内的第二场效应晶体管的漏极区域。5.如权利要求4所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件通过在所述第四绝缘膜中发生绝缘破坏来进行信息的写入动作， 在所述写入动作中，向所述第一栅极电极施加比所述第三栅极电极大的电压。6.如权利要求1所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件和所述第一场效应晶体管构成单位存储单元， 所述单位存储单元沿着所述SOI衬底的上表面并列地配置有多个， 构成多个所述单位存储单元的多个所述存储元件各自共用1个所述第二栅极电极， 构成多个所述单位存储单元的多个所述第一场效应晶体管各自的源极区域相互分离。7.如权利要求1所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件和所述第一场效应晶体管构成单位存储单元， 所述单位存储单元沿着所述SOI衬底的上表面并列地配置有多个， 构成多个所述单位存储单元的多个所述存储元件各自的所述第二栅极电极相互分离， 构成多个所述单位存储单元的多个所述第一场效应晶体管各自相互共用1个源极区域。8.如权利要求1所述的半导体器件，其特征在于，在所述第二半导体层上没有连接插塞。
【专利摘要】本发明提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。
【IPC分类】H01L27/12, H01L29/78
【公开号】CN105489609
【申请号】CN201510630011
【发明人】山本芳树
【申请人】瑞萨电子株式会社
【公开日】2016年4月13日
【申请日】2015年9月29日
【公告号】US20160099251
【技术领域】
[0001]本发明涉及半导体器件，尤其涉及应用于具有SOI (Silicon On Insulator:绝缘体上硅结构)衬底的半导体器件的有效技术。
【背景技术】
[0002]作为能够抑制短沟道特性及抑制元件差异的半导体器件，目前采用使用了 SOI衬底的半导体器件。S0I衬底是在由高电阻的Si (硅)等构成的支承衬底上形成有BOX (BuriedOxide:隐埋氧化物)膜(埋入氧化膜)并在BOX膜上形成有主要含有Si (硅)的薄层(硅层、S0I层)的衬底。
[0003]在S0I 衬底上形成有 M0SFET (Metal Oxide Semiconductor Field EffectTransistor:M0S型场效应晶体管)的情况下，能够不向沟道层导入杂质地抑制短沟道特性。其结果为，能够提高迀移率，另外，能够改善由杂质波动导致的元件差异。由此，通过使用S0I衬底制造半导体器件，能够期待半导体器件的集成密度及工作速度提高、因差异减小而实现的动作范围(operating margin)增大。
[0004]在专利文献1 (日本特开2005-504434号公报)中记载了通过使体硅(bulksilicon)衬底与其上方的栅极电极之间的超薄膜电介质击穿来存储信息。另外，在专利文献2(日本特开2005-515624号公报)中记载了通过在该栅极电极的下方的体硅衬底内设置n+区域来形成电容构造。
[0005]现有技术文献
[0006]专利文献
[0007]专利文献1:日本特开2005-504434号公报
[0008]专利文献2:日本特开2005-515624号公报
[0009]如专利文献1记载的那样，在半导体衬底上隔着绝缘膜形成栅极电极并通过在该绝缘膜中引起绝缘破坏来写入信息的反熔丝元件(存储元件)中，在半导体衬底内的沟道耗尽的情况下，存在难以向栅极电极施加电场的问题。为了防止其耗尽，如专利文献2记载的那样，考虑设置电容构造。
[0010]但是，在S0I衬底上设置反熔丝元件的情况下，为了形成上述电容构造而在S0I衬底的上表面上形成高浓度的杂质扩散区域是困难的。
[0011]另外，在写入动作时向与上述栅极电极相邻的选择晶体管施加大电压。由于S0I衬底上的晶体管的漏极耐压较小，所以若将专利文献1、2记载的那种反熔丝元件直接用于S0I元件，则选择晶体管的特性可能会劣化。
【发明内容】
[0012]其他目的和新的特征从本说明书的记载及附图明确。
[0013]若简单地说明本申请公开的实施方式中的代表性实施方式的概要，则如下所述。
[0014]—实施方式的半导体器件是将设置在S0I衬底上的栅极电极和包含高浓度的扩散区域在内的外延层所夹持的、与该栅极电极的侧壁连接地形成的绝缘膜作为在反熔丝元件的写入动作时弓I起绝缘破坏的对象。
[0015]发明的效果
[0016]根据本申请公开的一实施方式，能够提高半导体器件的性能。尤其，在具有反熔丝元件的半导体器件中，能够实现半导体元件的节电化。
【附图说明】
[0017]图1是表示作为本发明的实施方式1的半导体器件的平面布局。
[0018]图2是沿图1的A-A线的剖视图。
[0019]图3是表示作为本发明的实施方式1的变形例的半导体器件的平面布局。
[0020]图4是表示作为本发明的实施方式2的半导体器件的平面布局。
[0021]图5是沿图4的B-B线的剖视图。
[0022]图6是说明比较例的半导体器件及本实施方式的半导体器件的各自的动作的表。
[0023]图7是表示作为本发明的实施方式2的变形例的半导体器件的平面布局。
[0024]附图标记说明:
[0025]AR活性区域
[0026]BX BOX 膜
[0027]CL层间绝缘膜
[0028]CP1、CP2、CPM、CPS 接点插塞
[0029]D1、D2、D3 扩散区域
[0030]EP外延层
[0031]EX扩展区域
[0032]G1、G2、GM 栅极电极
[0033]GF1、GF2、GFM 栅极绝缘膜
[0034]IF、IFM 绝缘膜
[0035]Q1、Q2选择晶体管
[0036]QM存储晶体管
[0037]S1硅化物层
[0038]SB半导体衬底
[0039]SL SOI 层
[0040]STI元件分离区域
【具体实施方式】
[0041]以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，对具有相同功能的部件标注相同的附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要，原则上不重复进行同一或同样部分的说明。
[0042]另外，在本申请中，将包括半导体衬底和在其上按顺序层叠的BOX膜及半导体层在内的衬底称为SOI衬底。另外，有时将BOX膜上的该半导体层称为SOI层。另外，有时将设置在S0I衬底上的半导体元件称为S0I元件。另外，将在由硅形成的厚的半导体衬底上不隔着BOX膜及SOI层而直接设置半导体元件的情况下的该半导体衬底称为体硅衬底。另夕卜，有时将作为反熔丝元件的存储晶体管和选择晶体管总称为存储单元或单位存储单元。
[0043](实施方式1)
[0044]在本实施方式中，对如下的情况进行说明，S卩，在SOI衬底上形成作为存储元件的反熔丝元件的情况下，将覆盖栅极电极的侧壁的绝缘膜作为为了写入动作而实施绝缘破坏的对象。
[0045]以下，使用图1及图2说明本实施方式中的SOI衬底上的存储元件及选择晶体管的构造。图1是表示构成本实施方式的半导体器件的存储阵列的平面布局。图2是沿图1的A-A线的剖视图。在图1中，仅示出了活性区域AR、栅极电极Gl、GM、接点插塞CP1、CPM及CPS，省略了元件分离区域、偏移隔离层(offset spacer)、娃化物层、层间绝缘膜及布线等的图示。另外，在图1中，用虚线表示栅极电极G1、GM各自正下方的活性区域AR的轮廓。
[0046]如图1所示，本实施方式的半导体器件具有S0I衬底，SOI衬底内的上层的半导体层(S0I层)构成了活性区域AR。活性区域AR是通过包围周围的元件分离区域(未图示)而规定了布局的。也就是说，活性区域AR是指在平面上不与元件分离区域重叠的区域。活性区域AR在沿着S0I衬底的主面的Y方向上并列地配置有多个。多个活性区域AR分别在作为沿着S0I衬底的主面的方向的、与Y方向正交的X方向延伸。另外，活性区域AR在X方向上并列地配置有多个。也就是说，沿X方向延伸的活性区域AR在X方向及Y方向上以矩阵状并列地配置有多个。相邻的活性区域AR彼此之间被元件分离区域分离。
[0047]以跨着沿Y方向排列的多个活性区域AR上方的方式形成有栅极电极G1及栅极电极GM。栅极电极G1及栅极电极GM分别沿Y方向延伸，彼此沿X方向并列地配置。也就是说，X方向是栅极电极G1及栅极电极GM各自的栅极长度方向，Y方向是栅极电极G1及栅极电极GM各自的栅极宽度方向。
[0048]在1个活性区域AR的X方向上的两侧的端部各自的正上方，隔着栅极绝缘膜GFM (参照图2)形成有栅极电极GM。也就是说，栅极电极GM在俯视时与活性区域AR的X方向上的端部重叠。在与活性区域AR的X方向上的两端重叠的2个栅极电极GM彼此之间，形成有2个在俯视时与该活性区域AR重叠的栅极电极G1。也就是说，在活性区域AR的正上方，在X方向上，按顺序并列地配置有栅极电极GM、栅极电极G1、栅极电极G1及栅极电极GM。1个栅极电极GM在俯视时与沿Y方向排列的多个活性区域AR重叠，1个栅极电极G1在俯视时与沿Y方向排列的多个活性区域AR重叠。
[0049]另外，1个栅极电极GM在俯视时与X方向上相邻的活性区域AR各自的端部重叠。也就是说，X方向上相邻的活性区域AR在栅极电极GM的正下方通过元件分离区域(未图示)分离。
[0050]栅极电极G1、和与栅极电极G1相邻的活性区域AR内的源极、漏极区域构成了选择晶体管。另外，栅极电极GM、和与栅极电极GM相邻的1个活性区域AR构成了存储晶体管。也就是说，栅极电极G1是选择栅极电极，栅极电极GM是存储栅极电极。但是，该存储晶体管是不具有漏极区域而具有源极区域的半晶体管(half transistor) ο
[0051]在1个活性区域AR上，仅在由该活性区域AR的正上方的2个栅极电极G1夹持的区域连接有接点插塞CPS，在其他区域中，该活性区域AR不与接点插塞连接。连接有接点插塞CPS处的活性区域AR构成了选择晶体管的源极区域。栅极电极G1连接有接点插塞CP1，栅极电极GM连接有接点插塞CPM。
[0052]在图1中，用单点划线圈出了存储lbit(比特)信息的单位存储单元的区域。该单位存储单元具有1个存储晶体管和1个选择晶体管。在排列有多个该单位存储单元的存储单元阵列中，以矩阵状重复并列地配置有多个单位存储单元。也就是说，在Y方向上，重复并列地配置多个单位存储单元。另外，在X方向上，排列配置多个单位存储单元。但是，在X方向上相邻的单位存储单元彼此具有以相互之间的边界线为中心而线对称的布局。在1个活性区域中，形成有2个单位存储单元。
[0053]像这样，构成沿Y方向排列的多个存储单元的多个选择晶体管各自的源极区域相互分离地形成，这些多个源极区域彼此之间不电连接。
[0054]如图2所示，构成本实施方式的半导体器件的SOI衬底具有半导体衬底SB、半导体衬底SB上的BOX膜BX、和BOX膜BX上的半导体层即SOI层SL。作为支承衬底的半导体衬底SB 是具有例如750 Ω cm以上的高电阻的单晶硅衬底，具有例如500 μ m?700 μ m左右的厚度。BOX膜BX由例如氧化硅膜构成，其膜厚为5?100nm。这里，BOX膜BX的膜厚为例如50nm。SOI层SL是由单晶娃构成的半导体层，其膜厚为3?15nm。这里，SOI层SL的膜厚为例如15nm。
[0055]此外，在图2中，为了便于理解本实施方式的半导体器件的构造，除了接点插塞CPS以外，还示出了不与图1的A-A线重叠的接点插塞CP1及CPM。
[0056]在S0I衬底上并列地形成有选择晶体管Q1及存储晶体管QM。在存储晶体管QM的下方的S0I衬底的上表面形成有槽，在该槽内形成有使单位存储单元分别电分离的元件分离区域STI。元件分离区域STI的底面达到半导体衬底SB的中途深度。也就是说，元件分离区域STI贯穿S0I层SL及BOX膜BX。1个选择晶体管Q1及1个存储晶体管QM构成了存储lb it信息的单位存储单元。
[0057]这里，将选择晶体管Q1及存储晶体管QM分别作为η沟道型的M0SFET进行说明，但这些晶体管也可以是Ρ沟道型的M0SFET。在ρ沟道型的M0SFET中，与η沟道型的M0SFET不同，源极、漏极区域由Ρ型的半导体区域构成。
[0058]选择晶体管Q1具有在S0I层SL上隔着栅极绝缘膜GF1形成的栅极电极G1。栅极绝缘膜GF1由例如氧化硅(Si02)膜构成。栅极电极G1由例如主要含有多晶硅(Si)的η型的半导体膜构成。也就是说，栅极电极G1由导入了 η型的杂质(例如Ρ(磷)或As (砷))的多晶硅膜构成。与S0I衬底的主面垂直的方向上的从S0I层SL的上表面到栅极电极G1的上表面为止的高度为例如100nm。
[0059]栅极电极G1的两侧的侧壁分别被偏移隔离层即绝缘膜IF覆盖。也就是说，绝缘膜IF是例如在形成后述的扩展区域EX之前、且在后述的扩散区域Dl、D2的形成之前形成的。绝缘膜IF与栅极绝缘膜GF1及栅极电极G1的侧壁连接，由例如氮化硅(Si3N4)膜构成。元件分离区域STI具有例如STI (Shallow Trench Isolat1n:浅沟道隔离)构造，主要由氧化硅膜构成。此外，元件分离区域STI也可以不具有STI构造而具有L0C0S(LocalOxidizat1n of Silicon:娃的局部氧化)构造。
[0060]绝缘膜IF的膜厚为10nm以下。这里，例如绝缘膜IF的膜厚为5nm。此外，沿着栅极电极G1的侧壁形成的绝缘膜IF的膜厚是指与栅极电极G1的侧壁垂直的方向上的绝缘膜IF的长度。
[0061]虽然这里未图示，但也可以在栅极电极G1的侧壁上隔着绝缘膜IF形成边墙(sidewall)。边墙是在栅极电极G1的横向自身匹配地形成的绝缘膜，由例如氧化硅膜和在其上层叠的氮化硅膜的层叠膜构成。该氧化硅膜是具有L字形截面的膜，形成在该氮化硅膜与栅极电极G1之间及该氮化硅膜与SOI层SL之间。
[0062]在栅极电极G1的横向的SOI层SL上，以在沿着SOI衬底的上表面的方向上夹着栅极电极G1的方式形成有一对外延层EP。外延层EP是通过外延生长法堆积在SOI层SL上的半导体层(底注层)，外延层EP的底面与SOI层SL的上表面成为一体。在图中，用虚线表示外延层EP与SOI层SL之间的边界。
[0063]外延层EP的上表面的高度比栅极电极G1的底面高，外延层EP连接在与栅极电极G1的侧壁连接的绝缘膜IF的侧壁上。与S0I衬底的上表面垂直的方向上的从S0I层SL的上表面到外延层EP的上表面之间的距离也就是外延层EP的高度为例如20?40nm。在形成有上述边墙的情况下，外延层EP与边墙的侧壁连接地形成。
[0064]栅极电极G1的正下方的S0I层SL也就是硅层是包含在驱动选择晶体管Q1时供电流流过的沟道区域在内的沟道层。以夹着该沟道区域的方式，在栅极电极G1的横向的S0I层SL内及外延层EP内形成有一对源极、漏极区域。
[0065]选择晶体管Q1的漏极区域具有:n型的半导体区域的、杂质浓度较低的扩展区域(低浓度扩散区域)EX ;和η型的半导体区域的、杂质浓度比扩展区域ΕΧ高的扩散区域(高浓度扩散区域)D1。另外，选择晶体管Q1的源极区域具有:η型的半导体区域的、杂质浓度较低的扩展区域(低浓度扩散区域)ΕΧ ;和1!型的半导体区域的、杂质浓度比扩展区域ΕΧ高的扩散区域(高浓度扩散区域)D2。像这样，源极、漏极区域具有包含高浓度及低浓度的杂质扩散区域在内的LDD(Lightly Doped Drain:轻掺杂漏极)构造。
[0066]也就是说，以在俯视时夹着沟道区域的方式形成有一对扩展区域EX，以在俯视时夹着沟道区域的方式形成有扩散区域D1和扩散区域D2。
[0067]在扩展区域EX、扩散区域D1及D2中导入η型的杂质(例如Ρ(磷)或As (砷))。扩展区域EX与扩散区域D1、D2相比形成在更接近上述沟道区域的位置。也就是说，扩展区域EX的形成位置与扩散区域D1、D2各自的形成位置相比更接近栅极电极G1。外延层EP内及S0I层SL内的扩散区域D1、D2各自的η型杂质的浓度为例如1Χ102°?lX1021/cm3。
[0068]在栅极电极G1的正下方，在夹在相对的扩展区域EX彼此之间的区域的S0I层SL内，也就是在沟道区域内，几乎未导入η型或ρ型的杂质。即，S0I层SL是无杂质半导体层。即使在S0I层SL内导入ρ型的杂质，其杂质浓度也是1 X 1017/cm3以下。
[0069]此外，在图2中，扩展区域EX从S0I层SL的上表面形成到下表面。也就是说，图2所示的选择晶体管Q1是完全耗尽型的M0SFET。而扩展区域EX的形成深度也可以达到S0I层SL的中途深度。同样地，在图2中，扩散区域D1、D2从外延层EP的上表面形成到S0I层SL的下表面，但扩散区域D1、D2的形成深度也可以达到S0I层SL的中途深度。
[0070]在从栅极绝缘膜GF1、栅极电极G1、绝缘膜IF及元件分离区域STI露出的S0I层SL上形成的外延层EP内，掺入高浓度的η型杂质而形成有扩散区域D1或D2。也就是说，在夹着栅极电极G1的一对外延层ΕΡ中的一方的外延层ΕΡ内形成有扩散区域D1，在另一方的外延层ΕΡ内形成有扩散区域D2。另外，形成有与外延层ΕΡ的上表面连接的硅化物层S1及与栅极电极G1的上表面连接的硅化物层S1。硅化物层S1由例如NiSi (硅化镍)或CoSi (硅化钴)等构成。
[0071]也就是说，外延层EP构成了选择晶体管Q1的源极、漏极区域。设置外延层EP的目的是例如在源极、漏极区域的上表面上形成硅化物层S1时，防止薄的SOI层SL的整个膜厚变成硅化物。另外，包含扩散区域D1的外延层EP如下所述地用作在使用存储晶体管QM进行信息的写入动作时发生的绝缘破坏的电流路径。
[0072]另外，在栅极电极G1的相邻的区域且在扩散区域D1这一侧的区域的SOI层SL上及元件分离区域STI上，形成有栅极电极GM。在SOI层SL与栅极电极GM之间，形成有栅极绝缘膜GFM。这里，在元件分离区域STI与栅极电极GM之间的区域没有形成栅极绝缘膜GFM，但也可以在该区域形成栅极绝缘膜GFM。栅极电极GM和SOI层SL通过夹设在它们之间的栅极绝缘膜GFM而绝缘。栅极绝缘膜GFM的膜厚为例如2?3nm。
[0073]栅极绝缘膜GFM由例如氧化硅膜构成，栅极电极GM与栅极电极G1同样地由例如多晶硅膜构成。栅极电极GM以跨着元件分离区域STI和与元件分离区域STI相邻的S0I层SL各自的正上方的方式形成。栅极电极GM和栅极电极G1各自的高度相同。也就是说，与S0I衬底的主面垂直的方向上的从S0I层SL的上表面到栅极电极GM的上表面为止的高度为例如100nm。栅极电极GM的栅极长度比栅极电极G1的栅极长度大。在栅极电极GM上，与栅极电极GM的上表面连接地形成有硅化物层S1。该硅化物层S1由例如NiSi (硅化镍)或CoSi (娃化钴)等构成。
[0074]栅极电极GM的侧壁被与该侧壁连接的绝缘膜IFM覆盖。绝缘膜IFM由例如氮化硅(Si3N4)膜构成。绝缘膜IFM是在绝缘膜IF的形成工序中与绝缘膜IF同时形成的膜。也就是说，在例如使用CVD (气相沉积)法将氮化硅膜沉积在S0I衬底上之后，使用干式蚀刻法除去该氮化硅膜的一部分，使S0I层SL的上表面露出，由此，形成与栅极电极GM的两侧的侧壁连接的由该氮化娃膜构成的绝缘膜IFM。
[0075]绝缘膜IFM的膜厚为10nm以下。这里，例如绝缘膜IFM的膜厚为5nm。此外，沿着栅极电极GM的侧壁形成的绝缘膜IFM的膜厚是指与栅极电极GM的侧壁垂直的方向上的绝缘膜IFM的长度。在绝缘膜IFM与包含扩散区域D1的外延层EP之间没有形成边墙。
[0076]栅极电极GM构成了存储晶体管QM。存储晶体管QM具有包含栅极电极GM的横向的扩散区域D1及扩展区域EX在内的源极区域，但不具有漏极区域。也就是说，存储晶体管QM是半晶体管。
[0077]存储晶体管QM和选择晶体管Q1共用扩散区域D1。也就是说，存储晶体管QM的源极区域和选择晶体管Q1的漏极区域具有形成在同一外延层EP内的扩散区域D1。栅极电极GM和栅极电极G1配置成夹着包含扩散区域D1在内的外延层EP。像这样，存储晶体管QM和选择晶体管Q1串联连接。
[0078]由于在该外延层EP与栅极电极GM之间夹设有绝缘膜IFM，所以栅极电极GM和该外延层EP绝缘。同样地，由于在该外延层EP与栅极电极G1之间夹设有绝缘膜IF，所以栅极电极G1和该外延层EP绝缘。
[0079]该外延层EP和栅极电极GM在沿着S0I衬底的主面的方向上相邻地配置。也就是说，该外延层EP的上表面的高度比栅极电极GM的底面的高度高，栅极电极GM和该外延层EP以相同高度形成。另外，绝缘膜IFM的一方的侧壁在规定的高度处与栅极电 极GM的侧壁连接，另一方的侧壁在该高度处与上述外延层EP连接。各外延层EP的上表面的高度比栅极电极GM、G1各自的高度低。
[0080]以覆盖选择晶体管Q1及存储晶体管QM的方式，在SOI衬底上形成有层间绝缘膜CLo也就是说，栅极电极GM、G1及多个外延层EP分别被层间绝缘膜CL覆盖。另外，以贯穿层间绝缘膜CL的方式形成多个接触孔，在该多个接触孔各自的内侧埋入接点插塞CPS、CP1或CPM。层间绝缘膜CL由例如氧化硅膜构成，其上表面在与接点插塞CPS、CP1及CPM各自的上表面相同的高度处被平坦化。
[0081]接点插塞CPS、CP1及CPM分别是柱状的导体膜，例如由覆盖接触孔内的侧壁及底面的阻挡导体膜、隔着该阻挡导体膜形成在接触孔内并完全埋入接触孔的主导体膜构成。阻挡导体膜包含例如Ti(钛)或TiN(氮化钛)，主导体膜由例如W(钨)构成。在图2中，未区别地示出构成接点插塞CPS、CP1及CPM的阻挡导体膜和主导体膜。
[0082]接点插塞CPS隔着硅化物层S1连接在选择晶体管Q1的源极区域也就是包含扩散区域D2的外延层EP。接点插塞CP1隔着硅化物层S1连接在选择晶体管Q1的栅极电极G1。接点插塞CPM隔着硅化物层S1连接在存储晶体管QM的栅极电极GM。与之相对，在存储晶体管QM的源极区域也就是选择晶体管Q1的漏极区域，没有连接接点插塞。
[0083]虽然省略了层间绝缘膜CL上的构造的图示，但在层间绝缘膜CL、接点插塞CPS、CP1及CPM的上方，形成有例如由S1C(碳氧化硅)构成的层间绝缘膜。在该层间绝缘膜上，形成有将接点插塞CPS、CP1及CPM各自的上表面露出的多个布线槽，在各布线槽内形成有布线。该布线例如主要含有Cu(铜)。
[0084]这里，本实施方式的半导体器件的特征尤其在于，SOI衬底上的包含存储晶体管QM的源极区域在内的高浓度的外延层EP和栅极电极GM隔着与栅极电极GM的侧壁连接的绝缘膜IFM而彼此相邻。
[0085]以下，对构成本实施方式的半导体器件的存储元件的动作进行说明。
[0086]该存储元件是根据绝缘膜中有无绝缘破坏来判断有无信息写入的非易失性存储元件。也就是说，存储晶体管QM构成了反熔丝元件。
[0087]在该反熔丝元件中写入信息时，经由接点插塞CP1对栅极电极G1施加例如2.0V而使选择晶体管Q1成为导通状态。另外，经由接点插塞CPM对存储晶体管QM的栅极电极GM施加例如4.5V的电压。另外，向选择晶体管Q1的源极区域经由接点插塞CPS施加接地电位。由此，增大栅极电极GM与该源极区域之间的电位差，使与栅极电极GM的侧壁连接的绝缘膜IFM击穿。
[0088]像这样，通过在绝缘膜IFM中引起绝缘破坏，使栅极电极GM与包含扩散区域D1在内的外延层EP之间的阻值变化。在存储单元中进行读取时，向栅极电极G1施加电压而使选择晶体管Q1成为导通状态，对选择晶体管Q1的源极区域施加接地电位，对栅极电极GM施加比4.5V低的规定电位。此时，若发生了上述绝缘破坏，则绝缘膜IFM的阻值降低，因此在栅极电极GM与存储晶体管QM的源极区域之间有较大的电流(漏电流)流过。因此，通过检测出接点插塞CPM与接点插塞CPS之间向存储单元流过的电流，能够进行从存储单元的读取。
[0089]也就是说，由于栅极电极GM和外延层EP隔着绝缘膜IFM相邻，所以在栅极电极GM和外延层EP之间产生了 5V左右的大电位差的情况下，绝缘膜IFM发生绝缘破坏，在读取动作中，在栅极电极GM与外延层EP之间流动的漏电流明显增大。在读取动作中，通过测定出经由绝缘膜IFM流动的该漏电流的大小，来判断存储单元中有无信息的写入的。
[0090]在本实施方式中，如图1所示，沿Y方向排列的多个存储单元共用栅极电极Gl、GM，沿Y方向排列的多个存储单元的各选择晶体管的源极区域分别相互绝缘，这些源极区域分别连接有接点插塞CPS。也就是说，在沿Y方向排列的多个存储单元中，共同控制栅极电极GM，但能够独立地控制选择晶体管的源极区域。另外，能够独立地控制在X方向上排列的多个栅极电极G1，并能够独立地控制在X方向上排列的多个栅极电极GM。
[0091]因此，在写入动作及读取动作中，通过对特定的栅极电极GM、G1和选择晶体管的源极区域供给电位，能够从以矩阵状排列的多个存储单元中选择特定的存储单元。
[0092]以下，对比较例的半导体器件进行说明，还对本实施方式的半导体器件的效果进行说明。
[0093]作为具有与上述结构不同的结构的反熔丝元件的比较例的半导体器件，考虑不是在SOI衬底而是在体硅衬底上具有存储晶体管及选择晶体管的半导体器件。比较例的半导体器件在体硅衬底上不具有外延层，存储晶体管的源极区域及选择晶体管的源极、漏极区域都形成在体硅衬底的上表面上。该存储晶体管具有隔着栅极绝缘膜形成在体硅衬底上的栅极电极。
[0094]在上述具有存储晶体管及选择晶体管的比较例的存储单元中写入信息时，将存储晶体管的栅极电极的正下方的栅极绝缘膜作为绝缘破坏的对象。在栅极绝缘膜中发生绝缘破坏的情况下和没有发生绝缘破坏的情况下，该栅极电极与半导体衬底之间的漏电流的大小产生差异，因此，根据该漏电流的大小，能够读出有无信息的写入。
[0095]但是，在写入动作中对存储晶体管的栅极电极施加高电压时，该栅极电极的正下方的体硅衬底内也就是沟道区域产生耗尽层，有时难以对该栅极电极施加电场。在该情况下，正常地进行存储单元的写入动作变得困难，另外，还产生半导体器件的耗电增大的问题。
[0096]为了抑制上述耗尽层的产生，考虑通过向该栅极电极的正下方的体硅衬底的上表面导入高浓度的η型杂质以形成扩散区域，来设置包含该扩散区域和该栅极电极在内的电容构造。由此，能够防止体硅衬底中的耗尽化。
[0097]这里，形成在SOI衬底上的SOI元件将半导体元件形成在膜厚薄的SOI层上，由此，与形成在体硅衬底上的半导体元件相比，能够得到耗电量减小、工作速度上升及短沟道特性得以改善等的效果。因此，以在包含选择晶体管在内的各种半导体元件中得到上述效果等为目的，考虑使反熔丝元件与这些半导体元件一起形成在SOI衬底上。在S0I衬底上形成有反熔丝元件的情况下，在如上述比较例那样将存储晶体管的栅极绝缘膜作为绝缘破坏的对象的情况下，若包含存储晶体管的栅极电极的正下方的S0I层在内的S0I衬底产生耗尽层，则如上那样正常地进行写入动作变得困难，另外，还产生半导体器件的耗电增大的问题。
[0098]为了解决这样的耗尽化的问题，考虑如上所述地通过在存储晶体管的栅极电极的正下方形成扩散区域，来设置电容构造。但是，由于S0I衬底的上部的S0I层是极薄的膜，所以为了形成该扩散区域而以高浓度将杂质注入S0I层时，S0I层非晶质化，从而设置电容构造是困难的。
[0099]与之相对，在本实施方式中，不设置包含S0I层SL和栅极电极GM在内的电容构造，而将写入动作中的绝缘破坏的对象设为栅极电极GM的侧壁的偏移隔离层即绝缘膜IFM，并设置包含与栅极电极GM相邻的外延层EP和栅极电极GM在内的电容构造。也就是说，被导入高浓度的η型杂质而形成有扩散区域D1的外延层ΕΡ和栅极电极GM通过绝缘膜IFM相互绝缘，由此设置电容构造。因此，能够防止由SOI衬底侧的耗尽化而导致难以对栅极电极GM施加电场。
[0100]因此，由于能够在SOI衬底上设置反熔丝元件，所以能够提高半导体器件的性能。另外，由于能够更可靠地进行写入动作中的绝缘破坏，所以能够提高半导体器件的可靠性。另外，由于能够以更低的电压进行该绝缘破坏，所以能够减少半导体器件的耗电。
[0101]此外，在本实施方式的半导体器件中，写入动作时不在绝缘膜IFM中而在栅极绝缘膜GFM中引起绝缘破坏也没有问题。
[0102]以下，使用图3对本实施方式的半导体器件的变形例进行说明。图3是表示本实施方式的半导体器件的变形例的平面布局。在图3中，用单点划线圈出存储lbit信息的单位存储单元的区域。
[0103]如图3所示，本变形例的半导体器件的存储阵列的布局与图1所示的布局不同，在Y方向上排列的多个选择晶体管各自的源极区域相互连接。也就是说，活性区域AR在Y方向上不分离成多个。另外，构成存储晶体管的栅极电极GM不沿Y方向延伸，相对于Y方向上排列的多个存储单元分别各形成有一个。换言之，构成在Y方向上排列的多个存储单元的多个存储晶体管(反熔丝元件、存储元件)各自的栅极电极GM相互分离地形成，这些多个栅极电极GM彼此之间不电连接。也就是说，在Y方向上排列的多个存储晶体管不共用栅极电极GM。
[0104]在活性区域AR的正上方，在X方向上按顺序配置有栅极电极GM、栅极电极G1、栅极电极G1及栅极电极GM。在沿Y方向延伸的这两个栅极电极G1彼此之间，活性区域AR具有沿Y方向延伸的图案。另外，活性区域AR具有多个沿X方向延伸的图案，沿X方向延伸的该图案沿Y方向排列有多个。这些沿X方向延伸的多个图案与上述沿Y方向延伸的图案成为一体。
[0105]也就是说，由沿X方向延伸的多个图案和沿Y方向延伸的图案构成了 1个活性区域AR。在构成活性区域AR且沿Y方向延伸的该图案上连接有接点插塞CPS，能够经由该接点插塞CPS分别对沿Y方向排列且沿X方向延伸的多个图案供给电位。
[0106]另外，构成活性区域AR且沿X方向延伸的图案和构成其他活性区域AR且沿X方向延伸的图案在X方向上并列地配置。1个栅极电极GM形成在X方向上相邻的这些图案的正上方。也就是说，1个栅极电极GM在俯视时与X方向上相邻的各2个活性区域AR各自的一部分重叠。在沿Y方向并列地配置的多个栅极电极GM各自的上表面上，连接有接点插塞CPM。
[0107]也就是说，经由接点插塞CPS向形成在1个活性区域AR中的多个选择晶体管各自的源极区域供给同一电位。另外，在沿Y方向排列的多个栅极电 极GM上分别连接有接点插塞CPM。也就是说，能够向沿Y方向排列的多个栅极电极GM分别供给不同的电位。因此，在沿Y方向排列的多个存储单元中，共同地控制多个选择晶体管各自的源极区域，但能够独立地控制栅极电极GM。
[0108]在图3中用单点划线圈出的单位存储单元的截面构造与使用图2说明的构造相同。此外，在图2中，为了便于理解各接点插塞的连接状态，示出了分别与选择晶体管Q1的源极区域、栅极电极G1及GM连接的接点插塞。在此，在实际示出图3所示的布局中的单位存储单元的沿X方向的剖视图的情况下，在该剖视图中没有示出接点插塞CP1、CPS，而示出了与栅极电极GM连接的接点插塞CPM。
[0109]在本变形例中，通过设置将SOI衬底上的形成在栅极电极GM的侧壁与外延层之间的绝缘膜IFM(参照图2)作为绝缘破坏的对象的反熔丝元件，能够得到与使用图1及图2说明的半导体器件的效果同样的效果。
[0110](实施方式2)
[0111]使用图4?图6说明在本实施方式中，在单位存储单元内串联连接2个选择晶体管，由此防止选择晶体管的性能因高电压而下降的情况。图4是表示构成本实施方式的半导体器件的存储阵列的平面布局。图5是沿图4的B-B线的剖视图。图6是说明比较例的半导体器件及本实施方式的半导体器件各自的动作的表。也就是说，图6是表示选择晶体管为1个的情况或2个的情况下的、向绝缘破坏前后的存储单元的各部分施加的电压的表。
[0112]在图4中，仅示出了活性区域AR、栅极电极Gl、G2、GM、接点插塞CP1、CP2、CPM及CPS，省略了元件分离区域、偏移隔离层、硅化物层、层间绝缘膜及布线等的图示。另外，在图4中，用虚线表示栅极电极G1、GM各自的正下方的活性区域AR的轮廓。另外，在图4中，用单点划线圈出存储lbit信息的单位存储单元的区域。该单位存储单元具有1个存储晶体管和2个选择晶体管。
[0113]如图4所示，本实施方式的半导体器件的布局与使用图1说明的上述实施方式1的半导体器件的布局相似，其结构与上述实施方式1不同点在于，设置有栅极电极G2，由此增设了选择晶体管。在图4所示的布局中，沿Y方向延伸的栅极电极G2设置在接点插塞CPS与栅极电极G1之间这一点与图1所示的布局不同。另外，在栅极电极G2上连接有接点插塞CP2。
[0114]栅极电极G2与栅极电极G1同样地，在俯视时与Y方向上排列的多个活性区域AR重叠。也就是说，在1个活性区域AR的正上方，在X方向上形成有按顺序排列的栅极电极GM、栅极电极G1、栅极电极G2、栅极电极G2、栅极电极G1及栅极电极GM。在上述2个栅极电极G2彼此之间，在活性区域AR上连接有接点插塞CPS。栅极电极Gl、G2均比栅极电极GM的栅极长度小。
[0115]栅极电极G1和在其横向露出的活性区域AR内的源极、漏极区域构成了第一选择晶体管，栅极电极G2和在其横向露出的活性区域AR内的源极、漏极区域构成了第二选择晶体管。在单位存储单元内，第一选择晶体管和第二选择晶体管串联连接。也就是说，第二选择晶体管的漏极区域连接在第一选择晶体管的源极区域。在连接有接点插塞CPS的位置的活性区域AR中，形成有包含栅极电极G2在内的选择晶体管的源极区域。
[0116]在栅极电极G1与栅极电极G2之间的活性区域AR中没有连接接点插塞，在栅极电极G1与栅极电极GM之间的活性区域AR中没有连接接点插塞。也就是说，在多个活性区域AR中分别连接有接点插塞的位置仅是形成有第二选择晶体管的源极区域的位置。
[0117]图5所示的截面构造与图2所示的截面构造不同，在存储晶体管QM的横向设置有2个选择晶体管。与存储晶体管QM相邻的选择晶体管(第一选择晶体管)Q1具有与使用图2说明的上述实施方式1同样的构造。在此，在选择晶体管Q1的源极区域中没有连接接点插塞。在与选择晶体管Q1相邻的区域且与形成有存储晶体管QM的区域为相反侧的区域中，形成有具有与选择晶体管Q1同样的构造的选择晶体管(第二选择晶体管)Q2。换言之，在选择晶体管Q2与存储晶体管QM之间配置有选择晶体管Q1。选择晶体管Q1、Q2都是η沟道型的MOSFET。
[0118]选择晶体管Q2具有隔着栅极绝缘膜GF2形成在SOI层SL上的栅极电极G2。栅极电极G2的两侧的侧壁由偏移隔离层即绝缘膜IF覆盖。栅极绝缘膜GF2由例如氧化硅膜构成，栅极电极G2由例如多晶硅膜构成，绝缘膜IF由例如氮化硅膜构成。在栅极电极G2的横向，隔着绝缘膜IF形成有外延层EP。形成在SOI层SL上的一对外延层EP连接在与栅极电极G2的侧壁连接的绝缘膜IF的侧壁上。也就是说，该绝缘膜IF的一方的侧壁与栅极电极G2连接，另一方的侧壁与外延层EP连接。此外，在栅极电极G2的横向，也可以隔着绝缘膜IF形成边墙。
[0119]在夹着栅极电极G2地配置的一对外延层EP及这些外延层EP下方的SOI层SL上，形成有选择晶体管Q2的由η型的半导体区域构成的源极、漏极区域。选择晶体管Q2的源极、漏极区域分别具有形成在SOI层SL内的外延层EP。选择晶体管Q2的漏极区域具有扩散区域D2，选择晶体管Q2的源极区域具有扩散区域D3。
[0120]也就是说，选择晶体管Q1、Q2各自共用构成了选择晶体管Q1的源极区域及选择晶体管Q2的漏极区域的扩散区域D2。栅极电极G1和栅极电极G2夹着包含扩散区域D2在内的外延层EP地配置。S卩，存储晶体管QM、选择晶体管Ql、Q2按顺序串联连接。
[0121]在包含构成选择晶体管Q2的源极区域的扩散区域D3在内的外延层EP上，隔着与该外延层EP的上表面连接的硅化物层S1连接有接点插塞CPS。在栅极电极G2上，隔着栅极电极G2上的硅化物层S1连接有接点插塞CP2。
[0122]在本实施方式中，如图4所示，在Y方向上排列的多个存储单元共用栅极电极G1、G2及GM，在Y方向上排列的多个存储单元的各选择晶体管的源极区域分别彼此绝缘，在这些源极区域上分别连接有接点插塞CPS。也就是说，在Y方向上排列的多个存储单元中，共同地控制栅极电极GM，但能够独立地控制选择晶体管的源极区域。另外，能够独立地控制在X方向上排列的多个栅极电极G1，能够独立地控制在X方向上排列的多个栅极电极G2，以及能够独立地控制在X方向上排列的多个栅极电极GM。
[0123]因此，在写入动作及读取动作中，向栅极电极GM、G1及G2和选择晶体管的源极区域供给电位，由此能够从以矩阵状排列的多个存储单元中选择特定的存储单元。
[0124]接下来，使用图6的表，对在分别向不具有选择晶体管Q2(参照图5)的存储单元和如本实施方式这样地具有选择晶体管Q1 (参照图5)及选择晶体管Q2的存储单元的各部分中，在写入动作前后施加的电压的值进行说明。在图6的表中，将仅有1个选择晶体管的存储单元作为选择Trl级构造来表示，将具有2个选择晶体管的本实施方式的存储单元作为选择Tr2级构造来表示。
[0125]在图6中，示出了在写入动作中，存储晶体管QM(参照图5)中引起绝缘破坏紧前和紧后的对各部分施加的电压。也就是说，在图6中，从上方起，分别示出了选择Trl级构造的写入紧前(破坏前)、选择Trl级构造的写入紧后(破坏紧后)、选择Tr2级构造的写入紧前(破坏前)及选择Tr2级构造的写入紧后(破坏紧后)的情况的栏。这里所谓的破坏紧后是指施加用于写入动作的电压的过程中，是在绝缘膜IFM(参照图5)中刚引起发生绝缘破坏之后紧接着的时间点。
[0126]另外，在图6中，从左起按顺序示出了栅极电极GM、扩散区域D1、栅极电极G1、扩散区域D2、栅极电极G2及扩散区域D3的栏。图6是用于说明在存储单元的写入动作时对这些部分施加的电压的表。
[0127]关于选择Trl级构造，图6记载的栅极电极GM是指存储晶体管的栅极电极，扩散区域D1是指存储晶体管的源极区域及选择晶体管的漏极区域，栅极电极G1是指选择晶体管的栅极电极，扩散区域D2是指选择晶体管的源极区域。选择Trl级构造不具有栅极电极G2及扩散区域D3。
[0128]另外，关于选择Tr2级构造，图6记载的扩散区域D1是指图5所示的存储晶体管QM的源极区域及选择晶体管Q1的漏极区域，图6记载的扩散区域D2是指图5所示的选择晶体管Q1的源极区域及选择晶体管Q2的漏极区域，图6记载的扩散区域D3是指图5所示的选择晶体管Q2的源极区域。另外，关于选择Tr2级构造，栅极电极GM是指图5记载的存储晶体管QM的栅极电极，图6所示的栅极电极G1、G2是指图5记载的选择晶体管Q1、Q2各自的栅极电极。
[0129]如图6所示，在进行写入时，为了在绝缘膜IFM中发生绝缘破坏，对栅极电极GM施加约5V的电压。这里，对栅极电极GM施加例如4.5V的电压。在破坏前的选择Trl级构造中，对选择晶体管的栅极电极G1施加2.0V而使选择晶体管成为导通状态。另外，选择晶体管的源极区域即扩散区域D2固定在接地电位，也就是0.0Vo此时，由于没有发生绝缘破坏，所以扩散区域D1没有被施加栅极电极GM的电压。
[0130]然后，在发生绝缘破坏紧后，选择Trl级构造中的栅极电极GM和扩散区域D1导通，从而对扩散区域D1施加栅极电极GM被施加的电压即4.5V。由于选择晶体管为导通状态，所以产生漏极区域与源极区域之间的大电位差，在选择晶体管的源极区域与漏极区域之间有电流流过。
[0131]与之相对，在破坏前的选择Tr2级构造中，对第一选择晶体管的栅极电极G1施加
3.0V而使第一选择晶体管成为导通状态，对第二选择晶体管的栅极电极G2施加0.8V而使第二选择晶体管成为导通状态。另外，第二选择晶体管的源极区域即扩散区域D3固定在接地电位，也就是0.0Vo此时，由于没有发生绝缘破坏，所以扩散区域D1没有被施加栅极电极GM的电压。扩散区域D2也没有被施加电压。
[0132]然后，在发生绝缘破坏紧后，选择Tr2级构造 中的栅极电极GM和扩散区域D1导通，从而对扩散区域D1施加栅极电极GM被施加的电压即4.5V。由于第一选择晶体管及第二选择晶体管是导通状态，所以产生漏极区域与源极区域之间的电位差，在第一选择晶体管的漏极区域与第二选择晶体管的源极区域之间有电流流过。此时，扩散区域D2的电位成为 2.2V。
[0133]选择Trl级构造和选择Tr2级构造的最大不同点在于，选择Trl级构造的选择晶体管的源极区域与漏极区域之间产生较大的电位差，在选择Tr2级构造中，第一、第二选择晶体管各自的源极区域与漏极区域之间的电位差较小。
[0134]以下，对本实施方式的半导体器件的效果进行说明。
[0135]在将与存储晶体管的栅极电极的侧壁连接的偏移隔离层作为反熔丝元件的绝缘破坏对象的情况下，即使该偏移隔离层的膜厚为2?3nm的膜厚，也需要将4?5V左右的电压施加到该栅极电极。因此，在使用图6说明的选择Trl级构造中，在绝缘破坏紧后，向在单位存储单元内设置的仅1个选择晶体管的漏极区域施加存储晶体管的该栅极电极被施加的大电压。
[0136]其结果为，选择晶体管的源极区域与漏极区域之间产生较大的电位差，由此，选择晶体管的性能可能会下降。尤其是，形成在膜厚薄的SOI层上的选择晶体管与设置在体硅衬底上的情况相比，其漏极耐压低，从而对于高电压的耐压性也低。由此，在构成单位存储单元的选择晶体管仅有1个的情况下，绝缘破坏所需的电压被施加到该选择晶体管，选择晶体管的特性下降，因此在读取动作中产生选择晶体管难以正常工作的问题。
[0137]也就是说，在图6中，在绝缘破坏紧后的选择Trl级构造中，被施加到存储晶体管的栅极电极GM的4.5V被施加到选择晶体管的漏极区域(扩散区域D1)，由此，选择晶体管的漏极-源极间产生大电位差。由此，形成在SOI衬底上且耐压性低的该选择晶体管的特性可能会下降。
[0138]因此，在本实施方式中，为了缓和被施加到选择晶体管的漏极电压，而进一步增加选择晶体管，并串联连接了 2个选择晶体管。如图6所示，在选择Tr2级构造中，在发生绝缘破坏紧后，对第一选择晶体管Q1 (参照图5)的漏极区域即扩散区域D1施加4.5V的电压，但由于扩散区域D2的电位为2.2V，所以第一选择晶体管Q1的源极区域与漏极区域之间的电位差为2.3V左右。另外，由于扩散区域D2的电位为2.2V，扩散区域D3的电位为0.0V，所以第二选择晶体管Q2(参照图5)的源极区域与漏极区域之间的电位差为2.2V左右。
[0139]也就是说，在本实施方式中，通过采用选择Tr2级构造，使得用于绝缘破坏所施加的4.5V分散成选择晶体管Q1中的电位差2.3V和选择晶体管Q2中的电位差2.2V。由此，能够防止在第一选择晶体管Q1及第二选择晶体管Q2各自中产生较高的电位差。因此，由于能够防止各选择晶体管的性能下降，所以即使在SOI衬底上设置包含反熔丝元件的存储单元，也能够防止选择晶体管的性能下降。因此，能够提高半导体器件的性能。
[0140]另外，本实施方式的半导体器件能够得到与上述实施方式1同样的效果。
[0141]以下，使用图7对本实施方式的半导体器件的变形例进行说明。图7是表示本实施方式的半导体器件的变形例的平面布局。在图7中，用单点划线圈出存储lbit信息的单位存储单元的区域。
[0142]如图7所示，本变形例的半导体器件的存储阵列的布局与图4所示的布局不同，在Y方向上排列的多个第二选择晶体管各自的源极区域相互连接。也就是说，活性区域AR在Y方向上分离成多个。另外，构成存储晶体管的栅极电极GM不沿Y方向延伸，而是分别在Y方向上排列的多个存储单元上各形成有一个。也就是说，在Y方向上排列的多个存储晶体管不共用栅极电极GM。
[0143]在活性区域AR的正上方，在X方向上按顺序配置有栅极电极GM、栅极电极G1、栅极电极G2、栅极电极G2、栅极电极G1及栅极电极GM。在沿Y方向延伸的这两个栅极电极G2彼此之间，活性区域AR具有沿Y方向延伸的图案。另外，活性区域AR具有多个沿X方向延伸的图案，沿X方向延伸的该图案沿Y方向排列设置有多个。这些沿X方向延伸的多个图案与上述沿Y方向延伸的图案成为一体。
[0144]也就是说，通过沿X方向延伸的多个图案和沿Y方向延伸的图案构成了 1个活性区域AR。在构成活性区域AR且沿Y方向延伸的该图案上连接有接点插塞CPS，能够经由该接点插塞CPS对在Y方向上排列且沿X方向延伸的多个图案分别供给电位。栅极电极G1构成第一选择晶体管，栅极电极G2构成第二选择晶体管。
[0145]另外，构成活性区域AR且沿X方向延伸的图案和构成其他活性区域AR且沿X方向延伸的图案在X方向上并列地配置。1个栅极电极GM形成在X方向上相邻的这些图案的正上方。也就是说，1个栅极电极GM在俯视时与X方向上相邻的2个活性区域AR各自的一部分重叠。在Y方向上并列地配置的多个栅极电极GM各自的上表面上连接有接点插塞CPM。
[0146]也就是说，经由接点插塞CPS向形成在1个活性区域AR中的多个第二选择晶体管各自的源极区域供给同一电位。另外，在Y方向上排列的多个栅极电极GM上分别连接有接点插塞CPM。也就是说，能够对在Y方向上排列的多个栅极电极GM分别供给不同的电位。因此，在Y方向上排列的多个存储单元中，共同地控制多个选择晶体管各自的源极区域，但能够独立地控制栅极电极GM。在栅极电极G1上连接有接点插塞CP1，在栅极电极G2上连接有接点插塞CP2。
[0147]在图7中用单点划线圈出的单位存储单元的截面构造与使用图5说明的构造相同。此外，在图5中，为了便于理解各接点插塞的连接状态，示出了分别与选择晶体管Q2的源极区域、栅极电极G1、G2及GM连接的接点插塞。但是，在实际示出图7所示的布局中的单位存储单元的沿X方向的剖视图的情况下，该剖视图未示出接点插塞CP1、CP2及CPS，而示出了与栅极电极GM连接的接点插塞CPM。
[0148]在本变形例中，通过设置将SOI衬底上的形成在栅极电极GM的侧壁与外延层之间的绝缘膜IFM(参照图5)作为绝缘破坏的对象的反熔丝元件，能够得到与使用图4?图6说明的半导体器件的效果同样的效果。
[0149]以上，基于实施方式具体说明了本发明人完成的发明，但本发明不限于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。
【主权项】
1.一种半导体器件，其特征在于，具有: SOI衬底，其包含半导体衬底、形成在所述半导体衬底上的第一绝缘膜及形成在所述第一绝缘膜上的第一半导体层； 第一栅极电极，其隔着第二绝缘膜形成在所述第一半导体层上； 第二半导体层及第三半导体层，其以夹着所述第一栅极电极的方式形成在所述第一半导体层上；以及 第二栅极电极，其隔着第三绝缘膜形成在所述第一半导体层上， 所述第一半导体层具有第一导电型，所述第二半导体层及所述第三半导体层具有与所述第一导电型不同的第二导电型， 所述第二半导体层及所述第三半导体层构成包含所述第一栅极电极在内的第一场效应晶体管的源极、漏极区域， 所述第二半导体层和所述第二栅极电极隔着第四绝缘膜相邻。2.如权利要求1所述的半导体器件，其特征在于， 所述第二半导体层的杂质浓度比所述第二栅极电极的正下方的所述第一半导体层的杂质浓度大。3.如权利要求1所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件通过在所述第四绝缘膜中发生绝缘破坏来进行信息的写入。4.如权利要求1所述的半导体器件，其特征在于， 还具有第三栅极电极，该第三栅极电极隔着第五绝缘膜形成在所述第一半导体层上， 所述第三半导体层构成包含所述第三栅极电极在内的第二场效应晶体管的漏极区域。5.如权利要求4所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件通过在所述第四绝缘膜中发生绝缘破坏来进行信息的写入动作， 在所述写入动作中，向所述第一栅极电极施加比所述第三栅极电极大的电压。6.如权利要求1所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件和所述第一场效应晶体管构成单位存储单元， 所述单位存储单元沿着所述SOI衬底的上表面并列地配置有多个， 构成多个所述单位存储单元的多个所述存储元件各自共用1个所述第二栅极电极， 构成多个所述单位存储单元的多个所述第一场效应晶体管各自的源极区域相互分离。7.如权利要求1所述的半导体器件，其特征在于， 所述第二栅极电极及所述第四绝缘膜构成存储元件， 所述存储元件和所述第一场效应晶体管构成单位存储单元， 所述单位存储单元沿着所述SOI衬底的上表面并列地配置有多个， 构成多个所述单位存储单元的多个所述存储元件各自的所述第二栅极电极相互分离， 构成多个所述单位存储单元的多个所述第一场效应晶体管各自相互共用1个源极区域。8.如权利要求1所述的半导体器件，其特征在于，在所述第二半导体层上没有连接插塞。
【专利摘要】本发明提供一种半导体器件，通过将作为存储元件的反熔丝元件设置在SOI衬底上，能够提高反熔丝元件及包含该反熔丝元件的选择晶体管在内的半导体器件的性能。将设置在构成SOI衬底的SOI层(SL)上的栅极电极(GM)和设置在SOI层(SL)上并包含高浓度的扩散区域D1在内的外延层(EP)所夹持的、与栅极电极(GM)的侧壁连接地形成的绝缘膜(IFM)作为在反熔丝元件的写入动作时发生绝缘破坏的对象。
【IPC分类】H01L27/12, H01L29/78
【公开号】CN105489609
【申请号】CN201510630011
【发明人】山本芳树
【申请人】瑞萨电子株式会社
【公开日】2016年4月13日
【申请日】2015年9月29日
【公告号】US20160099251
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