基于soi基底的低漏电低电容tvs阵列及其制备方法
基于soi基底的低漏电低电容tvs阵列及其制备方法
【技术领域】
[0001] 本发明设及一种半导体器件，尤其是一种SOI衬底的低漏电低电容TVS器件及其制 备方法。
【背景技术】
[0002] 绝缘物上娃(Silicon on Insulator,SOI)材料具有区别于体娃的独特材料结构， 因而克服了体娃材料的许多不足，如消除円锁效应、减小寄生电容、减小漏电流、削弱短沟 道效应等。所W，S0I作为衬底材料制备的半导体器件可W广泛的应用于高速、低功耗、高溫 W及对可靠性要求极高的航空航天领域。目前主流的SOI材料制备技术主要有:注氧隔离技 术(SIM0X)、键合及背面腐蚀(肥SOI)技术、智能剥离(Smart-化t)技术、Nano Cleave技术W 及多孔娃外延层转移(ELTRAN)技术。目前，探索SOI新结构材料W及新型器件已成为研究领 域新的热点。
[0003] 申请号:200810085214.8提供一种SOI衬底，该SOI衬底具备有当使用玻璃衬底等 耐热溫度低的衬底时也可W实用的耐性的SOI层。另外，还提供使用运种SOI衬底的半导体 装置。当对具有绝缘表面的衬底或绝缘衬底键合单晶半导体层时，对于形成键合的面的一 方或双方使用W有机硅烷为原材料来淀积的氧化娃膜。根据该结构，可W使用玻璃衬底等 耐热溫度为700°CW下的衬底，来获得坚固地键合的SOI层。亦即，可W在一边超过一米的大 面积衬底上形成单晶半导体层。
[0004] 申请号:200880012749.0发明的一个目的是提供即使使用像玻璃衬底或塑料衬底 那样的柔性衬底，也可W高产率地制造可W用在实际应用中的含有SOI层的SOI衬底的方 法。并且，另一个目的是提供使用运样的SOI衬底高产率地制造薄半导体器件的方法。当将 单晶半导体衬底与含有绝缘表面的柔性衬底结合和分离单晶半导体衬底W制造 SOI衬底 时，激活结合表面之一或两者，然后将含有绝缘表面的柔性衬底和单晶半导体衬底相互附 接在一起。
[000引申请号:201380005678.2设及制造复合半导体结构的方法，包括:提供包括多个娃 基器件的SOI衬底;提供包括多个光子器件的化合物半导体衬底；W及切割化合物半导体衬 底W提供多个光子管忍。每个管忍包括上述多个光子器件中的一个或更多个光子器件。方 法还包括:提供具有基层和包括多个CMOS器件的器件层的组装衬底;将多个光子管忍安装 在组装衬底的预定部上；W及将SOI衬底与组装衬底对齐。方法还包括将SOI衬底与组装衬 底结合W形成复合衬底结构W及将组装衬底的至少基层从复合衬底结构去除。
[0006] 瞬态电压抑制二极管（Transient Vol1:age Suppressor, TVS),是目前电子线路保 护中普遍使用的一种有效的保护器件，其结构与普通二极管相似，但却能吸收2〇KeVW上的 静电放电能量和几千瓦的雷击浪涌功率。在实际应用中，TVS器件通常与被保护电路反向并 联使用，电路正常时处于关断状态呈现高阻抗，当有静电放电或浪涌冲击时，能Wl(Ti 2s量 级的反应速度从高阻抗状态转变为低阻抗吸收ESD(Elec1:;r〇-Static discharge)或浪涌功 率，使电流经过TVS流到地，同时将被保护电路两端电压错制在较低水平，从而保护电路正 常工作。
[0007] 传统的TVS制备工艺主要是在P型或N型体娃材料衬底上通过扩散或离子注入形成 高渗杂PN结。采用运种传统方法，工艺简单，成本低廉，但寄生电容较大，一般在lOpFW上， 可W用在对数据传输和处理速率较慢的端口上，例如:键盘、电源、传真机等。但是随着4G时 代到来，无线通信和互联网技术飞速发展，保护器件被广泛应用于高频无线天线和千兆W 太网设备上，运些端口具有极高的数据传输速率和工作频率，因此要求TVS器件电容应小于 IpF甚至更低，否则会严重影响传输数据的完整性，发生丢包现象。显然传统工艺制备的TVS 器件已经不能满足当下高速应用的需求。如何采用新工艺开发出低电容的TVS器件已成为 目前亟待解决的问题。
[0008] 传统工艺制备的TVS另一个缺点是漏电流较大，通常TVS二极管工作在反向偏置状 态下，当TVS两端反向电压低于PN结二极管材料的雪崩击穿电压时，往往会发生隧穿效应， 引起隧道击穿，使得反向漏电流在μΑ级。当保护器件应用于手持设备、智能手机、智能可穿 戴设备中，较大的漏电流会严重影响电子设备的待机时间，并且引发热效应，不仅影响TVS 器件自身可靠性，同时会影响电子设备的正常使用。
[0009] 由于W上原因，如何采用新工艺开发出低电容滴漏电流的TVS器件已成为本领域 技术人员目前亟待解决的问题。
【发明内容】
[0010] 本发明的目的在于，提供一种SOI衬底的低漏电低电容TVS器件，W减小TVS器件在 工作状态下的漏电流和寄生电容。
[0011] 本发明的再一目的是:提供所述SOI衬底的低漏电低电容TVS器件的制备方法。
[0012] 为了解决上述问题，本发明一种基于SOI基底的低漏电低电容TVS阵列，WS0I基底 为主体，包括:n型的SOI基底、P+区、n+区、P区、氮化娃隔离和电极，所述的η型SOI基底由Si 衬底、Si〇2层和N型和/或P型Si^层结构构成，在P型和/或N型Si衬底上通过扩散或离子注 入形成高渗杂PN结，形成PN结区域和中央的TVS区域。本发明采用SOI衬底，TVS器件与衬底 完全隔离，不仅有效降低了器件的寄生电容，同时抑制了衬底脉冲电流的干扰，有效的避免 了数据传输错误，适用于高速数据端口的保护。
[0013] 所述的η型SOI衬底采用注氧隔离技术制备，通过高能量、大剂量注氧在η型娃中形 成氧化埋层，0+离子的剂量为5.0 X 1〇υ~3.5 X l〇is，能量为150~ISOKeV，注入后高溫退火^ 4小时，氧化层把娃片分为两部分，上面薄层用来制作器件，下面则是娃基底。
[0014] 所述的P+区，棚离子的注入剂量为:3.0el4~5.0el6，能量为60keV~120keV。
[0015] 所述的n+区，憐离子的注入剂量为:5.0el3~8.0el5，能量为60keV~120keV。
[0016] 所述的P区，憐离子的注入剂量为5.0el2~5.0el4，能量为80keV~lOOkeV，使得该P 区与另一侧η区形成的PN结反偏电压为120~180V。
[0017]本发明提供一种基于SOI衬底的低漏电低电容TVS器件主要制作步骤如下： 步骤1:取一片η型的SOI衬底，对其进行清洗，W去除表面污染物，在η型SOI基底表面先 生长一层氧化层； 步骤2:通过光刻和刻蚀，将表面有源区W外的η型娃全部去除，形成PN结区域和中央 TVS区域； 步骤3:在样片表面涂覆一层光刻胶并进行光刻，在中央TVS的中部形成窗口，W光刻胶 为掩蔽层进行离子注入，在该区域注入棚离子，形成中央TVS的P+区； 步骤4:去除光刻胶，并进行P+区退火； 步骤5:在样片表面重新涂覆一层光刻胶并进行光刻，在中央TVS的左右两边界处形成 窗口，W光刻胶为掩蔽层进行离子注入，在该区域注入憐离子，形成中央TVS的n+区； 步骤6:去除光刻胶，并进行n+区退火； 步骤7:在样片表面重新涂覆一层光刻胶并进行光刻，在pn结区域的一侧形成窗口，W 光刻胶为掩蔽层进行离子注入，在该注入区注入憐离子，形成P区，使得该区与另一侧的η区 形成横向的ρη结； 步骤8:去除光刻胶，并进行Ρ区退火； 步骤9:在样片上淀积一层氮化娃，填充中央TVS区域和ρη结区域之间的空隙并形成隔 离，并且覆盖样片表面； 步骤10:对样片表面进行光刻形成接触孔； 步骤11:在样片表面蒸发Α1并退火并刻蚀形成电极； 至此，一种SOI衬底的低漏电低电容TVS器件制作完成。
[0018] 在上述方案基础上，所述的制备方法步骤2中的光刻和刻蚀的具体步骤为： a) 在氧化层表面旋涂一层正光刻胶，采用光刻板对η型SOI衬底进行光刻，形成中央TVS 区域和ρη结区域图形； b) 对光刻后的η型SOI衬底进行ICP干法刻蚀，直至将表面η型娃材料全部腐蚀，反应气 体与SOI的氧化层接触。
[0019] 在上述方案基础上，步骤9中淀积氮化娃时采用等离子增强化学气相淀积(PECVD) 方法淀积3~化m厚的氮化娃，其采用的工艺参数为： 腔体气压：1 .Oatm; 射频功率:20~40W; SiH4 流量:80 ~120cm3/min; N出流量:2~6cm3/min; N2 流量：500~1000cm3/min; 反应时间：10~20min; 反应溫度:300~500°C。
[0020] 在上述方案基础上，步骤11中淀积A1形成金属电极所采用的方法为电子束蒸发， 厚度为2~如m其工艺参数为： 腔体气压：1.0 X 1〇-中日~2.0 X l〇-6pa;淀积速率为:30~40也S。
[0021] 与现有技术相比，本发明提出的一种SOI衬底的低漏电低电容TVS器件制备方法具 有W下优点： 1. 本发明采用SOI衬底，TVS器件与衬底完全隔离，不仅有效降低了器件的寄生电容，同 时抑制了衬底脉冲电流的干扰，有效的避免了数据传输错误，适用于高速数据端口的保护； 2. 本发明采用了新的器件结构，有效的降低了TVS器件反向应用时的漏电流，降低了 器件的功耗。
[0022] 3.本发明制作 方法简便，适应于工业化大规模生产。
【附图说明】
[0023] 图1为现有技术制备的TVS器件的结构图。
[0024] 图2为本发明采用SOI衬底的低漏电低电容TVS器件的结构图。
[0025] 图3为本发明一种SOI衬底的低漏电低电容TVS器件制作方法的流程图。
【具体实施方式】
[0026] 如图2为本发明采用SOI衬底的低漏电低电容TVS器件的结构图所示，一种基于SOI 基底的低漏电低电容TVS阵列，WS0I基底为主体，包括:n型的SOI基底、P+区、n+区、P区、氮 化娃隔离和电极，所述的η型SOI基底由Si衬底、Si〇2层和N型和/或P型SiS层结构构成，在P 型和/或N型Si衬底上通过扩散或离子注入形成高渗杂PN结，形成了 PN结区域和中央的TVS 区域。
[0027] 为了实现本发明所述器件，结合图2和图3给出W下实施步骤，如图3所示， 步骤一： 取一片η型的SOI基底，对其进行清洗，W去除表面污染物，在η型SOI基底表面生长一层 氧化层，其中，该SOI基底采用注氧隔离技术，氧化层将娃片分隔为两部分，上面薄层用来制 作器件，下面则是娃基底。
[0028] 所述的η型的SOI基底采用注氧隔离技术制备，通过高能量、大剂量注氧在η型娃中 形成氧化埋层，0+离子的剂量为5.0Χ1〇? 7~3.5Χ1〇?8,能量为150~ISOKeV，注入后高溫退火 1~4小时，氧化层把娃片分为两部分，上面薄层用来制作器件，下面则是娃基底。
[0029] 本实施例中，通过在η型娃中注入0+离子形成氧化层，0+离子的剂量为3.5 Xl〇i8， 能量为ISOkeV。
[0030] 步骤二： a) 在氧化层表面旋涂一层正光刻胶，采用光刻板对η型SOI娃衬底进行光刻，形成中央 TVS区域和pn结区域图形； b) 对光刻后的η型SOI基底进行ICP干法刻蚀，直至将表面η型娃材料全部腐蚀，反应气 体与SOI的氧化层接触为止，使其在SOI基底上形成分隔的ΡΝ结区域和中央TVS区域。
[003。步骤S: 在样片表面涂覆一层光刻胶并进行光刻，在中央TVS区域的中部形成窗口，W光刻胶为 掩蔽层，进行棚离子注入，棚离子的剂量为3.0el4,注入能量为60keV，形成中央TVS的P+区。
[0032] 步骤四： 去除光刻胶并进行P+区退火。
[0033] 步骤五： 在退火后的样片表面重新涂覆一层光刻胶并进行光刻，在中央TVS的左右两边界处形 成窗口，W光刻胶为掩蔽层，进行憐离子注入，憐离子的剂量为:5. Oe 13，注入能量为60keV， 形成中央TVS的n+区。
[0034] 步骤六： 去除光刻胶，并进行n+区退火； 步骤屯： 在退火后的样片表面重新涂覆一层光刻胶并进行光刻，在PN结区域一侧形成窗口，W 光刻胶为掩蔽进行离子注入，在该注入区注入憐离子，形成P区，憐离子的剂量为5.0el2,能 量为80keV，使得该P区与另一侧η区形成横向PN结。
[003引步骤八： 去除光刻胶，并进行Ρ区退火，使得步骤屯中形成的ΡΝ结反向击穿电压为180V。
[0036] 步骤九： 在样片上淀积一层氮化娃，采用等离子增强化学气相淀积(PECVD)方法淀积3WI1厚的氮 化娃，使氮化娃填充中央TVS区域和ΡΝ结区域之间的空隙并形成隔离，并且覆盖样片表面。
[0037] 本实施例中，化学气相淀积（PECVD)法淀积氮化娃的工艺条件为：腔体气压为 l.Oatm,射频功率20W，SiH4、NH3和化的流量分别为80 cmVmin、2 cmVmin和500 cm^min，在 300°C 下反应 20min。
[0038] 步骤十:对样片表面进行光刻形成接触孔。
[0039] 步骤^ :在样片表面采用电子束蒸发一层厚度为2μηι的金属A1作为电极材料，电 子束蒸发时，工艺参数为:反应腔体气压为1.0 X 1〇-中曰，淀积速率为40如S，。然后对金属Α1 进行退火并光刻，形成电极。
[0040] 至此一种基于SOI基底的低漏电低电容TVS阵列制备完成。
【主权项】
1. 一种基于SOI基底的低漏电低电容TVS阵列，以SOI基底为主体，其特征在于:包括:η 型的SOI基底、ρ+区、η+区、ρ区、氮化硅隔离和电极，所述的η型SOI基底由Si衬底、SiO 2层和N 型和/或P型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN 结，形成PN结区域和中央的TVS区域。2. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 η型的SOI基底采用注氧隔离技术制备，通过高能量、大剂量注氧在η型硅中形成氧化埋层，0 +离子的剂量为5.0 X IO17~3.5 X 1018,能量为150~180KeV，注入后高温退火1~4小时，氧化层 把硅片分为两部分，上面薄层用来制作器件，下面则是硅基底。3. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 P+区，硼离子的注入剂量为:3. OeH~5.0el6，能量为60keV~120keV。4. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 η+区，磷离子的注入剂量为:5.0el3~8.0el5，能量为60keV~120keV。5. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 P区，磷离子的注入剂量为5.0el2~5.0el4,能量为80keV~100keV，使得该ρ区与另一侧η区形 成的PN结反偏电压为120~180V。6. 根据权利要求1至5之任一项所述的基于SOI基底的低漏电低电容TVS阵列制造方法， 包括如下步骤： 步骤1:选取一片η型的SOI基底作为样片，在η型SOI基底表面先生长一层氧化层； 步骤2:通过光刻和刻蚀，将表面有源区以外的η型硅全部去除，形成PN结区域和中央的 TVS区域； 步骤3:在样片表面涂覆一层光刻胶并进行光刻，在中央TVS的中部形成窗口，以光刻胶 为掩蔽层进行离子注入，在该区域注入硼离子，形成中央TVS的ρ+区； 步骤4:去除光刻胶，并进行ρ+区退火； 步骤5:在样片表面重新涂覆一层光刻胶并进行光刻，在中央TVS的左右两边界处形成 窗口，以光刻胶为掩蔽层进行离子注入，在该区域注入磷离子，形成中央TVS的η+区； 步骤6:去除光刻胶，并进行η+区退火； 步骤7:在样片表面重新涂覆一层光刻胶并进行光刻，在PN结区域的一侧形成窗口，以 光刻胶为掩蔽层进行离子注入，在该注入区注入磷离子，形成P区，使得该区与另一侧的η区 形成横向的PN结； 步骤8:去除光刻胶，并进行ρ区退火； 步骤9:在样片上淀积一层氮化硅，填充中央TVS区域和PN结区域之间的空隙并形成隔 离，并且覆盖样片表面； 步骤10:对样片表面进行光刻形成接触孔； 步骤11:在样片表面蒸发Al并退火并刻蚀形成电极， 至此，完成制作一种基于SOI基底的低漏电低电容TVS阵列。7. 根据权利要求6中所述的基于SOI基底的低漏电低电容TVS阵列制备方法，其特征在 于，所述的步骤2中，光刻和刻蚀的具体步骤为： a)在氧化层表面旋涂一层正光刻胶，采用光刻板对η型SOI基底进行光刻，形成中央TVS 区域和PN结区域图形； b)对光刻后的η型SOI基底进行ICP干法刻蚀，直至将表面η型硅材料全部腐蚀，反应气 体与SO I的氧化层接触。8. 根据权利要求6中所述的一种基于SOI基底的低漏电低电容TVS阵列制备方法，其特 征在于，所述的步骤9中淀积氮化硅时采用等离子增强化学气相淀积(PECVD)方法淀积3~4μ m厚的氮化硅，其工艺参数为： 腔体气压：I .Oatm; 射频功率:20~40W; SiH4 流量:80~120cm3/min; NH3 流量:2~6cm3/min; N2 流量:500~1000cm3/min; 反应时间：10~20min; 反应温度:300~500°C。9. 根据权利要求6中所述的一种基于SOI基底的低漏电低电容TVS阵列制备方法，其特 征在于，所述的步骤11中，淀积Al形成金属电极所采用的方法为电子束蒸发，厚度为2~5μπι， 其工艺参数为:腔体气压：1.0 X 10-7Pa~2.0 X 10-6Pa;淀积速率为:30~4〇A/s。
【专利摘要】本发明涉及一种基于SOI基底的低漏电低电容TVS阵列及其制备方法，基于SOI基底的低漏电低电容TVS阵列包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离、电极，所述的n型SOI基底由Si衬底、SiO2层和n型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN结，形成PN结区域和中央的TVS区域。本发明所述基于SOI基底的低漏电低电容TVS阵列和现有技术中的TVS器件相比有效的降低了器件的寄生电容和漏电流，降低了器件的功耗，进一步提高了器件的性能。
【IPC分类】H01L29/861, H01L21/84, H01L27/12
【公开号】CN105489612
【申请号】CN201510886621
【发明人】霍田佳, 苏海伟, 王允, 张晨旭
【申请人】上海长园维安微电子有限公司
【公开日】2016年4月13日
【申请日】2015年12月7日
【技术领域】
[0001] 本发明设及一种半导体器件，尤其是一种SOI衬底的低漏电低电容TVS器件及其制 备方法。
【背景技术】
[0002] 绝缘物上娃(Silicon on Insulator,SOI)材料具有区别于体娃的独特材料结构， 因而克服了体娃材料的许多不足，如消除円锁效应、减小寄生电容、减小漏电流、削弱短沟 道效应等。所W，S0I作为衬底材料制备的半导体器件可W广泛的应用于高速、低功耗、高溫 W及对可靠性要求极高的航空航天领域。目前主流的SOI材料制备技术主要有:注氧隔离技 术(SIM0X)、键合及背面腐蚀(肥SOI)技术、智能剥离(Smart-化t)技术、Nano Cleave技术W 及多孔娃外延层转移(ELTRAN)技术。目前，探索SOI新结构材料W及新型器件已成为研究领 域新的热点。
[0003] 申请号:200810085214.8提供一种SOI衬底，该SOI衬底具备有当使用玻璃衬底等 耐热溫度低的衬底时也可W实用的耐性的SOI层。另外，还提供使用运种SOI衬底的半导体 装置。当对具有绝缘表面的衬底或绝缘衬底键合单晶半导体层时，对于形成键合的面的一 方或双方使用W有机硅烷为原材料来淀积的氧化娃膜。根据该结构，可W使用玻璃衬底等 耐热溫度为700°CW下的衬底，来获得坚固地键合的SOI层。亦即，可W在一边超过一米的大 面积衬底上形成单晶半导体层。
[0004] 申请号:200880012749.0发明的一个目的是提供即使使用像玻璃衬底或塑料衬底 那样的柔性衬底，也可W高产率地制造可W用在实际应用中的含有SOI层的SOI衬底的方 法。并且，另一个目的是提供使用运样的SOI衬底高产率地制造薄半导体器件的方法。当将 单晶半导体衬底与含有绝缘表面的柔性衬底结合和分离单晶半导体衬底W制造 SOI衬底 时，激活结合表面之一或两者，然后将含有绝缘表面的柔性衬底和单晶半导体衬底相互附 接在一起。
[000引申请号:201380005678.2设及制造复合半导体结构的方法，包括:提供包括多个娃 基器件的SOI衬底;提供包括多个光子器件的化合物半导体衬底；W及切割化合物半导体衬 底W提供多个光子管忍。每个管忍包括上述多个光子器件中的一个或更多个光子器件。方 法还包括:提供具有基层和包括多个CMOS器件的器件层的组装衬底;将多个光子管忍安装 在组装衬底的预定部上；W及将SOI衬底与组装衬底对齐。方法还包括将SOI衬底与组装衬 底结合W形成复合衬底结构W及将组装衬底的至少基层从复合衬底结构去除。
[0006] 瞬态电压抑制二极管（Transient Vol1:age Suppressor, TVS),是目前电子线路保 护中普遍使用的一种有效的保护器件，其结构与普通二极管相似，但却能吸收2〇KeVW上的 静电放电能量和几千瓦的雷击浪涌功率。在实际应用中，TVS器件通常与被保护电路反向并 联使用，电路正常时处于关断状态呈现高阻抗，当有静电放电或浪涌冲击时，能Wl(Ti 2s量 级的反应速度从高阻抗状态转变为低阻抗吸收ESD(Elec1:;r〇-Static discharge)或浪涌功 率，使电流经过TVS流到地，同时将被保护电路两端电压错制在较低水平，从而保护电路正 常工作。
[0007] 传统的TVS制备工艺主要是在P型或N型体娃材料衬底上通过扩散或离子注入形成 高渗杂PN结。采用运种传统方法，工艺简单，成本低廉，但寄生电容较大，一般在lOpFW上， 可W用在对数据传输和处理速率较慢的端口上，例如:键盘、电源、传真机等。但是随着4G时 代到来，无线通信和互联网技术飞速发展，保护器件被广泛应用于高频无线天线和千兆W 太网设备上，运些端口具有极高的数据传输速率和工作频率，因此要求TVS器件电容应小于 IpF甚至更低，否则会严重影响传输数据的完整性，发生丢包现象。显然传统工艺制备的TVS 器件已经不能满足当下高速应用的需求。如何采用新工艺开发出低电容的TVS器件已成为 目前亟待解决的问题。
[0008] 传统工艺制备的TVS另一个缺点是漏电流较大，通常TVS二极管工作在反向偏置状 态下，当TVS两端反向电压低于PN结二极管材料的雪崩击穿电压时，往往会发生隧穿效应， 引起隧道击穿，使得反向漏电流在μΑ级。当保护器件应用于手持设备、智能手机、智能可穿 戴设备中，较大的漏电流会严重影响电子设备的待机时间，并且引发热效应，不仅影响TVS 器件自身可靠性，同时会影响电子设备的正常使用。
[0009] 由于W上原因，如何采用新工艺开发出低电容滴漏电流的TVS器件已成为本领域 技术人员目前亟待解决的问题。
【发明内容】
[0010] 本发明的目的在于，提供一种SOI衬底的低漏电低电容TVS器件，W减小TVS器件在 工作状态下的漏电流和寄生电容。
[0011] 本发明的再一目的是:提供所述SOI衬底的低漏电低电容TVS器件的制备方法。
[0012] 为了解决上述问题，本发明一种基于SOI基底的低漏电低电容TVS阵列，WS0I基底 为主体，包括:n型的SOI基底、P+区、n+区、P区、氮化娃隔离和电极，所述的η型SOI基底由Si 衬底、Si〇2层和N型和/或P型Si^层结构构成，在P型和/或N型Si衬底上通过扩散或离子注 入形成高渗杂PN结，形成PN结区域和中央的TVS区域。本发明采用SOI衬底，TVS器件与衬底 完全隔离，不仅有效降低了器件的寄生电容，同时抑制了衬底脉冲电流的干扰，有效的避免 了数据传输错误，适用于高速数据端口的保护。
[0013] 所述的η型SOI衬底采用注氧隔离技术制备，通过高能量、大剂量注氧在η型娃中形 成氧化埋层，0+离子的剂量为5.0 X 1〇υ~3.5 X l〇is，能量为150~ISOKeV，注入后高溫退火^ 4小时，氧化层把娃片分为两部分，上面薄层用来制作器件，下面则是娃基底。
[0014] 所述的P+区，棚离子的注入剂量为:3.0el4~5.0el6，能量为60keV~120keV。
[0015] 所述的n+区，憐离子的注入剂量为:5.0el3~8.0el5，能量为60keV~120keV。
[0016] 所述的P区，憐离子的注入剂量为5.0el2~5.0el4，能量为80keV~lOOkeV，使得该P 区与另一侧η区形成的PN结反偏电压为120~180V。
[0017]本发明提供一种基于SOI衬底的低漏电低电容TVS器件主要制作步骤如下： 步骤1:取一片η型的SOI衬底，对其进行清洗，W去除表面污染物，在η型SOI基底表面先 生长一层氧化层； 步骤2:通过光刻和刻蚀，将表面有源区W外的η型娃全部去除，形成PN结区域和中央 TVS区域； 步骤3:在样片表面涂覆一层光刻胶并进行光刻，在中央TVS的中部形成窗口，W光刻胶 为掩蔽层进行离子注入，在该区域注入棚离子，形成中央TVS的P+区； 步骤4:去除光刻胶，并进行P+区退火； 步骤5:在样片表面重新涂覆一层光刻胶并进行光刻，在中央TVS的左右两边界处形成 窗口，W光刻胶为掩蔽层进行离子注入，在该区域注入憐离子，形成中央TVS的n+区； 步骤6:去除光刻胶，并进行n+区退火； 步骤7:在样片表面重新涂覆一层光刻胶并进行光刻，在pn结区域的一侧形成窗口，W 光刻胶为掩蔽层进行离子注入，在该注入区注入憐离子，形成P区，使得该区与另一侧的η区 形成横向的ρη结； 步骤8:去除光刻胶，并进行Ρ区退火； 步骤9:在样片上淀积一层氮化娃，填充中央TVS区域和ρη结区域之间的空隙并形成隔 离，并且覆盖样片表面； 步骤10:对样片表面进行光刻形成接触孔； 步骤11:在样片表面蒸发Α1并退火并刻蚀形成电极； 至此，一种SOI衬底的低漏电低电容TVS器件制作完成。
[0018] 在上述方案基础上，所述的制备方法步骤2中的光刻和刻蚀的具体步骤为： a) 在氧化层表面旋涂一层正光刻胶，采用光刻板对η型SOI衬底进行光刻，形成中央TVS 区域和ρη结区域图形； b) 对光刻后的η型SOI衬底进行ICP干法刻蚀，直至将表面η型娃材料全部腐蚀，反应气 体与SOI的氧化层接触。
[0019] 在上述方案基础上，步骤9中淀积氮化娃时采用等离子增强化学气相淀积(PECVD) 方法淀积3~化m厚的氮化娃，其采用的工艺参数为： 腔体气压：1 .Oatm; 射频功率:20~40W; SiH4 流量:80 ~120cm3/min; N出流量:2~6cm3/min; N2 流量：500~1000cm3/min; 反应时间：10~20min; 反应溫度:300~500°C。
[0020] 在上述方案基础上，步骤11中淀积A1形成金属电极所采用的方法为电子束蒸发， 厚度为2~如m其工艺参数为： 腔体气压：1.0 X 1〇-中日~2.0 X l〇-6pa;淀积速率为:30~40也S。
[0021] 与现有技术相比，本发明提出的一种SOI衬底的低漏电低电容TVS器件制备方法具 有W下优点： 1. 本发明采用SOI衬底，TVS器件与衬底完全隔离，不仅有效降低了器件的寄生电容，同 时抑制了衬底脉冲电流的干扰，有效的避免了数据传输错误，适用于高速数据端口的保护； 2. 本发明采用了新的器件结构，有效的降低了TVS器件反向应用时的漏电流，降低了 器件的功耗。
[0022] 3.本发明制作 方法简便，适应于工业化大规模生产。
【附图说明】
[0023] 图1为现有技术制备的TVS器件的结构图。
[0024] 图2为本发明采用SOI衬底的低漏电低电容TVS器件的结构图。
[0025] 图3为本发明一种SOI衬底的低漏电低电容TVS器件制作方法的流程图。
【具体实施方式】
[0026] 如图2为本发明采用SOI衬底的低漏电低电容TVS器件的结构图所示，一种基于SOI 基底的低漏电低电容TVS阵列，WS0I基底为主体，包括:n型的SOI基底、P+区、n+区、P区、氮 化娃隔离和电极，所述的η型SOI基底由Si衬底、Si〇2层和N型和/或P型SiS层结构构成，在P 型和/或N型Si衬底上通过扩散或离子注入形成高渗杂PN结，形成了 PN结区域和中央的TVS 区域。
[0027] 为了实现本发明所述器件，结合图2和图3给出W下实施步骤，如图3所示， 步骤一： 取一片η型的SOI基底，对其进行清洗，W去除表面污染物，在η型SOI基底表面生长一层 氧化层，其中，该SOI基底采用注氧隔离技术，氧化层将娃片分隔为两部分，上面薄层用来制 作器件，下面则是娃基底。
[0028] 所述的η型的SOI基底采用注氧隔离技术制备，通过高能量、大剂量注氧在η型娃中 形成氧化埋层，0+离子的剂量为5.0Χ1〇? 7~3.5Χ1〇?8,能量为150~ISOKeV，注入后高溫退火 1~4小时，氧化层把娃片分为两部分，上面薄层用来制作器件，下面则是娃基底。
[0029] 本实施例中，通过在η型娃中注入0+离子形成氧化层，0+离子的剂量为3.5 Xl〇i8， 能量为ISOkeV。
[0030] 步骤二： a) 在氧化层表面旋涂一层正光刻胶，采用光刻板对η型SOI娃衬底进行光刻，形成中央 TVS区域和pn结区域图形； b) 对光刻后的η型SOI基底进行ICP干法刻蚀，直至将表面η型娃材料全部腐蚀，反应气 体与SOI的氧化层接触为止，使其在SOI基底上形成分隔的ΡΝ结区域和中央TVS区域。
[003。步骤S: 在样片表面涂覆一层光刻胶并进行光刻，在中央TVS区域的中部形成窗口，W光刻胶为 掩蔽层，进行棚离子注入，棚离子的剂量为3.0el4,注入能量为60keV，形成中央TVS的P+区。
[0032] 步骤四： 去除光刻胶并进行P+区退火。
[0033] 步骤五： 在退火后的样片表面重新涂覆一层光刻胶并进行光刻，在中央TVS的左右两边界处形 成窗口，W光刻胶为掩蔽层，进行憐离子注入，憐离子的剂量为:5. Oe 13，注入能量为60keV， 形成中央TVS的n+区。
[0034] 步骤六： 去除光刻胶，并进行n+区退火； 步骤屯： 在退火后的样片表面重新涂覆一层光刻胶并进行光刻，在PN结区域一侧形成窗口，W 光刻胶为掩蔽进行离子注入，在该注入区注入憐离子，形成P区，憐离子的剂量为5.0el2,能 量为80keV，使得该P区与另一侧η区形成横向PN结。
[003引步骤八： 去除光刻胶，并进行Ρ区退火，使得步骤屯中形成的ΡΝ结反向击穿电压为180V。
[0036] 步骤九： 在样片上淀积一层氮化娃，采用等离子增强化学气相淀积(PECVD)方法淀积3WI1厚的氮 化娃，使氮化娃填充中央TVS区域和ΡΝ结区域之间的空隙并形成隔离，并且覆盖样片表面。
[0037] 本实施例中，化学气相淀积（PECVD)法淀积氮化娃的工艺条件为：腔体气压为 l.Oatm,射频功率20W，SiH4、NH3和化的流量分别为80 cmVmin、2 cmVmin和500 cm^min，在 300°C 下反应 20min。
[0038] 步骤十:对样片表面进行光刻形成接触孔。
[0039] 步骤^ :在样片表面采用电子束蒸发一层厚度为2μηι的金属A1作为电极材料，电 子束蒸发时，工艺参数为:反应腔体气压为1.0 X 1〇-中曰，淀积速率为40如S，。然后对金属Α1 进行退火并光刻，形成电极。
[0040] 至此一种基于SOI基底的低漏电低电容TVS阵列制备完成。
【主权项】
1. 一种基于SOI基底的低漏电低电容TVS阵列，以SOI基底为主体，其特征在于:包括:η 型的SOI基底、ρ+区、η+区、ρ区、氮化硅隔离和电极，所述的η型SOI基底由Si衬底、SiO 2层和N 型和/或P型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN 结，形成PN结区域和中央的TVS区域。2. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 η型的SOI基底采用注氧隔离技术制备，通过高能量、大剂量注氧在η型硅中形成氧化埋层，0 +离子的剂量为5.0 X IO17~3.5 X 1018,能量为150~180KeV，注入后高温退火1~4小时，氧化层 把硅片分为两部分，上面薄层用来制作器件，下面则是硅基底。3. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 P+区，硼离子的注入剂量为:3. OeH~5.0el6，能量为60keV~120keV。4. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 η+区，磷离子的注入剂量为:5.0el3~8.0el5，能量为60keV~120keV。5. 根据权利要求1中所述的基于SOI基底的低漏电低电容TVS阵列，其特征在于，所述的 P区，磷离子的注入剂量为5.0el2~5.0el4,能量为80keV~100keV，使得该ρ区与另一侧η区形 成的PN结反偏电压为120~180V。6. 根据权利要求1至5之任一项所述的基于SOI基底的低漏电低电容TVS阵列制造方法， 包括如下步骤： 步骤1:选取一片η型的SOI基底作为样片，在η型SOI基底表面先生长一层氧化层； 步骤2:通过光刻和刻蚀，将表面有源区以外的η型硅全部去除，形成PN结区域和中央的 TVS区域； 步骤3:在样片表面涂覆一层光刻胶并进行光刻，在中央TVS的中部形成窗口，以光刻胶 为掩蔽层进行离子注入，在该区域注入硼离子，形成中央TVS的ρ+区； 步骤4:去除光刻胶，并进行ρ+区退火； 步骤5:在样片表面重新涂覆一层光刻胶并进行光刻，在中央TVS的左右两边界处形成 窗口，以光刻胶为掩蔽层进行离子注入，在该区域注入磷离子，形成中央TVS的η+区； 步骤6:去除光刻胶，并进行η+区退火； 步骤7:在样片表面重新涂覆一层光刻胶并进行光刻，在PN结区域的一侧形成窗口，以 光刻胶为掩蔽层进行离子注入，在该注入区注入磷离子，形成P区，使得该区与另一侧的η区 形成横向的PN结； 步骤8:去除光刻胶，并进行ρ区退火； 步骤9:在样片上淀积一层氮化硅，填充中央TVS区域和PN结区域之间的空隙并形成隔 离，并且覆盖样片表面； 步骤10:对样片表面进行光刻形成接触孔； 步骤11:在样片表面蒸发Al并退火并刻蚀形成电极， 至此，完成制作一种基于SOI基底的低漏电低电容TVS阵列。7. 根据权利要求6中所述的基于SOI基底的低漏电低电容TVS阵列制备方法，其特征在 于，所述的步骤2中，光刻和刻蚀的具体步骤为： a)在氧化层表面旋涂一层正光刻胶，采用光刻板对η型SOI基底进行光刻，形成中央TVS 区域和PN结区域图形； b)对光刻后的η型SOI基底进行ICP干法刻蚀，直至将表面η型硅材料全部腐蚀，反应气 体与SO I的氧化层接触。8. 根据权利要求6中所述的一种基于SOI基底的低漏电低电容TVS阵列制备方法，其特 征在于，所述的步骤9中淀积氮化硅时采用等离子增强化学气相淀积(PECVD)方法淀积3~4μ m厚的氮化硅，其工艺参数为： 腔体气压：I .Oatm; 射频功率:20~40W; SiH4 流量:80~120cm3/min; NH3 流量:2~6cm3/min; N2 流量:500~1000cm3/min; 反应时间：10~20min; 反应温度:300~500°C。9. 根据权利要求6中所述的一种基于SOI基底的低漏电低电容TVS阵列制备方法，其特 征在于，所述的步骤11中，淀积Al形成金属电极所采用的方法为电子束蒸发，厚度为2~5μπι， 其工艺参数为:腔体气压：1.0 X 10-7Pa~2.0 X 10-6Pa;淀积速率为:30~4〇A/s。
【专利摘要】本发明涉及一种基于SOI基底的低漏电低电容TVS阵列及其制备方法，基于SOI基底的低漏电低电容TVS阵列包括：n型的SOI基底、p+区、n+区、p区、氮化硅隔离、电极，所述的n型SOI基底由Si衬底、SiO2层和n型Si三层结构构成，在P型和/或N型Si衬底上通过扩散或离子注入形成高掺杂PN结，形成PN结区域和中央的TVS区域。本发明所述基于SOI基底的低漏电低电容TVS阵列和现有技术中的TVS器件相比有效的降低了器件的寄生电容和漏电流，降低了器件的功耗，进一步提高了器件的性能。
【IPC分类】H01L29/861, H01L21/84, H01L27/12
【公开号】CN105489612
【申请号】CN201510886621
【发明人】霍田佳, 苏海伟, 王允, 张晨旭
【申请人】上海长园维安微电子有限公司
【公开日】2016年4月13日
【申请日】2015年12月7日
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