具有简化的互连布线的背照射集成成像设备的制造方法
具有简化的互连布线的背照射集成成像设备的制造方法
【专利说明】具有简化的互连布线的背照射集成成像设备
[0001]优先权请求
[0002]本申请要求于2014年10月6日提交的法国专利申请第1459541号的优先权，其公开内容通过引用并入。
技术领域
[0003]本发明的实施例涉及背侧照射集成成像设备或成像器，并且更具体地涉及对在位于像素的电容性深沟槽隔离中的电极与旨在接收用于偏置这些电极的电压的一个或多个接触焊盘之间的(一个或多个)互连的布线的简化。
【背景技术】
[0004]图像传感器一般包括有用像素区以及用于控制这些像素的电子设备，有用像素区即旨在被有效地照射的像素区。像素和控制电子设备被产生在半导体衬底中，半导体衬底例如由硅制成的衬底。图像传感器或“成像器”可以是前照射的或背照射的。
[0005]在前照射图像传感器中，像素经由衬底的前侧被照射，衬底的前侧即承载尤其是互连部件(通常由本领域技术人员称为后段制程(BE0L)部件)的一侧。
[0006]相反，在背照射图像传感器中，像素经由衬底的背侧被照射，即经由与前侧相对的一侧被照射。
[0007]此外，像素一般由深沟槽隔离(DTI)界定，深沟槽隔离的目的在于确保像素之间的电学隔离和光学隔离从而降低或甚至防止相邻像素之间的串扰(crosstalk)。此处将回忆到，串扰是源自于邻近像素并且干扰来自讨论中的像素的信号的寄生信号。串扰可以具有光学分量和电学分量。
[0008]Kitamura 等人的题为“Suppress1n of Crosstalk by Using Backside DeepTrench Isolat1n for 1.12 μm Backside Illuminated CMOS Image Sensor”(IEEE2012)的文章(通过引用并入)例证了在背照射图像传感器中使用允许串扰被显著降低的电容性深沟槽隔离。
[0009]在该文章中，电容性深沟槽隔离通过沉积然后化学机械平坦化(CMP)被填充有金属使得金属/电介质/硅结构表现为通过将负偏置电压应用到沟槽的填充金属来允许空穴(holes)被积聚在沟槽周围由此降低由于暗电流的退化的电容器。
[0010]尽管如此，由Kitamura等人的该文章没有提到在图像传感器中允许电容性沟槽中的每个沟槽被电连接到偏置电压的装置。然而，该方面在设计图像传感器时是重要的，尤其是由于在像素区周围的控制逻辑的存在。
【发明内容】
[0011]根据一个实施例，提供了一种背照射图像传感器，所述背照射图像传感器包括电容性深沟槽隔离，所述电容性深沟槽隔离简单地连接到至少一个接触焊盘，所述至少一个接触焊盘旨在接收用于偏置这些电容性沟槽的电压，而不干扰控制逻辑的布局。
[0012]根据一个实施例，还提供了一种具有改进的量子效率(即，收集到的电子电荷的数量与入射光子的数量的比率)的背照射图像传感器。
[0013]根据一个方面，提供了一种背照射集成成像设备，所述设备包括半导体衬底和由容纳在所述半导体衬底中的电容性深沟槽隔离界定的有用像素区。
[0014]根据该方面的一个一般特征，所述设备包括位于所述有用像素区外侧的外围区(该外围区例如包含控制逻辑和旨在不被照射的一个或多个参考像素)、接触焊盘、以及连续导电层，所述连续导电层被配置为至少在所述有用像素区中形成在每个电容性深沟槽隔离中的电极并且被配置为在所述外围区中形成重新分布层，所述重新分布层一方面电耦合到所有电极并且另一方面至少电耦合到旨在接收用于偏置所有的所述电极的电压的一个接触焊盘，所述电极位于沟槽电介质与用于填充所述电绝缘沟槽的至少一种材料之间的对应电容性沟槽。
[0015]因此，所述电极与旨在接收所述偏置电压的所述至少一个接触焊盘之间的所述互连的所述布线被简化，因为其经由具有两个功能的连续导电层被实现，所述两个功能即一方面为形成电容性沟槽电极的功能，并且另一方面为作为电耦合到所述接触焊盘的重新分布层的功能。因此，尤其不需要产生易于干扰由控制电子设备占据的体积的沟槽(旨在包含形成该互连的电导管)。
[0016]此外，如在Kitamura的前述文章中的通过导电层而非完全通过利用金属来填充沟槽而形成的电容性沟槽的电极的事实简化图像传感器制造，尤其是因为其使化学机械平坦化(CMP)步骤以及它们的固有的分层(delaminat1n)风险冗余，并且因为其完美地与在CMOS工艺中使用的传统制造步骤兼容。
[0017]此外，连续且导电的层有利的是金属的，由此通过允许满足通常低于400°C的低热预算来使能够与CMOS制造工艺兼容。
[0018]另外，连续导电层用作“光导(light guide)”，尤其是当其包括氮化钛时，由此提高量子效率。
[0019]最后，沟槽的填充材料允许尤其当其包括氮化硅(Si3N4)时沟槽被钝化并且尤其防止水分渗透到后者中。
[0020]根据一个实施例，所述设备另外包括至少一个导电过孔，所述至少一个导电过孔例如由铝制成、与所述重新分布层相接触，该过孔被电耦合到所述至少一个接触焊盘。
[0021]根据一个实施例，所述设备另外包括导电且在光学上不透明的终端层和连接所述终端层与所述至少一个接触焊盘的导电连接，所述终端层通常由铝制成、位于所述外围区上方、与所述至少一个过孔相接触。
[0022]通常由铝制成的覆盖外围区的该终端层因此使得能够确保所述过孔与旨在接收用于偏置所述电极的电压的接触焊盘之间的电接触，并且还在其允许旨在不被照射的参考像素被隐藏的意义上提供光学功能。
[0023]根据一个实施例，所述连续导电层另外形成在沟槽的开口的边缘上的连续网格并且包括侧向延伸，所述侧向延伸形成连接到所述网格的所述重新分布层并且从至少位于所述有用像素区的外围上的沟槽的开口延伸远至所述外围区。
[0024]该侧向延伸可以例如形成在网格周围的连续外围环。另外，在这种情况下，所述至少一个有利的为环形的过孔可以与所述侧向延伸相接触。
[0025]连续且导电的层包括从由钛、氮化钛、钨和铝构成的组中选出的至少一种材料。
[0026]能够对这样的图像传感器进行多种变型，尤其是关于沟槽电介质的组分和抗反射层的组分。
[0027]更精确地，根据第一变型，所述设备包括包含氧化硅和氮化硅的抗反射层，所述层位于所述沟槽外侧的衬底上方。具体地，用于所述图像传感器的所述衬底可以是绝缘硅(SOI)衬底，所述绝缘硅(SOI)衬底包括通常由本领域技术人员指代为“BOX”的掩埋电绝缘层。另外，该掩埋绝缘层可以包括氧化硅/氮化硅/氧化硅夹层(sandwich)。在该变型中使用的抗反射层因此由该掩埋绝缘层(BOX)产生。
[0028]此外，在该第一变型中，所述设备包括至少一个电介质底层(underlayer)，所述至少一个电介质底层延伸到连续导电层下方的沟槽中并且在抗反射层与连续导电层之间的沟槽外侧，所述至少一个电介质底层在每个沟槽中形成所述沟槽电介质。这样的电介质层可以例如包括二氧化硅。
[0029]根据另一变型，所述另一变型尤其是通过事先移除掩埋绝缘层(BOX)或通过使用体娃衬底(bulk silicon substrate)来获得的，所述设备包括电介质，所述电介质优选地具有相对高的介电常数ε ^或电介质常数K(通常介电常数ε 1^高于或等于15)、包括保持负固定电荷的材料，所述材料位于沟槽的壁上并且在衬底上方的沟槽外侧，并且抗反射层至少部分位于高介电常数电介质上方，所述高介电常数电介质在每个沟槽中形成所述沟槽电介质。
[0030]因此，在该变型中，电介质，归因于保持负固定电荷的材料的存在，不仅延伸到沟槽中而且延伸到衬底上方，使得能够吸引空穴或清空生成寄生电子的接口状态(interfacestate)，由此对降低暗电流做出贡献。
[0031]高电介质常数，尽管不是必需的，但是有利的，因为高电介质常数使得能够产生更多电荷(电容性效应)并且还能够提高硅的表面电位(电介质向量的连续性)，由此允许生成寄生电子的接口状态被清空。
[0032]另外，在该变型中能够提供具有比在前面的变型中使用的BOX层高的质量的抗反射层，尤其是当抗反射层包括氧化钽时。
[0033]优选地高电介质常数电介质可以包 括氧化层，因此使得能够获得覆盖有保持负固定电荷的材料的高质量接口，所述材料可以是例如从由Hf02、Zr0jP A1 203或这三种氧化物的合金构成的组中选出的。
【附图说明】
[0034]本发明的其它优点和特征将在审查了对完全非限制性实施例和附图的详细描述后变得显而易见，在附图中:
[0035]图1到图3示意性地图示了集成成像设备的各个实施例。
【具体实施方式】
[0036]图1是图示了传感器的各个层级的的成像设备的背侧的分解示意图，已经为清楚起见特意示出这些层级中的某些层级，即使在实践中它们将由其它层级覆盖。
[0037]在图1中，附图标记1指代背照射图像传感器，所述背照射图像传感器包括由容纳在例如由硅制成的衬底的半导体衬底中的电容性深沟槽隔离3界定的有用像素PX区2。
[0038]所述传感器还包括在有用像素PX区2外侧的外围区4，外围区4具体而言一般并入参考像素和用于控制各个像素的控制逻辑。
[0039]有用像素PX是旨在被有效地照射的像素，然而参考像素是旨在不被照射的像素，尤其是为了确定由于暗电流的偏移。
[0040]设备1还包括接触焊盘6，接触焊盘6中的至少一个，此处为接触焊盘60旨在接收偏置电压，通常是负偏置电压，例如-1伏特。如下方将更详细地看到的，该偏置电压旨在偏置电容性深沟槽隔离的电极。
[0041]在该方面，所述设备还包括连续导电层5，连续导电层5例如由氮化钛制成或实际上由钛/氮化钛制成，连续导电层5被配置为在有用像素区2中形成在每个电容性深沟槽隔离中的电极，并且被配置为在外围区4中形成重新分布层51，重新分布层51 —方面电耦合到所有电极并且另一方面电耦合到旨在接收用于偏置所有电极的电压的接触焊盘60。
[0042]如可以在该图中看到的，连续导电层5在沟槽的开口的边缘上形成连续网格50并且包括侧向延伸51，侧向延伸51此处形成在网格50周围的连续外围环并且形成所述重新分布层。该外围侧向环连接到网格50并且从位于有用像素区2的外围上的沟槽3的开口延伸。
[0043]与该外围侧向延伸51相接触被放置例如由铝制成的外围环形过孔40。
[0044]所述设备还包括导电且在光学上不透明的终端层41，该终端层41通过也由铝制成的导电导管42连接到接触焊盘60。
[0045]该终端层41位于重新分布层51和外围过孔40上方，该终端层41与重新分布层51和外围过孔40相接触，尽管为清楚起见在图1中未示出该重叠，如以上所指示的。
[0046]因此，在接触焊盘60与电容性沟槽的电极中的所有电极之间实际上存在电连接，因此将能够以施加到接触焊盘60的偏置电压使其偏置。
[0047]现在将具体地参考图2，图2示意性地图示了图1中的设备的部分剖视图。
[0048]在该图中，附图标记8指代半导体衬底，有用像素区2位于半导体衬底中。
[0049]该衬底包括前侧80和与前侧80相对的背侧81，前侧80如本领域中惯用的承载通过通常由本领域技术人员指代为BE0L部件的互连部件10。
[0050]为简单起见，仅仅已经在图2中示意性地示出了传感器的互连部件10的第一金属化层级的几个金属轨道100。
[0051]有用像素PX由电容性深沟槽隔离3界定，并且像素的各种组件(诸如，晶体管、光电二极管、等等)的活动区已经示意性地被示出为由隔离区70侧向隔离，隔离区70例如是浅沟槽隔离(STI)区。
[0052]衬底8的背侧81此处被覆盖有抗反射层，抗反射层包括二氧化硅层90和氮化硅Si3N4层91，这两层由起初是绝缘硅衬底的衬底8的掩埋绝缘层BOX产生。
[0053]每个沟槽3包括沟槽电介质92，此处沟槽电介质92包括例如具有大约10nm的厚度的二氧化硅层，所述二氧化硅层在氮化硅层91上方的沟槽3外侧延伸更厚的部分，通常大约为200nm的厚度，并且由在制造工艺期间硬掩模的形成产生。
[0054]在该电介质层92上依靠有连续导电层5，连续导电层5例如此处由氮化钛TiN制成。如下方将更详细地看到的，连续导电层5的几何结构由在传统掩模转移工艺中的沉积和部分移除广生。
[0055]该连续导电层因此包括位于沟槽3中的部分52和在沟槽外侧的覆盖氧化层92的部分50。部分50通过形成重新分布层的侧向延伸51关于外围沟槽被延伸。
[0056]沟槽被填充有填充材料93，例如氮化硅Si3N4。该填充材料还覆盖连续导电层5的部分50，并且如果需要的话覆盖重新分布层51。
[0057]在该示例实施例中，沟槽具有例如大约2微米的高度以及大约0.2微米的开口。
[0058]由氮化钛制成的连续导电层5的厚度大约为70nm，并且填充层93的厚度可以被包括在150nm到300nm之间。
[0059]该组层被覆盖有层94，层94由尤其富含硅的氮化硅SiN制成，该层94本身被覆盖有TE0S氧化层95，TE0S氧化层95例如具有大约200nm的厚度。
[0060]例如由铝制成的外围过孔40通过层93、层94和层95以便与重新分布层51相接触。
[0061]接触焊盘6通过层90、层91、层94和层95以便与集成电路的BE0L部件10的第一金属化层级100相接触。因此，将电耦合到外围过孔40的接触焊盘60将借助于集成电路的BE0L部件来接收用于偏置电容性沟槽的电极的电压。
[0062]图2中的设备通过传统CMOS制造工艺步骤产生。
[0063]更精确地，在已经产生了集成电路和BE0L部件10的各个晶体管之后，硬掩模层92被形成在氮化硅层91上并且之后深沟槽被产生在衬底8中。
[0064]接下来，沟槽电介质通过连续地执行低温等离子体氧化然后保形氧化沉积来产生。
[0065]接下来，在沟槽中并且在硬掩模层92上，连续导电层5通过连续地执行例如诸如原子层沉积(ALD)的保形沉积从而获得大约5nm到10nm的厚度然后通过等离子体增强气相沉积从而将厚度增大到大约70nm来形成。
[0066]接下来，沟槽被填充有填充材料93，然后导电层5的几何结构(网格+侧向延伸)通过对齐的传统光刻步骤被限定在沟槽上，并且填充材料93、连续导电层5以及硬掩模层92被蚀刻。
[0067]接下来，富含硅的氮化硅层94被沉积在由此获得的结构上并且将来的接触焊盘6的孔口(orifice)被产生。
[0068]接下来，TE0S氧化物95被沉积在由此获得的结构上。接下来，外围过孔40通往重新分布层51的孔口被产生。
[0069]最后，在已经执行了对接触焊盘的孔口的底部的额外蚀刻从而到达金属化层级100之后，这些接触焊盘6和外围过孔40通过将对应的孔口填充有铝而形成。
[0070]图3图示了图1中的设备的变型实施例。
[0071]为简化起见，现在将仅仅描述图2与图3之间的差别。
[0072]在该实施例中，图2中的抗反射层90、91被移除并且沟槽电介质此时是具有高电介质常数K (通常K高于或等于15)的电介质110。
[0073]该沟槽电介质还覆盖位于沟槽3外侧的衬底的部分。
[0074]电介质110此处包括覆盖有保持负固定电荷的材料的氧化层，所述材料例如是氧化铪Hf02。
[0075]二氧化硅允许利用衬底的硅获得高质量接口，然而保持负固定电荷的材料允许空穴在对图像传感器的操作期间被吸引，由此使得能够降低暗电流。
[0076]如在图2中的变型中，连续且导电的层5在适当的位置中直接覆盖栅极电介质110(部分50、部分51和部分52)。沟槽再次被填充有填充材料93，填充材料93还覆盖由氮化钛制成的连续导电层的部分50和部分51。
[0077]在该变型实施例中，相比图2中的设备的抗反射层具有更高的质量的例如包含氧化钽的抗反射层111覆盖填充材料93并且在沟槽之间直接覆盖栅极电介质110。
[0078]该组层被覆盖有TE0S氧化层95。
[0079]此处再次地，图3中的设备通过传统CMOS制造工艺步骤获得。
[0080]更精确地，在形成SOI衬底的掩埋绝缘层(BOX)的氧化硅/氮化硅/氧化硅堆叠已经从衬底8的背侧81被移除之后，形成硬掩模的氧化硅的层被沉积从而使得能够在硅中产生 沟槽。
[0081]接下来，在该硬掩模已经被移除之后，二氧化硅的层被沉积以覆盖沟槽的壁和衬底的背侧。该层通常具有大约2nm的厚度。
[0082]接下来，保持负电荷的材料层被沉积，该层的厚度通常为大约6nm到7nm。
[0083]接下来，与以上描述的类似，连续氮化钛层被形成，并且填充材料层93被沉积在由此获得的结构上。接下来，连续且导电的层的几何结构被限定并且该层之后被蚀刻从而形成在沟槽周围的网格和重新分布层。
[0084]接下来，由氧化钽制成的抗反射层被沉积并且工艺的剩余部分以与参考图2描述的方式类似的方式被执行。
[0085]根据其连续导电层5 —方面用于形成电容性沟槽的电极并且另一方面用于将这些沟槽电连接到接触焊盘的方面在图3中图示的实施例中尤其是有利的。
[0086]具体地，在电容性深沟槽隔离的现有技术实施例中，诸如在Kitamura的前述文章中描述的那些，需要从晶片的背侧移除用于填充沟槽的金属的化学机械平坦化(CMP)不可避免地损坏紧接着该金属下方沉积的材料层。因此，如果在填充金属下方提供沉积保持负固定电荷的电介质材料层，以便降低像素的暗电流，则该层将在沟槽的填充金属的化学机械平坦化(CMP)期间在像素的表面上被损坏或甚至完全被移除。仅仅保持负固定电荷的电介质材料位于沟槽中的部分将不被移除。
[0087]在图3中图示的实施例中，相反，能够移除连续导电层5必须被移除的那些部分而不损坏保持负固定电荷的电介质材料层110。为了这样做，能够使用相对于保持负固定电荷的电介质材料层110非常有选择性地对连续导电层5进行蚀刻的蚀刻化学。在其中层5的材料是氮化钛(TiN)并且层110的电介质材料是二氧化铪!1?)2的示例中，能够通过利用具有本领域技术人员公知为“标准清洁1”或更简单地“SCI” (ΝΗ40Η:Η202:Η20)的类型的化学品，或具有本领域技术人员公知为SPM化学(H2S04:H202)的类型的、具有选择性高于100的化学品的湿蚀刻来相对于第二层对第一层进行蚀刻。
[0088]包含氧化剂01202或0 3 (臭氧))的其它化学品也可以是合适的。
[0089]这样的选择性难以与化学机械平坦化(CMP) —起实现。因此，在图3中的实施例中，能够在像素的整个区域上保留高质量电介质层110。
【主权项】
1.一种背照射集成成像设备，包括: 半导体衬底； 像素区，所述像素区由形成在位于所述半导体衬底的沟槽中的电容性深沟槽隔离界定; 外围区，所述外围区位于所述像素区外侧； 接触焊盘，所述接触焊盘包括偏置接触焊盘；以及 连续导电层，所述连续导电层被配置为在有用的所述像素区中形成在每个电容性深沟槽隔离中的电极并且被配置为在所述外围区中形成重新分布层，所述重新分布层电耦合到在每个电容性深沟槽隔离中的电极并电耦合到所述偏置接触焊盘以用于施加用于偏置在每个电容性深沟槽隔离中的所述电极的电压； 其中，在每个电容性深沟槽隔离中的所述电极位于沟槽电介质与用于填充所述沟槽的至少一种材料之间。2.根据权利要求1所述的设备，还包括至少一个导电过孔，所述至少一个导电过孔与所述重新分布层相接触并电耦合到所述偏置接触焊盘。3.根据权利要求2所述的设备，还包括: 位于所述外围区上方的导电且在光学上不透明的终端层，所述终端层与所述至少一个导电过孔相接触；以及 导电连接，所述导电连接将所述终端层和所述偏置接触焊盘连接。4.根据权利要求1所述的设备，其中，所述连续导电层还形成在所述沟槽的边缘处的连续网格，并且其中所述连续导电层包括侧向延伸，所述侧向延伸连接到所述连续网格以便形成所述重新分布层并从位于所述像素区的外围处的所述沟槽中的至少一个沟槽延伸到所述外围区。5.根据权利要求4所述的设备，其中，所述侧向延伸形成在所述连续网格周围的连续外围环。6.根据权利要求4所述的设备，还包括至少一个导电过孔，所述至少一个导电过孔与所述重新分布层相接触并且电耦合到所述偏置接触焊盘，并且其中所述至少一个导电过孔与所述侧向延伸相接触。7.根据权利要求1所述的设备，其中，所述连续导电层包括从包括钛、氮化钛、钨和铝的组中选出的至少一种材料。8.根据权利要求1所述的设备，还包括: 抗反射层，所述抗反射层包含氧化硅和氮化硅、位于在所述沟槽外侧的所述衬底上方；以及 至少一个电介质底层，所述至少一个电介质底层延伸到所述连续导电层下方的所述沟槽中并且延伸在所述抗反射层与所述连续导电层之间的所述沟槽外侧，所述至少一个电介质底层在每个沟槽中形成所述沟槽电介质。9.根据权利要求8所述的设备，其中，用于填充所述沟槽的所述至少一种材料在所述沟槽中并且在所述沟槽外侧位于所述连续导电层上方。10.根据权利要求1所述的设备，还包括: 电介质，所述电介质包括位于所述沟槽的壁上并且在所述沟槽外侧位于所述衬底上方的包含负固定电荷的材料；以及 抗反射层，所述抗反射层至少部分位于所述电介质上方，所述电介质在每个沟槽中形成所述沟槽电介质。11.根据权利要求10所述的设备，其中，所述电介质是具有大于或等于15的电介质常数的电介质。12.根据权利要求10所述的设备，其中，用于填充所述沟槽的所述至少一种材料在所述沟槽中并且在所述沟槽外侧位于所述连续导电层上方，所述抗反射层还位于用于填充所述沟槽的所述至少一种材料上方。13.根据权利要求10所述的设备，其中，所述电介质包括覆盖有包含负固定电荷的所述材料的氧化层。14.根据权利要求10所述的设备，其中，包含负电荷的所述材料是从包括HfO2、Zr0jPA1203或HfO 2、ZrOjP A1 203中的两种或更多种的合金的组中选出的。15.根据权利要求10所述的设备，其中，所述抗反射层包括氧化钽。16.一种背照射集成成像设备，包括: 半导体衬底； 电容性深沟槽隔离，所述电容性深沟槽隔离形成在位于所述半导体衬底中并且围绕像素区域的沟槽中； 外围区，所述外围区位于所述像素区域外侧； 接触焊盘，所述接触焊盘包括偏置接触焊盘；以及 导电层，所述导电层包括在所述电容性深沟槽隔离的所述沟槽中延伸以形成电极的第一层部分、以及在所述外围区形成重新分布层的第二部分，所述重新分布层电连接到所述偏置接触焊盘； 其中，在每个电容性深沟槽隔离中的所述电极位于沟槽电介质与用于填充所述沟槽的至少一种材料之间。17.根据权利要求16所述的设备，其中，所述导电层还形成在所述沟槽的边缘处的网格。18.根据权利要求17所述的设备，其中，所述导电层包括形成在所述网格周围的连续外围环的侧向延伸。19.根据权利要求16所述的设备，其中，所述导电层由从包括钛、氮化钛、钨和铝的组中选出的材料构成。20.根据权利要求16所述的设备，还包括: 抗反射层，所述抗反射层位于在所述沟槽外侧的所述衬底上方；以及 至少一个电介质底层，所述至少一个电介质底层延伸到所述连续导电层下方的所述沟槽中并且延伸在所述抗反射层与所述连续导电层之间的所述沟槽外侧。21.根据权利要求16所述的设备，还包括: 电介质，所述电介质包括位于所述沟槽的壁上并且在所述沟槽外侧位于所述衬底上方的包含负固定电荷的材料；以及 抗反射层，所述抗反射层至少部分位于所述电介质上方。22.根据权利要求21所述的设备，其中，所述电介质包括覆盖有包含负固定电荷的所述材料的氧化层。23.根据权利要求20所述的设备，其中，包含负电荷的所述材料是从包括HfO 2、Zr0jPA1203或HfO 2、ZrOjP A1 203中的两种或更多种的合金的组中选出的。
【专利摘要】一种背照射集成成像设备，由包括由电容性深沟槽隔离界定的像素区的半导体衬底形成。外围区位于所述像素区外侧。连续导电层在所述像素区中形成在针对每个电容性深沟槽隔离的沟槽中的电极并且在所述外围区中形成用于将所述电极电耦合到偏置接触焊盘的重新分布层。所述电极位于所述沟槽中的沟槽电介质与用于填充所述沟槽的至少一种材料之间。
【IPC分类】H01L27/146, H01L23/488
【公开号】CN105489621
【申请号】CN201510618479
【发明人】F·居亚代, J-P·奥杜, S·阿莱格雷特-马雷, M·格罗-让
【申请人】意法半导体(克洛尔2)公司
【公开日】2016年4月13日
【申请日】2015年9月24日
【公告号】CN205140983U, US20160099278
【专利说明】具有简化的互连布线的背照射集成成像设备
[0001]优先权请求
[0002]本申请要求于2014年10月6日提交的法国专利申请第1459541号的优先权，其公开内容通过引用并入。
技术领域
[0003]本发明的实施例涉及背侧照射集成成像设备或成像器，并且更具体地涉及对在位于像素的电容性深沟槽隔离中的电极与旨在接收用于偏置这些电极的电压的一个或多个接触焊盘之间的(一个或多个)互连的布线的简化。
【背景技术】
[0004]图像传感器一般包括有用像素区以及用于控制这些像素的电子设备，有用像素区即旨在被有效地照射的像素区。像素和控制电子设备被产生在半导体衬底中，半导体衬底例如由硅制成的衬底。图像传感器或“成像器”可以是前照射的或背照射的。
[0005]在前照射图像传感器中，像素经由衬底的前侧被照射，衬底的前侧即承载尤其是互连部件(通常由本领域技术人员称为后段制程(BE0L)部件)的一侧。
[0006]相反，在背照射图像传感器中，像素经由衬底的背侧被照射，即经由与前侧相对的一侧被照射。
[0007]此外，像素一般由深沟槽隔离(DTI)界定，深沟槽隔离的目的在于确保像素之间的电学隔离和光学隔离从而降低或甚至防止相邻像素之间的串扰(crosstalk)。此处将回忆到，串扰是源自于邻近像素并且干扰来自讨论中的像素的信号的寄生信号。串扰可以具有光学分量和电学分量。
[0008]Kitamura 等人的题为“Suppress1n of Crosstalk by Using Backside DeepTrench Isolat1n for 1.12 μm Backside Illuminated CMOS Image Sensor”(IEEE2012)的文章(通过引用并入)例证了在背照射图像传感器中使用允许串扰被显著降低的电容性深沟槽隔离。
[0009]在该文章中，电容性深沟槽隔离通过沉积然后化学机械平坦化(CMP)被填充有金属使得金属/电介质/硅结构表现为通过将负偏置电压应用到沟槽的填充金属来允许空穴(holes)被积聚在沟槽周围由此降低由于暗电流的退化的电容器。
[0010]尽管如此，由Kitamura等人的该文章没有提到在图像传感器中允许电容性沟槽中的每个沟槽被电连接到偏置电压的装置。然而，该方面在设计图像传感器时是重要的，尤其是由于在像素区周围的控制逻辑的存在。
【发明内容】
[0011]根据一个实施例，提供了一种背照射图像传感器，所述背照射图像传感器包括电容性深沟槽隔离，所述电容性深沟槽隔离简单地连接到至少一个接触焊盘，所述至少一个接触焊盘旨在接收用于偏置这些电容性沟槽的电压，而不干扰控制逻辑的布局。
[0012]根据一个实施例，还提供了一种具有改进的量子效率(即，收集到的电子电荷的数量与入射光子的数量的比率)的背照射图像传感器。
[0013]根据一个方面，提供了一种背照射集成成像设备，所述设备包括半导体衬底和由容纳在所述半导体衬底中的电容性深沟槽隔离界定的有用像素区。
[0014]根据该方面的一个一般特征，所述设备包括位于所述有用像素区外侧的外围区(该外围区例如包含控制逻辑和旨在不被照射的一个或多个参考像素)、接触焊盘、以及连续导电层，所述连续导电层被配置为至少在所述有用像素区中形成在每个电容性深沟槽隔离中的电极并且被配置为在所述外围区中形成重新分布层，所述重新分布层一方面电耦合到所有电极并且另一方面至少电耦合到旨在接收用于偏置所有的所述电极的电压的一个接触焊盘，所述电极位于沟槽电介质与用于填充所述电绝缘沟槽的至少一种材料之间的对应电容性沟槽。
[0015]因此，所述电极与旨在接收所述偏置电压的所述至少一个接触焊盘之间的所述互连的所述布线被简化，因为其经由具有两个功能的连续导电层被实现，所述两个功能即一方面为形成电容性沟槽电极的功能，并且另一方面为作为电耦合到所述接触焊盘的重新分布层的功能。因此，尤其不需要产生易于干扰由控制电子设备占据的体积的沟槽(旨在包含形成该互连的电导管)。
[0016]此外，如在Kitamura的前述文章中的通过导电层而非完全通过利用金属来填充沟槽而形成的电容性沟槽的电极的事实简化图像传感器制造，尤其是因为其使化学机械平坦化(CMP)步骤以及它们的固有的分层(delaminat1n)风险冗余，并且因为其完美地与在CMOS工艺中使用的传统制造步骤兼容。
[0017]此外，连续且导电的层有利的是金属的，由此通过允许满足通常低于400°C的低热预算来使能够与CMOS制造工艺兼容。
[0018]另外，连续导电层用作“光导(light guide)”，尤其是当其包括氮化钛时，由此提高量子效率。
[0019]最后，沟槽的填充材料允许尤其当其包括氮化硅(Si3N4)时沟槽被钝化并且尤其防止水分渗透到后者中。
[0020]根据一个实施例，所述设备另外包括至少一个导电过孔，所述至少一个导电过孔例如由铝制成、与所述重新分布层相接触，该过孔被电耦合到所述至少一个接触焊盘。
[0021]根据一个实施例，所述设备另外包括导电且在光学上不透明的终端层和连接所述终端层与所述至少一个接触焊盘的导电连接，所述终端层通常由铝制成、位于所述外围区上方、与所述至少一个过孔相接触。
[0022]通常由铝制成的覆盖外围区的该终端层因此使得能够确保所述过孔与旨在接收用于偏置所述电极的电压的接触焊盘之间的电接触，并且还在其允许旨在不被照射的参考像素被隐藏的意义上提供光学功能。
[0023]根据一个实施例，所述连续导电层另外形成在沟槽的开口的边缘上的连续网格并且包括侧向延伸，所述侧向延伸形成连接到所述网格的所述重新分布层并且从至少位于所述有用像素区的外围上的沟槽的开口延伸远至所述外围区。
[0024]该侧向延伸可以例如形成在网格周围的连续外围环。另外，在这种情况下，所述至少一个有利的为环形的过孔可以与所述侧向延伸相接触。
[0025]连续且导电的层包括从由钛、氮化钛、钨和铝构成的组中选出的至少一种材料。
[0026]能够对这样的图像传感器进行多种变型，尤其是关于沟槽电介质的组分和抗反射层的组分。
[0027]更精确地，根据第一变型，所述设备包括包含氧化硅和氮化硅的抗反射层，所述层位于所述沟槽外侧的衬底上方。具体地，用于所述图像传感器的所述衬底可以是绝缘硅(SOI)衬底，所述绝缘硅(SOI)衬底包括通常由本领域技术人员指代为“BOX”的掩埋电绝缘层。另外，该掩埋绝缘层可以包括氧化硅/氮化硅/氧化硅夹层(sandwich)。在该变型中使用的抗反射层因此由该掩埋绝缘层(BOX)产生。
[0028]此外，在该第一变型中，所述设备包括至少一个电介质底层(underlayer)，所述至少一个电介质底层延伸到连续导电层下方的沟槽中并且在抗反射层与连续导电层之间的沟槽外侧，所述至少一个电介质底层在每个沟槽中形成所述沟槽电介质。这样的电介质层可以例如包括二氧化硅。
[0029]根据另一变型，所述另一变型尤其是通过事先移除掩埋绝缘层(BOX)或通过使用体娃衬底(bulk silicon substrate)来获得的，所述设备包括电介质，所述电介质优选地具有相对高的介电常数ε ^或电介质常数K(通常介电常数ε 1^高于或等于15)、包括保持负固定电荷的材料，所述材料位于沟槽的壁上并且在衬底上方的沟槽外侧，并且抗反射层至少部分位于高介电常数电介质上方，所述高介电常数电介质在每个沟槽中形成所述沟槽电介质。
[0030]因此，在该变型中，电介质，归因于保持负固定电荷的材料的存在，不仅延伸到沟槽中而且延伸到衬底上方，使得能够吸引空穴或清空生成寄生电子的接口状态(interfacestate)，由此对降低暗电流做出贡献。
[0031]高电介质常数，尽管不是必需的，但是有利的，因为高电介质常数使得能够产生更多电荷(电容性效应)并且还能够提高硅的表面电位(电介质向量的连续性)，由此允许生成寄生电子的接口状态被清空。
[0032]另外，在该变型中能够提供具有比在前面的变型中使用的BOX层高的质量的抗反射层，尤其是当抗反射层包括氧化钽时。
[0033]优选地高电介质常数电介质可以包 括氧化层，因此使得能够获得覆盖有保持负固定电荷的材料的高质量接口，所述材料可以是例如从由Hf02、Zr0jP A1 203或这三种氧化物的合金构成的组中选出的。
【附图说明】
[0034]本发明的其它优点和特征将在审查了对完全非限制性实施例和附图的详细描述后变得显而易见，在附图中:
[0035]图1到图3示意性地图示了集成成像设备的各个实施例。
【具体实施方式】
[0036]图1是图示了传感器的各个层级的的成像设备的背侧的分解示意图，已经为清楚起见特意示出这些层级中的某些层级，即使在实践中它们将由其它层级覆盖。
[0037]在图1中，附图标记1指代背照射图像传感器，所述背照射图像传感器包括由容纳在例如由硅制成的衬底的半导体衬底中的电容性深沟槽隔离3界定的有用像素PX区2。
[0038]所述传感器还包括在有用像素PX区2外侧的外围区4，外围区4具体而言一般并入参考像素和用于控制各个像素的控制逻辑。
[0039]有用像素PX是旨在被有效地照射的像素，然而参考像素是旨在不被照射的像素，尤其是为了确定由于暗电流的偏移。
[0040]设备1还包括接触焊盘6，接触焊盘6中的至少一个，此处为接触焊盘60旨在接收偏置电压，通常是负偏置电压，例如-1伏特。如下方将更详细地看到的，该偏置电压旨在偏置电容性深沟槽隔离的电极。
[0041]在该方面，所述设备还包括连续导电层5，连续导电层5例如由氮化钛制成或实际上由钛/氮化钛制成，连续导电层5被配置为在有用像素区2中形成在每个电容性深沟槽隔离中的电极，并且被配置为在外围区4中形成重新分布层51，重新分布层51 —方面电耦合到所有电极并且另一方面电耦合到旨在接收用于偏置所有电极的电压的接触焊盘60。
[0042]如可以在该图中看到的，连续导电层5在沟槽的开口的边缘上形成连续网格50并且包括侧向延伸51，侧向延伸51此处形成在网格50周围的连续外围环并且形成所述重新分布层。该外围侧向环连接到网格50并且从位于有用像素区2的外围上的沟槽3的开口延伸。
[0043]与该外围侧向延伸51相接触被放置例如由铝制成的外围环形过孔40。
[0044]所述设备还包括导电且在光学上不透明的终端层41，该终端层41通过也由铝制成的导电导管42连接到接触焊盘60。
[0045]该终端层41位于重新分布层51和外围过孔40上方，该终端层41与重新分布层51和外围过孔40相接触，尽管为清楚起见在图1中未示出该重叠，如以上所指示的。
[0046]因此，在接触焊盘60与电容性沟槽的电极中的所有电极之间实际上存在电连接，因此将能够以施加到接触焊盘60的偏置电压使其偏置。
[0047]现在将具体地参考图2，图2示意性地图示了图1中的设备的部分剖视图。
[0048]在该图中，附图标记8指代半导体衬底，有用像素区2位于半导体衬底中。
[0049]该衬底包括前侧80和与前侧80相对的背侧81，前侧80如本领域中惯用的承载通过通常由本领域技术人员指代为BE0L部件的互连部件10。
[0050]为简单起见，仅仅已经在图2中示意性地示出了传感器的互连部件10的第一金属化层级的几个金属轨道100。
[0051]有用像素PX由电容性深沟槽隔离3界定，并且像素的各种组件(诸如，晶体管、光电二极管、等等)的活动区已经示意性地被示出为由隔离区70侧向隔离，隔离区70例如是浅沟槽隔离(STI)区。
[0052]衬底8的背侧81此处被覆盖有抗反射层，抗反射层包括二氧化硅层90和氮化硅Si3N4层91，这两层由起初是绝缘硅衬底的衬底8的掩埋绝缘层BOX产生。
[0053]每个沟槽3包括沟槽电介质92，此处沟槽电介质92包括例如具有大约10nm的厚度的二氧化硅层，所述二氧化硅层在氮化硅层91上方的沟槽3外侧延伸更厚的部分，通常大约为200nm的厚度，并且由在制造工艺期间硬掩模的形成产生。
[0054]在该电介质层92上依靠有连续导电层5，连续导电层5例如此处由氮化钛TiN制成。如下方将更详细地看到的，连续导电层5的几何结构由在传统掩模转移工艺中的沉积和部分移除广生。
[0055]该连续导电层因此包括位于沟槽3中的部分52和在沟槽外侧的覆盖氧化层92的部分50。部分50通过形成重新分布层的侧向延伸51关于外围沟槽被延伸。
[0056]沟槽被填充有填充材料93，例如氮化硅Si3N4。该填充材料还覆盖连续导电层5的部分50，并且如果需要的话覆盖重新分布层51。
[0057]在该示例实施例中，沟槽具有例如大约2微米的高度以及大约0.2微米的开口。
[0058]由氮化钛制成的连续导电层5的厚度大约为70nm，并且填充层93的厚度可以被包括在150nm到300nm之间。
[0059]该组层被覆盖有层94，层94由尤其富含硅的氮化硅SiN制成，该层94本身被覆盖有TE0S氧化层95，TE0S氧化层95例如具有大约200nm的厚度。
[0060]例如由铝制成的外围过孔40通过层93、层94和层95以便与重新分布层51相接触。
[0061]接触焊盘6通过层90、层91、层94和层95以便与集成电路的BE0L部件10的第一金属化层级100相接触。因此，将电耦合到外围过孔40的接触焊盘60将借助于集成电路的BE0L部件来接收用于偏置电容性沟槽的电极的电压。
[0062]图2中的设备通过传统CMOS制造工艺步骤产生。
[0063]更精确地，在已经产生了集成电路和BE0L部件10的各个晶体管之后，硬掩模层92被形成在氮化硅层91上并且之后深沟槽被产生在衬底8中。
[0064]接下来，沟槽电介质通过连续地执行低温等离子体氧化然后保形氧化沉积来产生。
[0065]接下来，在沟槽中并且在硬掩模层92上，连续导电层5通过连续地执行例如诸如原子层沉积(ALD)的保形沉积从而获得大约5nm到10nm的厚度然后通过等离子体增强气相沉积从而将厚度增大到大约70nm来形成。
[0066]接下来，沟槽被填充有填充材料93，然后导电层5的几何结构(网格+侧向延伸)通过对齐的传统光刻步骤被限定在沟槽上，并且填充材料93、连续导电层5以及硬掩模层92被蚀刻。
[0067]接下来，富含硅的氮化硅层94被沉积在由此获得的结构上并且将来的接触焊盘6的孔口(orifice)被产生。
[0068]接下来，TE0S氧化物95被沉积在由此获得的结构上。接下来，外围过孔40通往重新分布层51的孔口被产生。
[0069]最后，在已经执行了对接触焊盘的孔口的底部的额外蚀刻从而到达金属化层级100之后，这些接触焊盘6和外围过孔40通过将对应的孔口填充有铝而形成。
[0070]图3图示了图1中的设备的变型实施例。
[0071]为简化起见，现在将仅仅描述图2与图3之间的差别。
[0072]在该实施例中，图2中的抗反射层90、91被移除并且沟槽电介质此时是具有高电介质常数K (通常K高于或等于15)的电介质110。
[0073]该沟槽电介质还覆盖位于沟槽3外侧的衬底的部分。
[0074]电介质110此处包括覆盖有保持负固定电荷的材料的氧化层，所述材料例如是氧化铪Hf02。
[0075]二氧化硅允许利用衬底的硅获得高质量接口，然而保持负固定电荷的材料允许空穴在对图像传感器的操作期间被吸引，由此使得能够降低暗电流。
[0076]如在图2中的变型中，连续且导电的层5在适当的位置中直接覆盖栅极电介质110(部分50、部分51和部分52)。沟槽再次被填充有填充材料93，填充材料93还覆盖由氮化钛制成的连续导电层的部分50和部分51。
[0077]在该变型实施例中，相比图2中的设备的抗反射层具有更高的质量的例如包含氧化钽的抗反射层111覆盖填充材料93并且在沟槽之间直接覆盖栅极电介质110。
[0078]该组层被覆盖有TE0S氧化层95。
[0079]此处再次地，图3中的设备通过传统CMOS制造工艺步骤获得。
[0080]更精确地，在形成SOI衬底的掩埋绝缘层(BOX)的氧化硅/氮化硅/氧化硅堆叠已经从衬底8的背侧81被移除之后，形成硬掩模的氧化硅的层被沉积从而使得能够在硅中产生 沟槽。
[0081]接下来，在该硬掩模已经被移除之后，二氧化硅的层被沉积以覆盖沟槽的壁和衬底的背侧。该层通常具有大约2nm的厚度。
[0082]接下来，保持负电荷的材料层被沉积，该层的厚度通常为大约6nm到7nm。
[0083]接下来，与以上描述的类似，连续氮化钛层被形成，并且填充材料层93被沉积在由此获得的结构上。接下来，连续且导电的层的几何结构被限定并且该层之后被蚀刻从而形成在沟槽周围的网格和重新分布层。
[0084]接下来，由氧化钽制成的抗反射层被沉积并且工艺的剩余部分以与参考图2描述的方式类似的方式被执行。
[0085]根据其连续导电层5 —方面用于形成电容性沟槽的电极并且另一方面用于将这些沟槽电连接到接触焊盘的方面在图3中图示的实施例中尤其是有利的。
[0086]具体地，在电容性深沟槽隔离的现有技术实施例中，诸如在Kitamura的前述文章中描述的那些，需要从晶片的背侧移除用于填充沟槽的金属的化学机械平坦化(CMP)不可避免地损坏紧接着该金属下方沉积的材料层。因此，如果在填充金属下方提供沉积保持负固定电荷的电介质材料层，以便降低像素的暗电流，则该层将在沟槽的填充金属的化学机械平坦化(CMP)期间在像素的表面上被损坏或甚至完全被移除。仅仅保持负固定电荷的电介质材料位于沟槽中的部分将不被移除。
[0087]在图3中图示的实施例中，相反，能够移除连续导电层5必须被移除的那些部分而不损坏保持负固定电荷的电介质材料层110。为了这样做，能够使用相对于保持负固定电荷的电介质材料层110非常有选择性地对连续导电层5进行蚀刻的蚀刻化学。在其中层5的材料是氮化钛(TiN)并且层110的电介质材料是二氧化铪!1?)2的示例中，能够通过利用具有本领域技术人员公知为“标准清洁1”或更简单地“SCI” (ΝΗ40Η:Η202:Η20)的类型的化学品，或具有本领域技术人员公知为SPM化学(H2S04:H202)的类型的、具有选择性高于100的化学品的湿蚀刻来相对于第二层对第一层进行蚀刻。
[0088]包含氧化剂01202或0 3 (臭氧))的其它化学品也可以是合适的。
[0089]这样的选择性难以与化学机械平坦化(CMP) —起实现。因此，在图3中的实施例中，能够在像素的整个区域上保留高质量电介质层110。
【主权项】
1.一种背照射集成成像设备，包括: 半导体衬底； 像素区，所述像素区由形成在位于所述半导体衬底的沟槽中的电容性深沟槽隔离界定; 外围区，所述外围区位于所述像素区外侧； 接触焊盘，所述接触焊盘包括偏置接触焊盘；以及 连续导电层，所述连续导电层被配置为在有用的所述像素区中形成在每个电容性深沟槽隔离中的电极并且被配置为在所述外围区中形成重新分布层，所述重新分布层电耦合到在每个电容性深沟槽隔离中的电极并电耦合到所述偏置接触焊盘以用于施加用于偏置在每个电容性深沟槽隔离中的所述电极的电压； 其中，在每个电容性深沟槽隔离中的所述电极位于沟槽电介质与用于填充所述沟槽的至少一种材料之间。2.根据权利要求1所述的设备，还包括至少一个导电过孔，所述至少一个导电过孔与所述重新分布层相接触并电耦合到所述偏置接触焊盘。3.根据权利要求2所述的设备，还包括: 位于所述外围区上方的导电且在光学上不透明的终端层，所述终端层与所述至少一个导电过孔相接触；以及 导电连接，所述导电连接将所述终端层和所述偏置接触焊盘连接。4.根据权利要求1所述的设备，其中，所述连续导电层还形成在所述沟槽的边缘处的连续网格，并且其中所述连续导电层包括侧向延伸，所述侧向延伸连接到所述连续网格以便形成所述重新分布层并从位于所述像素区的外围处的所述沟槽中的至少一个沟槽延伸到所述外围区。5.根据权利要求4所述的设备，其中，所述侧向延伸形成在所述连续网格周围的连续外围环。6.根据权利要求4所述的设备，还包括至少一个导电过孔，所述至少一个导电过孔与所述重新分布层相接触并且电耦合到所述偏置接触焊盘，并且其中所述至少一个导电过孔与所述侧向延伸相接触。7.根据权利要求1所述的设备，其中，所述连续导电层包括从包括钛、氮化钛、钨和铝的组中选出的至少一种材料。8.根据权利要求1所述的设备，还包括: 抗反射层，所述抗反射层包含氧化硅和氮化硅、位于在所述沟槽外侧的所述衬底上方；以及 至少一个电介质底层，所述至少一个电介质底层延伸到所述连续导电层下方的所述沟槽中并且延伸在所述抗反射层与所述连续导电层之间的所述沟槽外侧，所述至少一个电介质底层在每个沟槽中形成所述沟槽电介质。9.根据权利要求8所述的设备，其中，用于填充所述沟槽的所述至少一种材料在所述沟槽中并且在所述沟槽外侧位于所述连续导电层上方。10.根据权利要求1所述的设备，还包括: 电介质，所述电介质包括位于所述沟槽的壁上并且在所述沟槽外侧位于所述衬底上方的包含负固定电荷的材料；以及 抗反射层，所述抗反射层至少部分位于所述电介质上方，所述电介质在每个沟槽中形成所述沟槽电介质。11.根据权利要求10所述的设备，其中，所述电介质是具有大于或等于15的电介质常数的电介质。12.根据权利要求10所述的设备，其中，用于填充所述沟槽的所述至少一种材料在所述沟槽中并且在所述沟槽外侧位于所述连续导电层上方，所述抗反射层还位于用于填充所述沟槽的所述至少一种材料上方。13.根据权利要求10所述的设备，其中，所述电介质包括覆盖有包含负固定电荷的所述材料的氧化层。14.根据权利要求10所述的设备，其中，包含负电荷的所述材料是从包括HfO2、Zr0jPA1203或HfO 2、ZrOjP A1 203中的两种或更多种的合金的组中选出的。15.根据权利要求10所述的设备，其中，所述抗反射层包括氧化钽。16.一种背照射集成成像设备，包括: 半导体衬底； 电容性深沟槽隔离，所述电容性深沟槽隔离形成在位于所述半导体衬底中并且围绕像素区域的沟槽中； 外围区，所述外围区位于所述像素区域外侧； 接触焊盘，所述接触焊盘包括偏置接触焊盘；以及 导电层，所述导电层包括在所述电容性深沟槽隔离的所述沟槽中延伸以形成电极的第一层部分、以及在所述外围区形成重新分布层的第二部分，所述重新分布层电连接到所述偏置接触焊盘； 其中，在每个电容性深沟槽隔离中的所述电极位于沟槽电介质与用于填充所述沟槽的至少一种材料之间。17.根据权利要求16所述的设备，其中，所述导电层还形成在所述沟槽的边缘处的网格。18.根据权利要求17所述的设备，其中，所述导电层包括形成在所述网格周围的连续外围环的侧向延伸。19.根据权利要求16所述的设备，其中，所述导电层由从包括钛、氮化钛、钨和铝的组中选出的材料构成。20.根据权利要求16所述的设备，还包括: 抗反射层，所述抗反射层位于在所述沟槽外侧的所述衬底上方；以及 至少一个电介质底层，所述至少一个电介质底层延伸到所述连续导电层下方的所述沟槽中并且延伸在所述抗反射层与所述连续导电层之间的所述沟槽外侧。21.根据权利要求16所述的设备，还包括: 电介质，所述电介质包括位于所述沟槽的壁上并且在所述沟槽外侧位于所述衬底上方的包含负固定电荷的材料；以及 抗反射层，所述抗反射层至少部分位于所述电介质上方。22.根据权利要求21所述的设备，其中，所述电介质包括覆盖有包含负固定电荷的所述材料的氧化层。23.根据权利要求20所述的设备，其中，包含负电荷的所述材料是从包括HfO 2、Zr0jPA1203或HfO 2、ZrOjP A1 203中的两种或更多种的合金的组中选出的。
【专利摘要】一种背照射集成成像设备，由包括由电容性深沟槽隔离界定的像素区的半导体衬底形成。外围区位于所述像素区外侧。连续导电层在所述像素区中形成在针对每个电容性深沟槽隔离的沟槽中的电极并且在所述外围区中形成用于将所述电极电耦合到偏置接触焊盘的重新分布层。所述电极位于所述沟槽中的沟槽电介质与用于填充所述沟槽的至少一种材料之间。
【IPC分类】H01L27/146, H01L23/488
【公开号】CN105489621
【申请号】CN201510618479
【发明人】F·居亚代, J-P·奥杜, S·阿莱格雷特-马雷, M·格罗-让
【申请人】意法半导体(克洛尔2)公司
【公开日】2016年4月13日
【申请日】2015年9月24日
【公告号】CN205140983U, US20160099278
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