具有具备中心接触件的沟道区域的光传感器的制造方法
具有具备中心接触件的沟道区域的光传感器的制造方法
【技术领域】
[0001]本发明大体上涉及半导体装置，且更特定来说，本发明是针对实施于半导体装置中的图像传感器。
【背景技术】
[0002]图像传感器已经变得无处不在。它们广泛使用于数码相机、蜂窝式电话、安全摄像机中，还广泛使用于医学、汽车及许多其它应用中。用以制造图像传感器的技术，且更特定来说，用以制造互补金属氧化物半导体(CMOS)图像传感器(CIS)的技术已经持续快速发展。例如，针对更高分辨率及更低电力消耗的要求已经促进这些图像传感器的进一步微型化及集成。
[0003]典型的CMOS图像传感器像素单元是使用三晶体管(3T)或四晶体管(4T)设计而实施。例如，4T像素单元设计通常包含将图像电荷转移到浮动扩散区的转移晶体管、用于将浮动扩散区上的信号放大成输出信号的晶体管、用于复位浮动扩散区中的电荷的晶体管及用于选择像素进行读出的晶体管。具有转移晶体管的像素单元所面临的挑战是:在电荷转移到浮动扩散区中期间，转移晶体管的栅极下可产生暗电流。此外，当将电荷转移到浮动扩散区时可留下一定量的电荷，这可增加图像滞后并降低图像质量。此外，额外转移晶体管的包含占据贵重的芯片有效面积并降低图像传感器的填充因数。
【发明内容】
[0004]—方面，本申请案涉及一种像素单元。所述像素单元包括:半导体衬底，其具有第一掺杂极性；具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反；沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处。
[0005]另一方面，本申请案涉及一种成像传感器系统。所述成像传感器系统包括:像素阵列，其具有安置在具有第一掺杂极性的半导体衬底中的多个像素单元；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及读出电路，其耦合到所述像素阵列以从所述多个像素单元中的每一者读出所述读出信号。所述多个像素单元中的每一者包含:具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反；沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处。
【附图说明】
[0006]参考以下图式描述本发明的非限制及非详尽实施例，其中除非另有说明，否则相似的元件符号指代贯穿不同视图的相似部件。
[0007]图1是根据本发明的教示的说明包含具有具备像素单元的实例像素阵列的实例图像传感器的成像系统的一个实例的图，所述像素单元具有具备完全埋藏耗尽区域的径向沟道区域。
[0008]图2是根据本发明的教示的说明具有具备完全埋藏耗尽区域的径向沟道区域的像素单元的一个实例的示意图。
[0009]图3A是根据本发明的教示的说明在具备完全埋藏耗尽区域的径向沟道区域中具有可变电阻的实例像素单元的横截面图。
[0010]图3B是根据本发明的教示的说明在具备完全埋藏耗尽区域的径向沟道区域中具有可变电阻的另一实例像素单元的横截面图。
[0011]图4是根据本发明的教示的说明像素单元的径向沟道区域的一个实例的俯视图。
[0012]对应的参考字符指示贯穿诸图中若干视图的对应组件。所属领域的普通技术人员应了解，为了简单且清楚的目的说明图中的元件，且并不一定按比例绘制元件。例如，图中一些元件的尺寸可相对于其它元件而被夸大以帮助改善对本发明的多种实施例的理解。并且，为了更方面地了解本发明的这些多种实施例，通常不描绘在商业可行的实施例中有用或必要的常见但熟知的元件。
【具体实施方式】
[0013]在以下描述中，陈述众多特定细节以便提供对本发明的详尽理解。然而，对所属领域的普通技术人员来说将为显而易见的，无需运用特定细节就可实践本发明。在其它情况中，未详细描述众所周知的材料或方法以避免使本发明模糊。
[0014]贯穿此说明书对“一个实施例”、“实施例”、“一个实例”或“实例”的提及意味着与实施例或实例相结合而描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿此说明书在多个地方出现短语“在一个实施例中”、“在实施例中”、“一个实例”或“实例”并不一定都指代相同的实施例或实例。此外，在一或多个实施例或实例中，特定的特征、结构或特性可以任何合适的组合及/或子组合形式组合。特定的特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能性的其它合适的组件中。另夕卜，应了解，本文所提供的图是用于向所属领域的普通技术人员解释的目的，且并不一定按比例绘制所述图。
[0015]如将讨论，根据本发明的教示的实例图像传感器用一种像素单元结构消除了对转移晶体管的需要，所述像素单元结构包含以完全埋藏的电荷积累区域为特征的半导体衬底，所述电荷积累区域响应于入射光在半导体衬底的表面下方产生并调制完全埋藏耗尽区域。埋藏耗尽区域与径向沟道区域重叠以改变径向沟道区域的电阻，根据本发明的教示，所述径向沟道区域用于响应于入射光输出像素单元的读出信号。因为实例像素单元中不包含转移晶体管，所以暗电流降低，这是因为不再存在转移晶体管栅极(在转移晶体管栅极之下，电荷被转移到浮动扩散区)。此外，根据本发明的教示，因为实例像素单元的耗尽区域被完全埋藏且不与半导体衬底的表面接触，所以起因于耗尽区域与半导体衬底的表面接触的暗电流进一步降低。
[0016]为了进行说明，图1是根据本发明的教示的说明包含实例图像传感器的成像系统100的一个实例的图。如所描绘的实例中所示，成像系统100包含像素阵列102、读出电路104、功能逻辑106及控制电路108。像素阵列102是成像传感器或像素单元(例如，像素P1、P2……Pn)的二维(2D)阵列。在一个实例中，每一像素单元是互补金属氧化物半导体(CMOS)成像像素。如所说明，将每一像素单元布置到行(例如，行R1到Ry)及列(例如，列C1到Cx)中以采集个人、位 置、物体等等的图像数据，接着可使用所述图像数据再现个人、位置或物体等等的2D图像。如下文将进一步详细地讨论，在一个实例中，根据本发明的教示，在无转移晶体管但具有具备完全埋藏耗尽区域的径向沟道区域的半导体衬底中实施每一像素单元。
[0017]在一个实例中，在每一像素单元已积累其图像数据或图像电荷之后，所述图像数据由读出电路104通过列位线110读出且接着被转移到功能逻辑106。在不同实例中，读出电路104还可包含额外的放大电路、额外的模/数(ADC)转换电路，或其它。功能逻辑106可简单存储所述图像数据或甚至通过应用图像后期效果(例如，剪裁、旋转、消除红眼、调整亮度、调整对比度或其它)操纵所述图像数据。在一个实例中，读出电路104可沿着读出列位线110 —次读出一行图像数据(已说明)，或可使用例如串行读出或全并行地同时读出所有像素单元的多种其它技术(未说明)来读出所述图像数据。
[0018]在一个实例中，控制电路108耦合到像素阵列102以控制像素阵列102的操作特性。例如，控制电路108可产生用于控制图像采集的快门信号。在一个实例中，所述快门信号是全局快门信号，其用于同时启用像素阵列102内的所有像素单元以在单采集窗期间同时捕获所有像素单元的相应的图像数据。在另一实例中，所述快门信号是滚动快门信号，使得在连续采集窗期间循序地启用像素的每一行、列或群组。
[0019]图2是根据本发明的教示的说明像素阵列202的像素单元212的一个实例的示意图。应了解，图2的像素单元212及像素阵列可为图1的像素单元(例如，像素P1、P2……Pn)中的一者以及像素阵列102的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。如图2中描绘的实例中所示，像素单元212包含用于积累图像电荷的光电二极管214、结型场效应晶体管(JFET)222、复位晶体管218、行选择晶体管224以及耦合到位线210及行选择晶体管224的恒定电流源226，如所示。如将讨论，根据本发明的教示，光电二极管214结合JFET 222形成有源像素结构。在操作期间，光电二极管214响应于积分时间期间的入射光216而积累图像电荷。所积累的图像电荷作为输入信号耦合到JFET 222的栅极。JFET 222的漏极耦合到固定电势(在所描绘的实例中其是接地端子252)，使得JFET 222以共漏极配置耦合或是耦合源极跟随器的晶体管，其中读出信号因此输出在JFET 222的源极处。如下文将进一步详细地讨论，根据本发明的教示，JFET 222是用具有完全埋藏耗尽区域的径向沟道区域来实施，这降低暗电流产生。
[0020]如所说明的实例中所示，复位晶体管218耦合在复位电压VRESET与JFET 222的源极端子之间以在积分之前响应于复位信号RST而对像素单元212复位(例如，将光电二极管214放电/充电到预设电压VRESET)。行选择晶体管224响应于行选择信号RS选择性地将像素单元212的输出耦合到读出列位线210。在一个实例中，RST信号及RS信号可由控制电路产生，所述控制电路例如(例如)上文在图1中讨论的控制电路108。应了解，根据本发明的教示，像素单元212是在无转移晶体管的情况下实施，这降低总的晶体管数量并改善填充因数。
[0021]图3A是根据本发明的教示的说明在具有完全埋藏耗尽区域的径向沟道区域中具有可变电阻的实例像素单元312A的横截面图。应了解，如图3A中所示的像素单元312A可为图1的像素单元(例如，像素P1、P2……Pn)中的一者及/或图2的像素单元212的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。
[0022]如图3A中描绘的实例中所示，像素单元312A包含具有第一掺杂极性的半导体衬底328。例如，在所描绘的实例中，半导体衬底328具有P-掺杂。电荷积累区域330被完全埋藏在半导体衬底328中且位于半导体衬底328的第一侧表面332下方。在所说明的实例中，第一侧表面332是半导体衬底328的前侧表面。
[0023]在实例中，电荷积累区域330掺杂有极性与半导体衬底328的掺杂剂的极性相反的掺杂剂。因此，在半导体衬底328具有P-掺杂的实例中，电荷积累区域330具有N-掺杂。电荷积累区域330经耦合以响应于引导通过第二侧表面334的入射光316积累图像电荷，所述第二侧表面334是与第一侧表面332相反的表面。例如，在所描绘的实例中，第二侧表面334是半导体衬底328的后侧表面。电荷积累区域330中产生的图像电荷的数量是电荷积累区域330中响应于入射光316产生的光生电流以及积分时间的函数。
[0024]在实例中，埋藏耗尽区域350是响应于电荷积累区域330中产生的图像电荷而产生在电荷积累区域330附近。埋藏耗尽区域350被完全埋藏在半导体衬底328的第一侧表面332下方。半导体衬底328中的埋藏耗尽区域350的大小响应于电荷积累区域330中产生的图像电荷的数量而改变。
[0025]沟道区域336被安置在半导体衬底328中介于第一侧表面332与电荷积累区域330之间。在实例中，沟道区域336掺杂有极性与半导体衬底328的掺杂剂的极性相同且具有更高掺杂浓度的掺杂剂。因此，在其中半导体衬底328具有P-掺杂的实例中，沟道区域336具有P+掺杂。随着半导体衬底328中的埋藏耗尽区域350的大小变大，埋藏耗尽区域350与沟道区域336的重叠量增加。随着埋藏耗尽区域350的大小降低，埋藏耗尽区域350与沟道区域336的重叠量降低。
[0026]如所描绘的实例中说明，中心接触件340通过第一侧表面332耦合到沟道区域336的中心部分342。因而，提供通过沟道区域336的中心部分342与电荷积累区域330周围的沟道区域336的外围344之间的沟道区域336而到半导体衬底328的径向电流Ι_ΙΑ? 346的电流路径，如所示。根据本发明的教示，通过沟道区域336的径向电流路径的电阻响应于埋藏耗尽区域350响应于电荷积累区域330中的图像电荷的数量的重叠量而改变。通过沟道区域336的径向电流路径的这种可变电阻在图3A中被表示为沟道区域336的中心部分342与沟道区域336的外围344之间的可变电阻Rvar 338。
[0027]在实例中，随着埋藏耗尽区域350与沟道区域336的重叠量增加，可变电阻Rvar338的电阻增加直到埋藏耗尽区域350与沟道区域336的重叠完全“夹断”沟道区域336为止，此时沟道区域336的电荷载子耗尽且沟道区域336中的电导因此极低。因此，可变电阻Rvar 338极高且径向电流Ι_ΙΑ? 346下降到实质上零。应了解，根据本发明的教示，在埋藏耗尽区域350永远不会到达第一侧表面332的情况下，沟道区域336可完全被埋藏耗尽区域350“夹断”，这可降低暗电流。随着埋藏耗尽区域350与沟道区域336的重叠量降低，可变电阻Rvar 338的电阻相应地降低。
[0028]在一个实例中，埋藏耗尽区域350与沟道区域336的重叠量是电荷积累区域330中的图像电荷的数量的函数。相应地，根据本发明的教示，径向电流IRADIi 346的量值是电荷积累区域330中的图像 电荷的数量的函数。因此，随着电荷积累区域330中的图像电荷的数量增加，径向电流Ι_ΙΑ? 346增加。随着电荷积累区域330中的图像电荷的数量降低，径向电流IRADIAl 346降低直到沟道区域336被完全“夹断”为止，此时径向电流Ι_ΙΑ? 346下降到实质上零。
[0029]由于如上文描述可变电阻Rvar 338及径向电流IRADIAl 346响应于电荷积累区域330中的图像电荷，根据本发明的教示，响应于电荷积累区域330中积累的图像电荷的读出信号348经耦合而通过行选择晶体管324提供在中心接触件340处。在一个实例中，行选择晶体管324耦合在像素单元的位线输出(例如，图2的位线210)与中心接触件340之间。如图3A的实例中所示，行选择晶体管324经耦合以响应于耦合到行选择晶体管324的行选择信号RS将读出信号348从中心接触件340输出到位线输出。在一个实例中，恒定电流源326可在行选择晶体管324处耦合到像素单元312A的输出，如所示。
[0030]图3A中描绘的实例还示出了复位晶体管318耦合在中心接触件340与复位电压VRESET之间。在操作中，复位晶体管318经耦合以响应于耦合到复位晶体管318的复位信号RST对积累区域330中积累的图像电荷复位。例如，复位信号RST可用于在光316的积分之前对像素单元312A复位。因而，根据本发明的教示，复位晶体管318在复位操作期间接通，这将中心接触件340耦合到复位电压VRESET，且通过中心接触件340抽取出电荷积累区域330中的实质上所有积累的图像电荷。根据本发明的教示，此时，电荷积累区域330的图像电荷被完全耗尽，这使埋藏耗尽区域350变大以“夹断”沟道区域336，从而将沟道区域336的电荷载子耗尽且在复位之后及积分之前增加可变电阻Rvar 338的电阻。
[0031]图3B是根据本发明的教示的说明具有在径向沟道区域及完全埋藏耗尽区域中的具有可变电阻的JFET的像素单元312B的另一实例的横截面图。应了解，如图3B中所示的像素单元312B可为图1的像素单元(例如，像素P1、P2……Pn)中的一者及/或图2的像素单元212及/或图3A的像素单元312A的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。因此，为简洁起见无需再次详细描述经类似命名且以类似数字标记的元件。
[0032]图3B的像素单元312B与图3A的像素单元312A之间的一个区别是，图3A中说明的沟道区域336的可变电阻Rvar 338是用如图3B中所示的像素单元312B中的沟道区域336中的JFET 322表示。如图3B中描绘的实例中所示，沟道区域336的中心部分342是由JFET 322的源极端子表示或耦合到JFET 322的源极端子，且沟道区域336的外围344是由JFET 322的漏极端子表示或耦合到JFET 322的漏极端子。因此，应了解，沟道区域336的中心部分342与沟道区域336的外围344之间的沟道区域336因此是JFET 322的沟道。因而，根据本发明的教示，JFET 322的栅极响应于或耦合到电荷积累区域330，使得JFET 322的沟道的可变电阻响应于积累区域330中积累的图像电荷。如图3B中描绘的实例中所示，半导体衬底耦合到固定电势(在所描绘的实例中其是接地端子352)，使得JFET 322的漏极通过半导体衬底328耦合到接地端子352。因此，根据本发明的教示，JFET 322以共漏极配置耦合或是耦合源极跟随器的晶体管，其中读出信号348在JFET 322的源极处通过中心接触件340及行选择晶体管324输出。
[0033]应注意，根据本发明的教示，像素单元312B的操作类似于像素单元312A的操作。例如，复位晶体管318经耦合以在积分之前对电荷积累区域330中的图像电荷复位。此外，沟道区域336及/或JFET 322的沟道中的可变电阻的值响应于电荷积累区域330中的图像电荷的量，这改变埋藏耗尽区域350与沟道区域336及/或JFET 322的沟道的重叠量。因此，根据本发明的教示，读出信号348是由像素单元312B响应于电荷积累区域330中响应于入射光316产生的图像电荷的数量而输出。
[0034]图4是根据本发明的教示的说明像素单元412的一个实例的俯视图，其示出径向沟道区域436中的径向电流。应了解，图4的像素单元412可为图1的像素单元(例如，像素P1、P2……Pn)中的一者及/或图2的像素单元212及/或图3A的像素单元312A及/或图3B的像素单元312B的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。如所示，如图4中所示的沟道区域436的外围444包围沟道区域436的中心部分442。因此，根据本发明的教示，径向电流Ι_ΙΑ? 446流过的沟道区域436是具有径向电流路径的径向沟道区域，所述径向电流路径被安置在沟道区域436的中心部分442之间的沟道区域436中且向外延伸到沟道区域436的外围444。在一个实例中，中心部分442对应于或耦合到JFET (例如，图3B的JFET 322)的源极端子，且外围444对应于或耦合到JFET(例如，图3B的JFET 322)的漏极端子。
[0035]本发明的所说明实例的上文描述，包含说明书摘要中所描述的内容，不希望为详尽的或被限制为所揭示的精确形式。虽然为了说明的目的，本文描述本发明的特定实施例及实例，但在不背离本发明的更广泛精神及范围的情况下，多种等效修改为可能的。
[0036]鉴于上文详细的描述，可对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应被解释为将本发明限制于说明书及权利要求书中揭示的特定实施例。实情是，所述范围将完全由所附权利要求确定，所述权利要求应根据权利要求解释的公认原则来解释。因此，本说明书及图被认为是说明性的而不是限制性的。
【主权项】
1.一种像素单元，其包括: 半导体衬底，其具有第一掺杂极性； 具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反； 沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及 中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处。2.根据权利要求1所述的像素单元，其进一步包括响应于所述图像电荷的埋藏耗尽区域，其中所述埋藏耗尽区域完全产生在所述第一侧表面下方，且与靠近所述电荷积累区域的所述沟道区域重叠以响应于所述电荷积累区域中积累的所述图像电荷调整所述沟道区域的所述可变电阻。3.根据权利要求1所述的像素单元，其中所述沟道区域的所述外围包围所 述沟道区域的所述中心部分使得所述沟道区域是具有所述径向电流路径的径向沟道区域，所述径向电流路径被安置在所述沟道区域中介于所述沟道区域的所述中心部分与所述沟道区域的所述外围之间。4.根据权利要求1所述的像素单元，其中所述沟道区域的所述中心部分是结型场效应晶体管JFET的第一端子，其中所述沟道区域的所述外围是所述JFET的第二端子，其中所述沟道区域的所述中心部分与所述沟道区域的所述外围之间的所述沟道区域是所述JFET的沟道，且其中所述JFET的栅极耦合到所述电荷积累区域使得所述JFET的所述沟道的可变电阻响应于所述积累区域中积累的所述图像电荷。5.根据权利要求4所述的像素单元，其中所述JFET的所述第一及第二端子包括所述JFET的源极及漏极。6.根据权利要求5所述的像素单元，其中所述JFET的所述漏极通过所述半导体衬底耦合到第一电势，使得所述JFET是耦合源极跟随器的JFET。7.根据权利要求1所述的像素单元，其进一步包括耦合在所述中心接触件与复位电压之间的复位晶体管，其中所述复位晶体管经耦合以响应于耦合到所述复位晶体管的复位信号而对所述积累区域中积累的所述图像电荷复位。8.根据权利要求1所述的像素单元，其进一步包括耦合在所述像素单元的位线输出与所述中心接触件之间的行选择晶体管，其中所述行选择晶体管经耦合以响应于耦合到所述行选择晶体管的行选择信号将所述读出信号从所述中心接触件输出到所述位线输出。9.根据权利要求8所述的像素单元，其进一步包括耦合到所述像素单元的所述位线输出的恒定电流源。10.根据权利要求1所述的像素单元，其中所述半导体衬底具有第一掺杂浓度的所述第一掺杂极性，且其中所述沟道区域具有第二掺杂浓度的所述第一掺杂极性，其中所述第二掺杂浓度大于所述第一掺杂浓度。11.根据权利要求1所述的像素单元，其中所述第一掺杂极性是P型掺杂极性，且其中所述第二掺杂极性是η型掺杂极性。12.根据权利要求1所述的像素单元，其中所述第一侧是所述半导体衬底的前侧，且其中所述第二侧是所述半导体衬底的后侧。13.一种成像传感器系统，其包括: 像素阵列，其具有安置在具有第一掺杂极性的半导体衬底中的多个像素单元，其中所述多个像素单元中的每一者包含: 具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反； 沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及 中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处； 控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及 读出电路，其耦合到所述像素阵列以从所述多个像素单元中的每一者读出所述读出信号。14.根据权利要求13所述的成像传感器系统，其进一步包括功能逻辑，所述功能逻辑耦合到所述读出电路以存储来自所述多个像素单元中的每一者的所述读出信号。15.根据权利要求13所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含响应于所述图像电荷的埋藏耗尽区域，其中所述埋藏耗尽区域完全产生在所述第一侧表面下方，且与靠近所述电荷积累区域的所述沟道区域重叠以响应于所述电荷积累区域中积累的所述图像电荷调整所述沟道区域的所述可变电阻。16.根据权利要求13所述的成像传感器系统，其中所述沟道区域的所述外围包围所述沟道区域的所述中心部分，使得所述沟道区域是具有所述径向电流路径的径向沟道区域，所述径向电流路径被安置在所述沟道区域中介于所述沟道区域的所述中心部分与所述沟道区域的所述外围之间。17.根据权利要求13所述的成像传感器系统，其中所述沟道区域的所述中心部分是结型场效应晶体管JFET的第一端子，其中所述沟道区域的所述外围是所述JFET的第二端子，其中所述沟道区域的所述中心部分与所述沟道区域的所述外围之间的所述沟道区域是所述JFET的沟道，且其中所述JFET的栅极耦合到所述电荷积累区域使得所述JFET的所述沟道的可变电阻响应于所述积累区域中积累的所述图像电荷。18.根据权利要求17所述的成像传感器系统，其中所述JFET的所述第一及第二端子包括所述JFET的源极及漏极。19.根据权利要求18所述的成像传感器系统，其中所述JFET的所述漏极通过所述半导体衬底耦合到第一电势使得所述JFET是耦合源极跟随器的JFET。20.根据权利要求13所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含耦合在所述中心接触件与复位电压之间的复位晶体管，其中所述复位晶体管经耦合以响应于耦合到所述复位晶体管的复位信号而对所述积累区域中积累的所述图像电荷复位。21.根据权利要求13所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含耦合在所述像素单元的位线输出与所述中心接触件之间的行选择晶体管，其中所述行选择晶体管经耦合以响应于耦合到所述行选择晶体管的行选择信号将所述读出信号从所述中心接触件输出到所述位线输出。22.根据权利要求21所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含耦合到所述像素单元的所述位线输出的恒定电流源。23.根据权利要求13所述的成像传感器系统，其中所述半导体衬底具有第一掺杂浓度的所述第一掺杂极性，且其中所述多个像素单元中的每一者的所述沟道区域具有第二掺杂浓度的所述第一掺杂极性，其中所述第二掺杂浓度大于所述第一掺杂浓度。24.根据权利要求13所述的成像传感器系统，其中所述第一掺杂极性是ρ型掺杂极性，且其中所述第二掺杂极性是η型掺杂极性。25.根据权利要求13所述的成像传感器系统，其中所述第一侧是所述半导体衬底的前侦h且其中所述第二侧是所述半导体衬底的后侧。
【专利摘要】本申请案涉及一种具有具备中心接触件的沟道区域的光传感器。像素单元包含完全埋藏在具有第一掺杂极性的半导体衬底中在第一表面下方的具有第二掺杂极性的电荷积累区域。所述电荷积累区域响应于引导通过第二表面的光而积累图像电荷。沟道区域被安置在所述半导体衬底中介于所述第一表面与所述电荷积累区域之间。所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷。中心接触件通过所述第一表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径。在所述中心接触件处提供响应于所述电荷积累区域中的所述图像电荷的读出信号。
【IPC分类】H01L27/146
【公开号】CN105489622
【申请号】CN201510642365
【发明人】纳伊尔·I·哈利乌林
【申请人】全视科技有限公司
【公开日】2016年4月13日
【申请日】2015年9月30日
【公告号】US20160099283
【技术领域】
[0001]本发明大体上涉及半导体装置，且更特定来说，本发明是针对实施于半导体装置中的图像传感器。
【背景技术】
[0002]图像传感器已经变得无处不在。它们广泛使用于数码相机、蜂窝式电话、安全摄像机中，还广泛使用于医学、汽车及许多其它应用中。用以制造图像传感器的技术，且更特定来说，用以制造互补金属氧化物半导体(CMOS)图像传感器(CIS)的技术已经持续快速发展。例如，针对更高分辨率及更低电力消耗的要求已经促进这些图像传感器的进一步微型化及集成。
[0003]典型的CMOS图像传感器像素单元是使用三晶体管(3T)或四晶体管(4T)设计而实施。例如，4T像素单元设计通常包含将图像电荷转移到浮动扩散区的转移晶体管、用于将浮动扩散区上的信号放大成输出信号的晶体管、用于复位浮动扩散区中的电荷的晶体管及用于选择像素进行读出的晶体管。具有转移晶体管的像素单元所面临的挑战是:在电荷转移到浮动扩散区中期间，转移晶体管的栅极下可产生暗电流。此外，当将电荷转移到浮动扩散区时可留下一定量的电荷，这可增加图像滞后并降低图像质量。此外，额外转移晶体管的包含占据贵重的芯片有效面积并降低图像传感器的填充因数。
【发明内容】
[0004]—方面，本申请案涉及一种像素单元。所述像素单元包括:半导体衬底，其具有第一掺杂极性；具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反；沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处。
[0005]另一方面，本申请案涉及一种成像传感器系统。所述成像传感器系统包括:像素阵列，其具有安置在具有第一掺杂极性的半导体衬底中的多个像素单元；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及读出电路，其耦合到所述像素阵列以从所述多个像素单元中的每一者读出所述读出信号。所述多个像素单元中的每一者包含:具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反；沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处。
【附图说明】
[0006]参考以下图式描述本发明的非限制及非详尽实施例，其中除非另有说明，否则相似的元件符号指代贯穿不同视图的相似部件。
[0007]图1是根据本发明的教示的说明包含具有具备像素单元的实例像素阵列的实例图像传感器的成像系统的一个实例的图，所述像素单元具有具备完全埋藏耗尽区域的径向沟道区域。
[0008]图2是根据本发明的教示的说明具有具备完全埋藏耗尽区域的径向沟道区域的像素单元的一个实例的示意图。
[0009]图3A是根据本发明的教示的说明在具备完全埋藏耗尽区域的径向沟道区域中具有可变电阻的实例像素单元的横截面图。
[0010]图3B是根据本发明的教示的说明在具备完全埋藏耗尽区域的径向沟道区域中具有可变电阻的另一实例像素单元的横截面图。
[0011]图4是根据本发明的教示的说明像素单元的径向沟道区域的一个实例的俯视图。
[0012]对应的参考字符指示贯穿诸图中若干视图的对应组件。所属领域的普通技术人员应了解，为了简单且清楚的目的说明图中的元件，且并不一定按比例绘制元件。例如，图中一些元件的尺寸可相对于其它元件而被夸大以帮助改善对本发明的多种实施例的理解。并且，为了更方面地了解本发明的这些多种实施例，通常不描绘在商业可行的实施例中有用或必要的常见但熟知的元件。
【具体实施方式】
[0013]在以下描述中，陈述众多特定细节以便提供对本发明的详尽理解。然而，对所属领域的普通技术人员来说将为显而易见的，无需运用特定细节就可实践本发明。在其它情况中，未详细描述众所周知的材料或方法以避免使本发明模糊。
[0014]贯穿此说明书对“一个实施例”、“实施例”、“一个实例”或“实例”的提及意味着与实施例或实例相结合而描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿此说明书在多个地方出现短语“在一个实施例中”、“在实施例中”、“一个实例”或“实例”并不一定都指代相同的实施例或实例。此外，在一或多个实施例或实例中，特定的特征、结构或特性可以任何合适的组合及/或子组合形式组合。特定的特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能性的其它合适的组件中。另夕卜，应了解，本文所提供的图是用于向所属领域的普通技术人员解释的目的，且并不一定按比例绘制所述图。
[0015]如将讨论，根据本发明的教示的实例图像传感器用一种像素单元结构消除了对转移晶体管的需要，所述像素单元结构包含以完全埋藏的电荷积累区域为特征的半导体衬底，所述电荷积累区域响应于入射光在半导体衬底的表面下方产生并调制完全埋藏耗尽区域。埋藏耗尽区域与径向沟道区域重叠以改变径向沟道区域的电阻，根据本发明的教示，所述径向沟道区域用于响应于入射光输出像素单元的读出信号。因为实例像素单元中不包含转移晶体管，所以暗电流降低，这是因为不再存在转移晶体管栅极(在转移晶体管栅极之下，电荷被转移到浮动扩散区)。此外，根据本发明的教示，因为实例像素单元的耗尽区域被完全埋藏且不与半导体衬底的表面接触，所以起因于耗尽区域与半导体衬底的表面接触的暗电流进一步降低。
[0016]为了进行说明，图1是根据本发明的教示的说明包含实例图像传感器的成像系统100的一个实例的图。如所描绘的实例中所示，成像系统100包含像素阵列102、读出电路104、功能逻辑106及控制电路108。像素阵列102是成像传感器或像素单元(例如，像素P1、P2……Pn)的二维(2D)阵列。在一个实例中，每一像素单元是互补金属氧化物半导体(CMOS)成像像素。如所说明，将每一像素单元布置到行(例如，行R1到Ry)及列(例如，列C1到Cx)中以采集个人、位 置、物体等等的图像数据，接着可使用所述图像数据再现个人、位置或物体等等的2D图像。如下文将进一步详细地讨论，在一个实例中，根据本发明的教示，在无转移晶体管但具有具备完全埋藏耗尽区域的径向沟道区域的半导体衬底中实施每一像素单元。
[0017]在一个实例中，在每一像素单元已积累其图像数据或图像电荷之后，所述图像数据由读出电路104通过列位线110读出且接着被转移到功能逻辑106。在不同实例中，读出电路104还可包含额外的放大电路、额外的模/数(ADC)转换电路，或其它。功能逻辑106可简单存储所述图像数据或甚至通过应用图像后期效果(例如，剪裁、旋转、消除红眼、调整亮度、调整对比度或其它)操纵所述图像数据。在一个实例中，读出电路104可沿着读出列位线110 —次读出一行图像数据(已说明)，或可使用例如串行读出或全并行地同时读出所有像素单元的多种其它技术(未说明)来读出所述图像数据。
[0018]在一个实例中，控制电路108耦合到像素阵列102以控制像素阵列102的操作特性。例如，控制电路108可产生用于控制图像采集的快门信号。在一个实例中，所述快门信号是全局快门信号，其用于同时启用像素阵列102内的所有像素单元以在单采集窗期间同时捕获所有像素单元的相应的图像数据。在另一实例中，所述快门信号是滚动快门信号，使得在连续采集窗期间循序地启用像素的每一行、列或群组。
[0019]图2是根据本发明的教示的说明像素阵列202的像素单元212的一个实例的示意图。应了解，图2的像素单元212及像素阵列可为图1的像素单元(例如，像素P1、P2……Pn)中的一者以及像素阵列102的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。如图2中描绘的实例中所示，像素单元212包含用于积累图像电荷的光电二极管214、结型场效应晶体管(JFET)222、复位晶体管218、行选择晶体管224以及耦合到位线210及行选择晶体管224的恒定电流源226，如所示。如将讨论，根据本发明的教示，光电二极管214结合JFET 222形成有源像素结构。在操作期间，光电二极管214响应于积分时间期间的入射光216而积累图像电荷。所积累的图像电荷作为输入信号耦合到JFET 222的栅极。JFET 222的漏极耦合到固定电势(在所描绘的实例中其是接地端子252)，使得JFET 222以共漏极配置耦合或是耦合源极跟随器的晶体管，其中读出信号因此输出在JFET 222的源极处。如下文将进一步详细地讨论，根据本发明的教示，JFET 222是用具有完全埋藏耗尽区域的径向沟道区域来实施，这降低暗电流产生。
[0020]如所说明的实例中所示，复位晶体管218耦合在复位电压VRESET与JFET 222的源极端子之间以在积分之前响应于复位信号RST而对像素单元212复位(例如，将光电二极管214放电/充电到预设电压VRESET)。行选择晶体管224响应于行选择信号RS选择性地将像素单元212的输出耦合到读出列位线210。在一个实例中，RST信号及RS信号可由控制电路产生，所述控制电路例如(例如)上文在图1中讨论的控制电路108。应了解，根据本发明的教示，像素单元212是在无转移晶体管的情况下实施，这降低总的晶体管数量并改善填充因数。
[0021]图3A是根据本发明的教示的说明在具有完全埋藏耗尽区域的径向沟道区域中具有可变电阻的实例像素单元312A的横截面图。应了解，如图3A中所示的像素单元312A可为图1的像素单元(例如，像素P1、P2……Pn)中的一者及/或图2的像素单元212的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。
[0022]如图3A中描绘的实例中所示，像素单元312A包含具有第一掺杂极性的半导体衬底328。例如，在所描绘的实例中，半导体衬底328具有P-掺杂。电荷积累区域330被完全埋藏在半导体衬底328中且位于半导体衬底328的第一侧表面332下方。在所说明的实例中，第一侧表面332是半导体衬底328的前侧表面。
[0023]在实例中，电荷积累区域330掺杂有极性与半导体衬底328的掺杂剂的极性相反的掺杂剂。因此，在半导体衬底328具有P-掺杂的实例中，电荷积累区域330具有N-掺杂。电荷积累区域330经耦合以响应于引导通过第二侧表面334的入射光316积累图像电荷，所述第二侧表面334是与第一侧表面332相反的表面。例如，在所描绘的实例中，第二侧表面334是半导体衬底328的后侧表面。电荷积累区域330中产生的图像电荷的数量是电荷积累区域330中响应于入射光316产生的光生电流以及积分时间的函数。
[0024]在实例中，埋藏耗尽区域350是响应于电荷积累区域330中产生的图像电荷而产生在电荷积累区域330附近。埋藏耗尽区域350被完全埋藏在半导体衬底328的第一侧表面332下方。半导体衬底328中的埋藏耗尽区域350的大小响应于电荷积累区域330中产生的图像电荷的数量而改变。
[0025]沟道区域336被安置在半导体衬底328中介于第一侧表面332与电荷积累区域330之间。在实例中，沟道区域336掺杂有极性与半导体衬底328的掺杂剂的极性相同且具有更高掺杂浓度的掺杂剂。因此，在其中半导体衬底328具有P-掺杂的实例中，沟道区域336具有P+掺杂。随着半导体衬底328中的埋藏耗尽区域350的大小变大，埋藏耗尽区域350与沟道区域336的重叠量增加。随着埋藏耗尽区域350的大小降低，埋藏耗尽区域350与沟道区域336的重叠量降低。
[0026]如所描绘的实例中说明，中心接触件340通过第一侧表面332耦合到沟道区域336的中心部分342。因而，提供通过沟道区域336的中心部分342与电荷积累区域330周围的沟道区域336的外围344之间的沟道区域336而到半导体衬底328的径向电流Ι_ΙΑ? 346的电流路径，如所示。根据本发明的教示，通过沟道区域336的径向电流路径的电阻响应于埋藏耗尽区域350响应于电荷积累区域330中的图像电荷的数量的重叠量而改变。通过沟道区域336的径向电流路径的这种可变电阻在图3A中被表示为沟道区域336的中心部分342与沟道区域336的外围344之间的可变电阻Rvar 338。
[0027]在实例中，随着埋藏耗尽区域350与沟道区域336的重叠量增加，可变电阻Rvar338的电阻增加直到埋藏耗尽区域350与沟道区域336的重叠完全“夹断”沟道区域336为止，此时沟道区域336的电荷载子耗尽且沟道区域336中的电导因此极低。因此，可变电阻Rvar 338极高且径向电流Ι_ΙΑ? 346下降到实质上零。应了解，根据本发明的教示，在埋藏耗尽区域350永远不会到达第一侧表面332的情况下，沟道区域336可完全被埋藏耗尽区域350“夹断”，这可降低暗电流。随着埋藏耗尽区域350与沟道区域336的重叠量降低，可变电阻Rvar 338的电阻相应地降低。
[0028]在一个实例中，埋藏耗尽区域350与沟道区域336的重叠量是电荷积累区域330中的图像电荷的数量的函数。相应地，根据本发明的教示，径向电流IRADIi 346的量值是电荷积累区域330中的图像 电荷的数量的函数。因此，随着电荷积累区域330中的图像电荷的数量增加，径向电流Ι_ΙΑ? 346增加。随着电荷积累区域330中的图像电荷的数量降低，径向电流IRADIAl 346降低直到沟道区域336被完全“夹断”为止，此时径向电流Ι_ΙΑ? 346下降到实质上零。
[0029]由于如上文描述可变电阻Rvar 338及径向电流IRADIAl 346响应于电荷积累区域330中的图像电荷，根据本发明的教示，响应于电荷积累区域330中积累的图像电荷的读出信号348经耦合而通过行选择晶体管324提供在中心接触件340处。在一个实例中，行选择晶体管324耦合在像素单元的位线输出(例如，图2的位线210)与中心接触件340之间。如图3A的实例中所示，行选择晶体管324经耦合以响应于耦合到行选择晶体管324的行选择信号RS将读出信号348从中心接触件340输出到位线输出。在一个实例中，恒定电流源326可在行选择晶体管324处耦合到像素单元312A的输出，如所示。
[0030]图3A中描绘的实例还示出了复位晶体管318耦合在中心接触件340与复位电压VRESET之间。在操作中，复位晶体管318经耦合以响应于耦合到复位晶体管318的复位信号RST对积累区域330中积累的图像电荷复位。例如，复位信号RST可用于在光316的积分之前对像素单元312A复位。因而，根据本发明的教示，复位晶体管318在复位操作期间接通，这将中心接触件340耦合到复位电压VRESET，且通过中心接触件340抽取出电荷积累区域330中的实质上所有积累的图像电荷。根据本发明的教示，此时，电荷积累区域330的图像电荷被完全耗尽，这使埋藏耗尽区域350变大以“夹断”沟道区域336，从而将沟道区域336的电荷载子耗尽且在复位之后及积分之前增加可变电阻Rvar 338的电阻。
[0031]图3B是根据本发明的教示的说明具有在径向沟道区域及完全埋藏耗尽区域中的具有可变电阻的JFET的像素单元312B的另一实例的横截面图。应了解，如图3B中所示的像素单元312B可为图1的像素单元(例如，像素P1、P2……Pn)中的一者及/或图2的像素单元212及/或图3A的像素单元312A的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。因此，为简洁起见无需再次详细描述经类似命名且以类似数字标记的元件。
[0032]图3B的像素单元312B与图3A的像素单元312A之间的一个区别是，图3A中说明的沟道区域336的可变电阻Rvar 338是用如图3B中所示的像素单元312B中的沟道区域336中的JFET 322表示。如图3B中描绘的实例中所示，沟道区域336的中心部分342是由JFET 322的源极端子表示或耦合到JFET 322的源极端子，且沟道区域336的外围344是由JFET 322的漏极端子表示或耦合到JFET 322的漏极端子。因此，应了解，沟道区域336的中心部分342与沟道区域336的外围344之间的沟道区域336因此是JFET 322的沟道。因而，根据本发明的教示，JFET 322的栅极响应于或耦合到电荷积累区域330，使得JFET 322的沟道的可变电阻响应于积累区域330中积累的图像电荷。如图3B中描绘的实例中所示，半导体衬底耦合到固定电势(在所描绘的实例中其是接地端子352)，使得JFET 322的漏极通过半导体衬底328耦合到接地端子352。因此，根据本发明的教示，JFET 322以共漏极配置耦合或是耦合源极跟随器的晶体管，其中读出信号348在JFET 322的源极处通过中心接触件340及行选择晶体管324输出。
[0033]应注意，根据本发明的教示，像素单元312B的操作类似于像素单元312A的操作。例如，复位晶体管318经耦合以在积分之前对电荷积累区域330中的图像电荷复位。此外，沟道区域336及/或JFET 322的沟道中的可变电阻的值响应于电荷积累区域330中的图像电荷的量，这改变埋藏耗尽区域350与沟道区域336及/或JFET 322的沟道的重叠量。因此，根据本发明的教示，读出信号348是由像素单元312B响应于电荷积累区域330中响应于入射光316产生的图像电荷的数量而输出。
[0034]图4是根据本发明的教示的说明像素单元412的一个实例的俯视图，其示出径向沟道区域436中的径向电流。应了解，图4的像素单元412可为图1的像素单元(例如，像素P1、P2……Pn)中的一者及/或图2的像素单元212及/或图3A的像素单元312A及/或图3B的像素单元312B的实例实施方案，且下文提及的经类似命名且以类似数字标记的元件类似于上文描述般耦合及发挥作用。如所示，如图4中所示的沟道区域436的外围444包围沟道区域436的中心部分442。因此，根据本发明的教示，径向电流Ι_ΙΑ? 446流过的沟道区域436是具有径向电流路径的径向沟道区域，所述径向电流路径被安置在沟道区域436的中心部分442之间的沟道区域436中且向外延伸到沟道区域436的外围444。在一个实例中，中心部分442对应于或耦合到JFET (例如，图3B的JFET 322)的源极端子，且外围444对应于或耦合到JFET(例如，图3B的JFET 322)的漏极端子。
[0035]本发明的所说明实例的上文描述，包含说明书摘要中所描述的内容，不希望为详尽的或被限制为所揭示的精确形式。虽然为了说明的目的，本文描述本发明的特定实施例及实例，但在不背离本发明的更广泛精神及范围的情况下，多种等效修改为可能的。
[0036]鉴于上文详细的描述，可对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应被解释为将本发明限制于说明书及权利要求书中揭示的特定实施例。实情是，所述范围将完全由所附权利要求确定，所述权利要求应根据权利要求解释的公认原则来解释。因此，本说明书及图被认为是说明性的而不是限制性的。
【主权项】
1.一种像素单元，其包括: 半导体衬底，其具有第一掺杂极性； 具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反； 沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及 中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处。2.根据权利要求1所述的像素单元，其进一步包括响应于所述图像电荷的埋藏耗尽区域，其中所述埋藏耗尽区域完全产生在所述第一侧表面下方，且与靠近所述电荷积累区域的所述沟道区域重叠以响应于所述电荷积累区域中积累的所述图像电荷调整所述沟道区域的所述可变电阻。3.根据权利要求1所述的像素单元，其中所述沟道区域的所述外围包围所 述沟道区域的所述中心部分使得所述沟道区域是具有所述径向电流路径的径向沟道区域，所述径向电流路径被安置在所述沟道区域中介于所述沟道区域的所述中心部分与所述沟道区域的所述外围之间。4.根据权利要求1所述的像素单元，其中所述沟道区域的所述中心部分是结型场效应晶体管JFET的第一端子，其中所述沟道区域的所述外围是所述JFET的第二端子，其中所述沟道区域的所述中心部分与所述沟道区域的所述外围之间的所述沟道区域是所述JFET的沟道，且其中所述JFET的栅极耦合到所述电荷积累区域使得所述JFET的所述沟道的可变电阻响应于所述积累区域中积累的所述图像电荷。5.根据权利要求4所述的像素单元，其中所述JFET的所述第一及第二端子包括所述JFET的源极及漏极。6.根据权利要求5所述的像素单元，其中所述JFET的所述漏极通过所述半导体衬底耦合到第一电势，使得所述JFET是耦合源极跟随器的JFET。7.根据权利要求1所述的像素单元，其进一步包括耦合在所述中心接触件与复位电压之间的复位晶体管，其中所述复位晶体管经耦合以响应于耦合到所述复位晶体管的复位信号而对所述积累区域中积累的所述图像电荷复位。8.根据权利要求1所述的像素单元，其进一步包括耦合在所述像素单元的位线输出与所述中心接触件之间的行选择晶体管，其中所述行选择晶体管经耦合以响应于耦合到所述行选择晶体管的行选择信号将所述读出信号从所述中心接触件输出到所述位线输出。9.根据权利要求8所述的像素单元，其进一步包括耦合到所述像素单元的所述位线输出的恒定电流源。10.根据权利要求1所述的像素单元，其中所述半导体衬底具有第一掺杂浓度的所述第一掺杂极性，且其中所述沟道区域具有第二掺杂浓度的所述第一掺杂极性，其中所述第二掺杂浓度大于所述第一掺杂浓度。11.根据权利要求1所述的像素单元，其中所述第一掺杂极性是P型掺杂极性，且其中所述第二掺杂极性是η型掺杂极性。12.根据权利要求1所述的像素单元，其中所述第一侧是所述半导体衬底的前侧，且其中所述第二侧是所述半导体衬底的后侧。13.一种成像传感器系统，其包括: 像素阵列，其具有安置在具有第一掺杂极性的半导体衬底中的多个像素单元，其中所述多个像素单元中的每一者包含: 具有第二掺杂极性的电荷积累区域，其被完全埋藏在所述半导体衬底中在所述半导体衬底的第一侧表面下方，其中所述第二掺杂极性与所述第一掺杂极性相反，其中所述电荷积累区域经耦合以响应于引导通过半导体衬底的第二侧表面的光而积累图像电荷，其中所述第二侧表面与所述第一侧表面相反； 沟道区域，其被安置在所述半导体衬底中介于所述第一侧表面与所述电荷积累区域之间，其中所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷；以及 中心接触件，其通过所述第一侧表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径，其中响应于所述电荷积累区域中积累的所述图像电荷的读出信号经耦合以被提供于所述中心接触件处； 控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及 读出电路，其耦合到所述像素阵列以从所述多个像素单元中的每一者读出所述读出信号。14.根据权利要求13所述的成像传感器系统，其进一步包括功能逻辑，所述功能逻辑耦合到所述读出电路以存储来自所述多个像素单元中的每一者的所述读出信号。15.根据权利要求13所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含响应于所述图像电荷的埋藏耗尽区域，其中所述埋藏耗尽区域完全产生在所述第一侧表面下方，且与靠近所述电荷积累区域的所述沟道区域重叠以响应于所述电荷积累区域中积累的所述图像电荷调整所述沟道区域的所述可变电阻。16.根据权利要求13所述的成像传感器系统，其中所述沟道区域的所述外围包围所述沟道区域的所述中心部分，使得所述沟道区域是具有所述径向电流路径的径向沟道区域，所述径向电流路径被安置在所述沟道区域中介于所述沟道区域的所述中心部分与所述沟道区域的所述外围之间。17.根据权利要求13所述的成像传感器系统，其中所述沟道区域的所述中心部分是结型场效应晶体管JFET的第一端子，其中所述沟道区域的所述外围是所述JFET的第二端子，其中所述沟道区域的所述中心部分与所述沟道区域的所述外围之间的所述沟道区域是所述JFET的沟道，且其中所述JFET的栅极耦合到所述电荷积累区域使得所述JFET的所述沟道的可变电阻响应于所述积累区域中积累的所述图像电荷。18.根据权利要求17所述的成像传感器系统，其中所述JFET的所述第一及第二端子包括所述JFET的源极及漏极。19.根据权利要求18所述的成像传感器系统，其中所述JFET的所述漏极通过所述半导体衬底耦合到第一电势使得所述JFET是耦合源极跟随器的JFET。20.根据权利要求13所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含耦合在所述中心接触件与复位电压之间的复位晶体管，其中所述复位晶体管经耦合以响应于耦合到所述复位晶体管的复位信号而对所述积累区域中积累的所述图像电荷复位。21.根据权利要求13所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含耦合在所述像素单元的位线输出与所述中心接触件之间的行选择晶体管，其中所述行选择晶体管经耦合以响应于耦合到所述行选择晶体管的行选择信号将所述读出信号从所述中心接触件输出到所述位线输出。22.根据权利要求21所述的成像传感器系统，其中所述多个像素单元中的每一者进一步包含耦合到所述像素单元的所述位线输出的恒定电流源。23.根据权利要求13所述的成像传感器系统，其中所述半导体衬底具有第一掺杂浓度的所述第一掺杂极性，且其中所述多个像素单元中的每一者的所述沟道区域具有第二掺杂浓度的所述第一掺杂极性，其中所述第二掺杂浓度大于所述第一掺杂浓度。24.根据权利要求13所述的成像传感器系统，其中所述第一掺杂极性是ρ型掺杂极性，且其中所述第二掺杂极性是η型掺杂极性。25.根据权利要求13所述的成像传感器系统，其中所述第一侧是所述半导体衬底的前侦h且其中所述第二侧是所述半导体衬底的后侧。
【专利摘要】本申请案涉及一种具有具备中心接触件的沟道区域的光传感器。像素单元包含完全埋藏在具有第一掺杂极性的半导体衬底中在第一表面下方的具有第二掺杂极性的电荷积累区域。所述电荷积累区域响应于引导通过第二表面的光而积累图像电荷。沟道区域被安置在所述半导体衬底中介于所述第一表面与所述电荷积累区域之间。所述沟道区域的可变电阻响应于所述电荷积累区域中积累的所述图像电荷。中心接触件通过所述第一表面耦合到所述沟道区域的中心部分以提供通过所述沟道区域的所述中心部分与所述电荷积累区域周围的所述沟道区域的外围之间的所述沟道区域到所述半导体衬底的径向电流路径。在所述中心接触件处提供响应于所述电荷积累区域中的所述图像电荷的读出信号。
【IPC分类】H01L27/146
【公开号】CN105489622
【申请号】CN201510642365
【发明人】纳伊尔·I·哈利乌林
【申请人】全视科技有限公司
【公开日】2016年4月13日
【申请日】2015年9月30日
【公告号】US20160099283
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