一种全局曝光像元的防漏光存储电容结构及其形成方法
一种全局曝光像元的防漏光存储电容结构及其形成方法
【技术领域】
[0001]本发明涉及集成电路制造技术领域，更具体地，涉及一种CMOS图像传感器中全局曝光像元的防漏光存储电容结构及其形成方法。
【背景技术】
[0002]图像传感器是指将光信号转换为电信号的装置，通常大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。
[0003]CMOS图像传感器和传统的C⑶传感器相比，具有低功耗、低成本以及与CMOS工艺相兼容等特点，因此得到越来越广泛的应用。现在，CMOS图像传感器不仅已应用于消费电子领域，例如微型数码相机(DSC)、手机摄像头、摄像机和数码单反(DSLR)中，而且，在汽车电子、监控、生物技术及医学等领域也得到了广泛的应用。
[0004]CMOS图像传感器的像素单元是图像传感器实现感光的核心器件，最常用的像素单元为包含一个光电二极管和四个晶体管的有源像素结构。在这些器件中，光电二极管是感光单元，实现对光线的收集和光电转换;其它的M0S晶体管是控制单元，主要实现对光电二极管的选中、复位、信号放大和读出的控制。一个像素单元中M0S晶体管的多少，决定了非感光区域所占的面积大小。包含四个晶体管的像素结构通常称为4T像素单元。
[0005]在数码相机中通常有两种快门控制方式:即机械快门和电子快门。机械快门通过安装在CMOS图像传感器前面的机械件的开合来控制曝光时间；电子快门通过像素单元的时序控制来改变积分时间，从而达到控制曝光时间的目的。由于机械快门需要机械件，会占用数码相机的面积，因此不适用于便携式的数码相机。对于视频监控应用而言，由于通常是进行视频采集，因此，一般采用电子快门控制曝光时间。电子快门又分为两种:即卷帘式和全局曝光式。卷帘式电子快门的每行之间的曝光时间是不一致的，在拍摄高速物体时容易造成拖影现象;而全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储节点，最后将存储节点的信号逐行输出。全局曝光式电子快门由于所有行在同一时间进行曝光，所以不会造成拖影现象。
[0006]随着CMOS图像传感器在工业、车载、道路监控和高速相机中越来越广泛的应用，对于可以捕捉高速运动物体图像的图像传感器的需求进一步提高。为了监控高速物体，CMOS图像传感器需要使用全局曝光的像素单元(简称全局像元)，而全局曝光像素单元中用于存储电荷信号的存储节点对于光源的寄生响应是一个非常重要的指标。在实际应用中，根据每个像素单元使用晶体管的数目，全局曝光像素单元有4T、5T、6T、8T和12T等。虽然各种像素单元中的晶体管数目不同，但它们对其中的存储电容的防漏光要求是相同的。
[0007]请参阅图1，图1是现有的一种8Τ全局曝光像素单元的电路结构。如图1所示，以8Τ全局曝光像素单元为例，电荷存储节点就是其中的M0S电容C1和C2。存储节点的光源寄生响应是指存储节点电容对入射光的寄生响应。对于像素单元而言，入射到像素单元表面的光线由于折射和散射的原因而不能全部聚焦到光电二极管表面，有部分光线可能入射到存储节点C1和C2上，C1和C2在入射光的照射下也可以像光电二极管一样产生光电响应。由于入射光的照射而在Cl和C2上产生的电荷，会影响原来存储在上面的由光电二极管产生的电压信号，因而造成了信号的失真。
[0008]CMOS工艺中的M0S存储电容包括M0S常规电容和M0S变容电容，M0S电容按照掺杂类型又可以分为N型和P型两种结构。请进一步参阅图2，图2是现有的一种常规N型M0S变容电容结构。以N型M0S变容电容为例，其截面结构如图2所示，M0S电容是一个在P型衬底10上形成的两端器件。电容的上极板为N型多晶12，并具有边墙14，下极板由N阱17、N+源漏区15和N型轻掺杂源漏区16组成;CMOS工艺中的栅氧化层13作为电容极板之间的介质层，并通过浅槽隔离11进行器件之间的物理隔离。
[0009]在像素单元中，为了防止金属硅化物对光电二极管感光和暗电流的影响，通常使用硅化物阻挡工艺，也就是在像素单元阵列中不形成金属硅化物，这就造成像素单元中的存储电容上缺少了一层不透光的金属硅化物来屏蔽入射光线对存储信号的影响。
[0010]同时，在CMOS工艺中，为了减小器件的横向电场，需要使用N型轻掺杂的源漏区，因此，需要使用边墙将N+注入和N型轻掺杂源漏区注入分开，边墙的引入也同时可以防止N+多晶和N+源漏区上面的金属硅化物之间的短接。由于边墙使用的介质层通常是氧化硅或氮化硅，而氧化硅和氮化硅对入射光线来说是全透明的，因此，入射光线(如图2中的斜向虚线箭头所指)可以穿透边墙、N型多晶和N+源漏区进入电容的多晶上极板和N阱下极板区域，造成M0S电容中存储的电荷信号的失真，最终造成CMOS图像传感器输出信号的失真。
[0011]因此，如何有效防止入射光进入M0S电容电荷信号存储区，避免因漏光现象所带来的存储信号的失真，已成为业界一个重要课题。
【发明内容】
[0012]本发明的目的在于克服现有技术存在的上述缺陷，提供一种全局曝光像元的防漏光存储电容结构及其形成方法，可有效防止入射光进入M0S电容电荷信号存储区，避免因漏光现象所带来的存储信号的失真。
[0013]为实现上述目的，本发明的技术方案如下:
[0014]—种全局曝光像元的防漏光存储电容结构，包括形成于衬底中的下极板和形成于衬底上的上极板，在衬底上围绕上极板设有一罩形的光屏蔽层结构，其至少部分向下延伸进入衬底中，并将下极板的侧部包围。
[0015]优选地，所述衬底为P型，在所述衬底中形成有N阱、N+源漏区和N型轻掺杂源漏区，其作为下极板，位于源漏之间的衬底上形成有N型多晶，其作为上极板，以栅氧化层作为上、下极板之间的介质层，并通过形成于源漏区外侧的浅槽隔离作为器件之间的隔离，所述光屏蔽层的罩形侧壁下端至少部分向下延伸进入浅槽隔离中，以从外侧将N阱、N+源漏区和N型轻掺杂源漏区包围，所述光屏蔽层与上极板之间保持间距设置。
[0016]优选地，所述光屏蔽层与上极板之间填充有介质层。
[0017]优选地，罩形的所述光屏蔽层由竖直设置的环状第一接触孔侧壁和水平连接第一接触孔设置的第一金属层顶盖组成，所述第一金属层作为下极板的引出。
[0018]优选地，与所述第一金属层间隔设有第二金属层，所述第二金属层通过其下方第二接触孔连接上极板，作为上极板的引出。
[0019]优选地，所述第一、第二金属层同层设置。
[0020]—种全局曝光像元的防漏光存储电容结构的形成方法，包括:
[0021]步骤一:提供一衬底，在所述衬底中形成阱区、源漏区和轻掺杂源漏区，作为存储电容的下极板，在有源区外侧形成浅槽隔离，在所述衬底上形成栅氧化层，以及在源漏之间的所述栅氧化层上形成存储电容的多晶上极板；
[0022]步骤二:通过图形化的接触孔刻蚀形成沿有源区边缘并围绕上极板的环状第一接触孔作为屏蔽层，以及与第一接触孔相间隔并连接上极板的第二接触孔；
[0023]步骤三:沉积一金属层并图形化，形成覆盖连接环状第一接触孔的第一金属层作为屏蔽层，以及与第一金属层相间隔并连接第二接触孔的第二金属层。
[0024]优选地，步骤二中，在形成第一接触孔时，通过接触孔过刻蚀，使第一接触孔至少部分向下延伸进入浅槽隔离中，以从外侧将阱区、源漏区和轻掺杂源漏区包围。
[0025]优选地，所述衬底为P型，并在所述衬底中形成N阱、N+源漏区和N型轻掺杂源漏区作为存储电容的下极板，在所述衬底上形成N型多晶作为存储电容的上极板。
[0026]优选地，所述接触孔的填充金属为钨，所述金属层金属为铝或铜。
[0027]从上述技术方案可以看出，本发明通过在M0S电容上极板周围覆盖由环状接触孔和金属层组成的罩形屏蔽层，并通过接触孔过刻蚀形成延伸将下极板包围的复合结构，来对入射光进行屏蔽，由于金属层和接触孔都具有不透光的特性，因此入射光线将被屏蔽层复合结构全部反射，从而避免了入射光从上极板的多晶侧壁和下极板的源漏区进入M0S电容电荷信号存储区，可以防止因漏光现象所带来的存储信号的失真。
【附图说明】
[0028]图1是现有的一种8T全局曝光像素单元的电路结构；
[0029]图2是现有的一种常规N型M0S变容电容结构；
[0030]图3是本发明一较佳实施例的一种全局曝光像元的防漏光存储电容结构示意图；
[0031]图4是图3中用于制作防漏光存储电容的版图结构。
【具体实施方式】
[0032]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0033]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0034]在以下本发明的【具体实施方式】中，请参阅图3，图3是本发明一较佳实施例的一种全局曝光像元的防漏光存储电容结构示意图。如图3所示，本发明的一种全局曝光像元的防漏光存储电容结构，建立在一半导体衬底20上，包括形成于衬底中的下极板和形成于衬底上的上极板。其中，可通过在所述衬底20中形成阱区30、源漏区28和轻掺杂源漏区29，作为存储电容的下极板;并通过在位于源漏之间的衬底20上形成多晶23的栅极结构，作为存储电容的上极板。由阱区30、源漏区28和轻掺杂源漏区29构成CMOS器件的有源区。所述上极板23的栅极结构可具有边墙结构25，并可通过在上、下极板之间设置一栅氧化层24作为上、下极板之间的隔离介质层。此外，可通过在源漏区(有源区)外侧形成浅槽隔离结构21，来作为器件之间的隔离。因此，可采用在常规的CMOS工艺中形成本发明的M0S存储电容结构。
[0035]作为一可选的实施方式，所述衬底20可为P型，并在所述衬底中形成有N阱30、N+源漏区28和N型轻掺杂源漏区29，作为本发明存储电容的下极板;在位于源漏之 间的衬底20上形成有N型多晶23，作为本发明存储电容的上极板。
[0036]请继续参阅图3。在衬底上围绕上极板23设有一罩形的光屏蔽层结构22和26，可利用其不透光的特性，将入射光线全部反射，避免入射光从上极板的多晶侧壁进入M0S电容电荷信号存储区。进一步的，可使得该罩形的光屏蔽层22和26至少部分向下延伸进入衬底20中，并通过该延伸部27将下极板(S卩N阱30、N+源漏区28和N型轻掺杂源漏区29)的侧部包围，目的是避免入射光从源漏区进入M0S电容电荷信号存储区。具体来说，可通过使所述光屏蔽层的罩形侧壁26下端至少部分向下延伸进入浅槽隔离21中，以通过其延伸部27从外侧将N阱30、N+源漏区28和N型轻掺杂源漏区29包围。
[0037]请继续参阅图3。作为一优选的实施方式，可利用一竖直设置的环状第一接触孔26来形成罩形的所述光屏蔽层的侧壁，并使得该第一接触孔27沿有源区边缘并围绕上极板23设置;同时，可在第一接触孔26上方、利用一水平设置并连接第一接触孔的第一金属层22来形成罩形的所述光屏蔽层的顶盖。为了使第一接触孔26能够至少部分向下延伸进入浅槽隔离21中，应使得环状的第一接触孔26的位置至少部分超出有源区的边界设置。此结构可通过接触孔工艺，对第一接触孔26进行过刻蚀，使其向下刻蚀掉部分浅槽隔离21中的介质填充材料而形成一延伸部27，并填充接触孔金属来实现。
[0038]请继续参阅图3。所述光屏蔽层22和26与上极板23之间保持间距设置。作为一可选的实施方式，可在所述光屏蔽层与上极板之间填充介质层材料;也可在所述光屏蔽层22和26与上极板23之间形成空腔结构。由于第一接触孔的下部与源漏区接触、上部与第一金属层接触，因此，可利用第一金属层22作为电容下极板的引出。
[0039]请参阅图4，图4是图3中用于制作防漏光存储电容的版图结构;并请结合参阅图3，图3中的器件结构可看作是图4中A-A向剖视结构的体现。如图4所示，可通过版图设计，在电容上采用大面积覆盖一层分隔成两部分的第一金属层22和第二金属层33，使得所述第一、第二金属层22、33按同层设置。其中，第一金属层22下方相连设有环状的第一接触孔26，将N型多晶23包围起来;第一接触孔26位于有源区31的边缘，并部分露出，将有源区包围，因而电容的下极板可通过大面积覆盖的第一金属层22进行引出；第二金属层33位于N型多晶23的电极引出部上方，并通过其下方的第二接触孔32连接N型多晶，作为电容的上极板引出。
[0040]对上述的第一、第二接触孔26、32可采用金属钨进行填充，并可采用沉积金属铝或电镀铜作为第一、第二金属层22、33材料。由于第一金属层22、第一接触孔26都具有不透光的特性，因此入射光线可被由第一金属层22和第一接触孔26(包括其延伸部27)构成的复合结构全部反射，避免了入射光从多晶23的侧壁上以及下极板的源漏区进入M0S电容电荷信号存储区，从而可以防止存储信号的失真。
[0041]下面通过【具体实施方式】，对本发明的一种全局曝光像元的防漏光存储电容结构的形成方法进行详细说明。
[0042]请结合参阅图3、图4XM0S工艺中的M0S存储电容包括M0S常规电容和M0S变容电容，M0S电容按照掺杂类型又可以分为N型或P型两种结构，其对应采用P型或N型衬底(即硅片)。以在常规的CMOS工艺中形成本发明的N型M0S变容电容的过程为例，首先通过图4的版图设计，使得电容上有大面积金属层(包括图形化的第一、第二金属层22、33)覆盖、第一接触孔26呈环状并位于有源区31边缘;其中电容的下极板通过大面积覆盖的第一金属层屏蔽层22作为引出，电容的上极板通过N型多晶23、常规的第二接触孔32和第二金属层33进行引出。
[0043]然后，即可通过使用常规的CMOS工艺制造技术，来制作防漏光的存储电容结构。本发明的一种全局曝光像元的防漏光存储电容结构的形成方法，可包括以下步骤:
[0044]步骤一:首先，在P型的硅片衬底20中使用常规CMOS工艺定义出有源区31，并形成浅槽隔离21、N阱30;在所述衬底上沉积形成栅氧化层24，在源漏之间的所述栅氧化层上形成存储电容的N型多晶上极板23，以及形成边墙25;并通过多次不同的离子注入，在所述衬底中形成N+源漏区28和N型轻掺杂源漏区29，与N阱30—起构成存储电容的下极板。
[0045]其中，N型多晶作为N型变容M0S电容的上极板和常规M0S管的栅极，N阱作为N型变容M0S电容的下极板和常规M0S管的阱区；栅氧化层作为N型变容M0S电容的介质层和常规M0S管的栅氧层。
[0046]步骤二:利用常规CMOS工艺中的接触孔刻蚀并进行接触孔的图形化，形成沿有源区31边缘并围绕上极板23的环状第一接触孔26作为屏蔽层，以及与第一接触孔相间隔并连接上极板的第二接触孔32。
[0047]并且，作为一优选的实施方式，在形成环状的第一接触孔26时，通过接触孔过刻蚀，使第一接触孔至少部分向下延伸进入浅槽隔离21中，形成一延伸部27，并通过该延伸部27从外侧将阱区30、源漏区28和轻掺杂源漏区29进行包围。由于浅槽隔离区域21通常为氧化层结构，无法反射光线，因此，本发明通过在浅槽隔离区域形成过刻蚀的第一接触孔结构26和27，对浅槽隔离区域的氧化层结构和电容的下极板进行阻断，可以防止斜入射光进入电容的下极板。
[0048]步骤三:利用常规CMOS工艺沉积一金属层，并通过光刻和刻蚀图形化金属层，形成覆盖并连接环状第一接触孔26的第一金属层22作为屏蔽层，以及形成与第一金属层相间隔并连接第二接触孔32的第二金属层33。
[0049]其中，第一金属层22作为电容下极板的引出，第二金属层33作为电容上极板的引出。作为可选的实施方式，所述第一、第二接触孔26、32可以采用金属钨进行填充，所述第一、第二金属层22、33可以米用沉积金属招或电镀铜形成。
[0050]综上所述，本发明通过在M0S电容上极板周围覆盖由环状接触孔和金属层组成的罩形屏蔽层，并通过接触孔过刻蚀形成延伸将下极板包围的复合结构，来对入射光进行屏蔽，由于金属层和接触孔都具有不透光的特性，因此入射光线将被屏蔽层复合结构全部反射，从而避免了入射光从上极板的多晶侧壁和下极板的源漏区进入M0S电容电荷信号存储区，可以防止因漏光现象所带来的存储信号的失真。
[0051]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种全局曝光像元的防漏光存储电容结构，包括形成于衬底中的下极板和形成于衬底上的上极板，其特征在于，在衬底上围绕上极板设有一罩形的光屏蔽层结构，其至少部分向下延伸进入衬底中，并将下极板的侧部包围。2.根据权利要求1所述的存储电容结构，其特征在于，所述衬底为P型，在所述衬底中形成有N阱、N+源漏区和N型轻掺杂源漏区，其作为下极板，位于源漏之间的衬底上形成有N型多晶，其作为上极板，以栅氧化层作为上、下极板之间的介质层，并通过形成于源漏区外侧的浅槽隔离作为器件之间的隔离，所述光屏蔽层的罩形侧壁下端至少部分向下延伸进入浅槽隔离中，以从外侧将N阱、N+源漏区和N型轻掺杂源漏区包围，所述光屏蔽层与上极板之间保持间距设置。3.根据权利要求1或2所述的存储电容结构，其特征在于，所述光屏蔽层与上极板之间填充有介质层。4.根据权利要求1或2所述的存储电容结构，其特征在于，罩形的所述光屏蔽层由竖直设置的环状第一接触孔侧壁和水平连接第一接触孔设置的第一金属层顶盖组成，所述第一金属层作为下极板的引出。5.根据权利要求4所述的存储电容结构，其特征在于，与所述第一金属层间隔设有第二金属层，所述第二金属层通过其下方第二接触孔连接上极板，作为上极板的引出。6.根据权利要求5所述的存储电容结构，其特征在于，所述第一、第二金属层同层设置。7.—种全局曝光像元的防漏光存储电容结构的形成方法，其特征在于，包括: 步骤一:提供一衬底，在所述衬底中形成阱区、源漏区和轻掺杂源漏区，作为存储电容的下极板，在有源区外侧形成浅槽隔离，在所述衬底上形成栅氧化层，以及在源漏之间的所述栅氧化层上形成存储电容的多晶上极板； 步骤二:通过图形化的接触孔刻蚀形成沿有源区边缘并围绕上极板的环状第一接触孔作为屏蔽层，以及与第一接触孔相间隔并连接上极板的第二接触孔； 步骤三:沉积一金属层并图形化，形成覆盖连接环状第一接触孔的第一金属层作为屏蔽层，以及与第一金属层相间隔并连接第二接触孔的第二金属层。8.根据权利要求7所述的存储电容结构的形成方法，其特征在于，步骤二中，在形成第一接触孔时，通过接触孔过刻蚀，使第一接触孔至少部分向下延伸进入浅槽隔离中，以从外侧将阱区、源漏区和轻掺杂源漏区包围。9.根据权利要求7所述的存储电容结构的形成方法，其特征在于，所述衬底为P型，并在所述衬底中形成N阱、N+源漏区和N型轻掺杂源漏区作为存储电容的下极板，在所述衬底上形成N型多晶作为存储电容的上极板。10.根据权利要求7所述的存储电容结构的形成方法，其特征在于，所述接触孔的填充金属为钨，所述金属层金属为铝或铜。
【专利摘要】本发明公开了一种全局曝光像元的防漏光存储电容结构及其形成方法，通过在MOS电容上极板周围覆盖由环状接触孔和金属层组成的罩形屏蔽层，并通过接触孔过刻蚀形成延伸将下极板包围的复合结构，来对入射光进行屏蔽，由于金属层和接触孔都具有不透光的特性，因此入射光线将被屏蔽层复合结构全部反射，从而避免了入射光从上极板的多晶侧壁和下极板的源漏区进入MOS电容电荷信号存储区，可以防止因漏光现象所带来的存储信号的失真。
【IPC分类】H01L29/94, H01L27/146, H01L21/8238, H01L23/552
【公开号】CN105489625
【申请号】CN201510837056
【发明人】顾学强, 赵宇航, 周伟
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司
【公开日】2016年4月13日
【申请日】2015年11月26日
【技术领域】
[0001]本发明涉及集成电路制造技术领域，更具体地，涉及一种CMOS图像传感器中全局曝光像元的防漏光存储电容结构及其形成方法。
【背景技术】
[0002]图像传感器是指将光信号转换为电信号的装置，通常大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。
[0003]CMOS图像传感器和传统的C⑶传感器相比，具有低功耗、低成本以及与CMOS工艺相兼容等特点，因此得到越来越广泛的应用。现在，CMOS图像传感器不仅已应用于消费电子领域，例如微型数码相机(DSC)、手机摄像头、摄像机和数码单反(DSLR)中，而且，在汽车电子、监控、生物技术及医学等领域也得到了广泛的应用。
[0004]CMOS图像传感器的像素单元是图像传感器实现感光的核心器件，最常用的像素单元为包含一个光电二极管和四个晶体管的有源像素结构。在这些器件中，光电二极管是感光单元，实现对光线的收集和光电转换;其它的M0S晶体管是控制单元，主要实现对光电二极管的选中、复位、信号放大和读出的控制。一个像素单元中M0S晶体管的多少，决定了非感光区域所占的面积大小。包含四个晶体管的像素结构通常称为4T像素单元。
[0005]在数码相机中通常有两种快门控制方式:即机械快门和电子快门。机械快门通过安装在CMOS图像传感器前面的机械件的开合来控制曝光时间；电子快门通过像素单元的时序控制来改变积分时间，从而达到控制曝光时间的目的。由于机械快门需要机械件，会占用数码相机的面积，因此不适用于便携式的数码相机。对于视频监控应用而言，由于通常是进行视频采集，因此，一般采用电子快门控制曝光时间。电子快门又分为两种:即卷帘式和全局曝光式。卷帘式电子快门的每行之间的曝光时间是不一致的，在拍摄高速物体时容易造成拖影现象;而全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储节点，最后将存储节点的信号逐行输出。全局曝光式电子快门由于所有行在同一时间进行曝光，所以不会造成拖影现象。
[0006]随着CMOS图像传感器在工业、车载、道路监控和高速相机中越来越广泛的应用，对于可以捕捉高速运动物体图像的图像传感器的需求进一步提高。为了监控高速物体，CMOS图像传感器需要使用全局曝光的像素单元(简称全局像元)，而全局曝光像素单元中用于存储电荷信号的存储节点对于光源的寄生响应是一个非常重要的指标。在实际应用中，根据每个像素单元使用晶体管的数目，全局曝光像素单元有4T、5T、6T、8T和12T等。虽然各种像素单元中的晶体管数目不同，但它们对其中的存储电容的防漏光要求是相同的。
[0007]请参阅图1，图1是现有的一种8Τ全局曝光像素单元的电路结构。如图1所示，以8Τ全局曝光像素单元为例，电荷存储节点就是其中的M0S电容C1和C2。存储节点的光源寄生响应是指存储节点电容对入射光的寄生响应。对于像素单元而言，入射到像素单元表面的光线由于折射和散射的原因而不能全部聚焦到光电二极管表面，有部分光线可能入射到存储节点C1和C2上，C1和C2在入射光的照射下也可以像光电二极管一样产生光电响应。由于入射光的照射而在Cl和C2上产生的电荷，会影响原来存储在上面的由光电二极管产生的电压信号，因而造成了信号的失真。
[0008]CMOS工艺中的M0S存储电容包括M0S常规电容和M0S变容电容，M0S电容按照掺杂类型又可以分为N型和P型两种结构。请进一步参阅图2，图2是现有的一种常规N型M0S变容电容结构。以N型M0S变容电容为例，其截面结构如图2所示，M0S电容是一个在P型衬底10上形成的两端器件。电容的上极板为N型多晶12，并具有边墙14，下极板由N阱17、N+源漏区15和N型轻掺杂源漏区16组成;CMOS工艺中的栅氧化层13作为电容极板之间的介质层，并通过浅槽隔离11进行器件之间的物理隔离。
[0009]在像素单元中，为了防止金属硅化物对光电二极管感光和暗电流的影响，通常使用硅化物阻挡工艺，也就是在像素单元阵列中不形成金属硅化物，这就造成像素单元中的存储电容上缺少了一层不透光的金属硅化物来屏蔽入射光线对存储信号的影响。
[0010]同时，在CMOS工艺中，为了减小器件的横向电场，需要使用N型轻掺杂的源漏区，因此，需要使用边墙将N+注入和N型轻掺杂源漏区注入分开，边墙的引入也同时可以防止N+多晶和N+源漏区上面的金属硅化物之间的短接。由于边墙使用的介质层通常是氧化硅或氮化硅，而氧化硅和氮化硅对入射光线来说是全透明的，因此，入射光线(如图2中的斜向虚线箭头所指)可以穿透边墙、N型多晶和N+源漏区进入电容的多晶上极板和N阱下极板区域，造成M0S电容中存储的电荷信号的失真，最终造成CMOS图像传感器输出信号的失真。
[0011]因此，如何有效防止入射光进入M0S电容电荷信号存储区，避免因漏光现象所带来的存储信号的失真，已成为业界一个重要课题。
【发明内容】
[0012]本发明的目的在于克服现有技术存在的上述缺陷，提供一种全局曝光像元的防漏光存储电容结构及其形成方法，可有效防止入射光进入M0S电容电荷信号存储区，避免因漏光现象所带来的存储信号的失真。
[0013]为实现上述目的，本发明的技术方案如下:
[0014]—种全局曝光像元的防漏光存储电容结构，包括形成于衬底中的下极板和形成于衬底上的上极板，在衬底上围绕上极板设有一罩形的光屏蔽层结构，其至少部分向下延伸进入衬底中，并将下极板的侧部包围。
[0015]优选地，所述衬底为P型，在所述衬底中形成有N阱、N+源漏区和N型轻掺杂源漏区，其作为下极板，位于源漏之间的衬底上形成有N型多晶，其作为上极板，以栅氧化层作为上、下极板之间的介质层，并通过形成于源漏区外侧的浅槽隔离作为器件之间的隔离，所述光屏蔽层的罩形侧壁下端至少部分向下延伸进入浅槽隔离中，以从外侧将N阱、N+源漏区和N型轻掺杂源漏区包围，所述光屏蔽层与上极板之间保持间距设置。
[0016]优选地，所述光屏蔽层与上极板之间填充有介质层。
[0017]优选地，罩形的所述光屏蔽层由竖直设置的环状第一接触孔侧壁和水平连接第一接触孔设置的第一金属层顶盖组成，所述第一金属层作为下极板的引出。
[0018]优选地，与所述第一金属层间隔设有第二金属层，所述第二金属层通过其下方第二接触孔连接上极板，作为上极板的引出。
[0019]优选地，所述第一、第二金属层同层设置。
[0020]—种全局曝光像元的防漏光存储电容结构的形成方法，包括:
[0021]步骤一:提供一衬底，在所述衬底中形成阱区、源漏区和轻掺杂源漏区，作为存储电容的下极板，在有源区外侧形成浅槽隔离，在所述衬底上形成栅氧化层，以及在源漏之间的所述栅氧化层上形成存储电容的多晶上极板；
[0022]步骤二:通过图形化的接触孔刻蚀形成沿有源区边缘并围绕上极板的环状第一接触孔作为屏蔽层，以及与第一接触孔相间隔并连接上极板的第二接触孔；
[0023]步骤三:沉积一金属层并图形化，形成覆盖连接环状第一接触孔的第一金属层作为屏蔽层，以及与第一金属层相间隔并连接第二接触孔的第二金属层。
[0024]优选地，步骤二中，在形成第一接触孔时，通过接触孔过刻蚀，使第一接触孔至少部分向下延伸进入浅槽隔离中，以从外侧将阱区、源漏区和轻掺杂源漏区包围。
[0025]优选地，所述衬底为P型，并在所述衬底中形成N阱、N+源漏区和N型轻掺杂源漏区作为存储电容的下极板，在所述衬底上形成N型多晶作为存储电容的上极板。
[0026]优选地，所述接触孔的填充金属为钨，所述金属层金属为铝或铜。
[0027]从上述技术方案可以看出，本发明通过在M0S电容上极板周围覆盖由环状接触孔和金属层组成的罩形屏蔽层，并通过接触孔过刻蚀形成延伸将下极板包围的复合结构，来对入射光进行屏蔽，由于金属层和接触孔都具有不透光的特性，因此入射光线将被屏蔽层复合结构全部反射，从而避免了入射光从上极板的多晶侧壁和下极板的源漏区进入M0S电容电荷信号存储区，可以防止因漏光现象所带来的存储信号的失真。
【附图说明】
[0028]图1是现有的一种8T全局曝光像素单元的电路结构；
[0029]图2是现有的一种常规N型M0S变容电容结构；
[0030]图3是本发明一较佳实施例的一种全局曝光像元的防漏光存储电容结构示意图；
[0031]图4是图3中用于制作防漏光存储电容的版图结构。
【具体实施方式】
[0032]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0033]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
[0034]在以下本发明的【具体实施方式】中，请参阅图3，图3是本发明一较佳实施例的一种全局曝光像元的防漏光存储电容结构示意图。如图3所示，本发明的一种全局曝光像元的防漏光存储电容结构，建立在一半导体衬底20上，包括形成于衬底中的下极板和形成于衬底上的上极板。其中，可通过在所述衬底20中形成阱区30、源漏区28和轻掺杂源漏区29，作为存储电容的下极板;并通过在位于源漏之间的衬底20上形成多晶23的栅极结构，作为存储电容的上极板。由阱区30、源漏区28和轻掺杂源漏区29构成CMOS器件的有源区。所述上极板23的栅极结构可具有边墙结构25，并可通过在上、下极板之间设置一栅氧化层24作为上、下极板之间的隔离介质层。此外，可通过在源漏区(有源区)外侧形成浅槽隔离结构21，来作为器件之间的隔离。因此，可采用在常规的CMOS工艺中形成本发明的M0S存储电容结构。
[0035]作为一可选的实施方式，所述衬底20可为P型，并在所述衬底中形成有N阱30、N+源漏区28和N型轻掺杂源漏区29，作为本发明存储电容的下极板;在位于源漏之 间的衬底20上形成有N型多晶23，作为本发明存储电容的上极板。
[0036]请继续参阅图3。在衬底上围绕上极板23设有一罩形的光屏蔽层结构22和26，可利用其不透光的特性，将入射光线全部反射，避免入射光从上极板的多晶侧壁进入M0S电容电荷信号存储区。进一步的，可使得该罩形的光屏蔽层22和26至少部分向下延伸进入衬底20中，并通过该延伸部27将下极板(S卩N阱30、N+源漏区28和N型轻掺杂源漏区29)的侧部包围，目的是避免入射光从源漏区进入M0S电容电荷信号存储区。具体来说，可通过使所述光屏蔽层的罩形侧壁26下端至少部分向下延伸进入浅槽隔离21中，以通过其延伸部27从外侧将N阱30、N+源漏区28和N型轻掺杂源漏区29包围。
[0037]请继续参阅图3。作为一优选的实施方式，可利用一竖直设置的环状第一接触孔26来形成罩形的所述光屏蔽层的侧壁，并使得该第一接触孔27沿有源区边缘并围绕上极板23设置;同时，可在第一接触孔26上方、利用一水平设置并连接第一接触孔的第一金属层22来形成罩形的所述光屏蔽层的顶盖。为了使第一接触孔26能够至少部分向下延伸进入浅槽隔离21中，应使得环状的第一接触孔26的位置至少部分超出有源区的边界设置。此结构可通过接触孔工艺，对第一接触孔26进行过刻蚀，使其向下刻蚀掉部分浅槽隔离21中的介质填充材料而形成一延伸部27，并填充接触孔金属来实现。
[0038]请继续参阅图3。所述光屏蔽层22和26与上极板23之间保持间距设置。作为一可选的实施方式，可在所述光屏蔽层与上极板之间填充介质层材料;也可在所述光屏蔽层22和26与上极板23之间形成空腔结构。由于第一接触孔的下部与源漏区接触、上部与第一金属层接触，因此，可利用第一金属层22作为电容下极板的引出。
[0039]请参阅图4，图4是图3中用于制作防漏光存储电容的版图结构;并请结合参阅图3，图3中的器件结构可看作是图4中A-A向剖视结构的体现。如图4所示，可通过版图设计，在电容上采用大面积覆盖一层分隔成两部分的第一金属层22和第二金属层33，使得所述第一、第二金属层22、33按同层设置。其中，第一金属层22下方相连设有环状的第一接触孔26，将N型多晶23包围起来;第一接触孔26位于有源区31的边缘，并部分露出，将有源区包围，因而电容的下极板可通过大面积覆盖的第一金属层22进行引出；第二金属层33位于N型多晶23的电极引出部上方，并通过其下方的第二接触孔32连接N型多晶，作为电容的上极板引出。
[0040]对上述的第一、第二接触孔26、32可采用金属钨进行填充，并可采用沉积金属铝或电镀铜作为第一、第二金属层22、33材料。由于第一金属层22、第一接触孔26都具有不透光的特性，因此入射光线可被由第一金属层22和第一接触孔26(包括其延伸部27)构成的复合结构全部反射，避免了入射光从多晶23的侧壁上以及下极板的源漏区进入M0S电容电荷信号存储区，从而可以防止存储信号的失真。
[0041]下面通过【具体实施方式】，对本发明的一种全局曝光像元的防漏光存储电容结构的形成方法进行详细说明。
[0042]请结合参阅图3、图4XM0S工艺中的M0S存储电容包括M0S常规电容和M0S变容电容，M0S电容按照掺杂类型又可以分为N型或P型两种结构，其对应采用P型或N型衬底(即硅片)。以在常规的CMOS工艺中形成本发明的N型M0S变容电容的过程为例，首先通过图4的版图设计，使得电容上有大面积金属层(包括图形化的第一、第二金属层22、33)覆盖、第一接触孔26呈环状并位于有源区31边缘;其中电容的下极板通过大面积覆盖的第一金属层屏蔽层22作为引出，电容的上极板通过N型多晶23、常规的第二接触孔32和第二金属层33进行引出。
[0043]然后，即可通过使用常规的CMOS工艺制造技术，来制作防漏光的存储电容结构。本发明的一种全局曝光像元的防漏光存储电容结构的形成方法，可包括以下步骤:
[0044]步骤一:首先，在P型的硅片衬底20中使用常规CMOS工艺定义出有源区31，并形成浅槽隔离21、N阱30;在所述衬底上沉积形成栅氧化层24，在源漏之间的所述栅氧化层上形成存储电容的N型多晶上极板23，以及形成边墙25;并通过多次不同的离子注入，在所述衬底中形成N+源漏区28和N型轻掺杂源漏区29，与N阱30—起构成存储电容的下极板。
[0045]其中，N型多晶作为N型变容M0S电容的上极板和常规M0S管的栅极，N阱作为N型变容M0S电容的下极板和常规M0S管的阱区；栅氧化层作为N型变容M0S电容的介质层和常规M0S管的栅氧层。
[0046]步骤二:利用常规CMOS工艺中的接触孔刻蚀并进行接触孔的图形化，形成沿有源区31边缘并围绕上极板23的环状第一接触孔26作为屏蔽层，以及与第一接触孔相间隔并连接上极板的第二接触孔32。
[0047]并且，作为一优选的实施方式，在形成环状的第一接触孔26时，通过接触孔过刻蚀，使第一接触孔至少部分向下延伸进入浅槽隔离21中，形成一延伸部27，并通过该延伸部27从外侧将阱区30、源漏区28和轻掺杂源漏区29进行包围。由于浅槽隔离区域21通常为氧化层结构，无法反射光线，因此，本发明通过在浅槽隔离区域形成过刻蚀的第一接触孔结构26和27，对浅槽隔离区域的氧化层结构和电容的下极板进行阻断，可以防止斜入射光进入电容的下极板。
[0048]步骤三:利用常规CMOS工艺沉积一金属层，并通过光刻和刻蚀图形化金属层，形成覆盖并连接环状第一接触孔26的第一金属层22作为屏蔽层，以及形成与第一金属层相间隔并连接第二接触孔32的第二金属层33。
[0049]其中，第一金属层22作为电容下极板的引出，第二金属层33作为电容上极板的引出。作为可选的实施方式，所述第一、第二接触孔26、32可以采用金属钨进行填充，所述第一、第二金属层22、33可以米用沉积金属招或电镀铜形成。
[0050]综上所述，本发明通过在M0S电容上极板周围覆盖由环状接触孔和金属层组成的罩形屏蔽层，并通过接触孔过刻蚀形成延伸将下极板包围的复合结构，来对入射光进行屏蔽，由于金属层和接触孔都具有不透光的特性，因此入射光线将被屏蔽层复合结构全部反射，从而避免了入射光从上极板的多晶侧壁和下极板的源漏区进入M0S电容电荷信号存储区，可以防止因漏光现象所带来的存储信号的失真。
[0051]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种全局曝光像元的防漏光存储电容结构，包括形成于衬底中的下极板和形成于衬底上的上极板，其特征在于，在衬底上围绕上极板设有一罩形的光屏蔽层结构，其至少部分向下延伸进入衬底中，并将下极板的侧部包围。2.根据权利要求1所述的存储电容结构，其特征在于，所述衬底为P型，在所述衬底中形成有N阱、N+源漏区和N型轻掺杂源漏区，其作为下极板，位于源漏之间的衬底上形成有N型多晶，其作为上极板，以栅氧化层作为上、下极板之间的介质层，并通过形成于源漏区外侧的浅槽隔离作为器件之间的隔离，所述光屏蔽层的罩形侧壁下端至少部分向下延伸进入浅槽隔离中，以从外侧将N阱、N+源漏区和N型轻掺杂源漏区包围，所述光屏蔽层与上极板之间保持间距设置。3.根据权利要求1或2所述的存储电容结构，其特征在于，所述光屏蔽层与上极板之间填充有介质层。4.根据权利要求1或2所述的存储电容结构，其特征在于，罩形的所述光屏蔽层由竖直设置的环状第一接触孔侧壁和水平连接第一接触孔设置的第一金属层顶盖组成，所述第一金属层作为下极板的引出。5.根据权利要求4所述的存储电容结构，其特征在于，与所述第一金属层间隔设有第二金属层，所述第二金属层通过其下方第二接触孔连接上极板，作为上极板的引出。6.根据权利要求5所述的存储电容结构，其特征在于，所述第一、第二金属层同层设置。7.—种全局曝光像元的防漏光存储电容结构的形成方法，其特征在于，包括: 步骤一:提供一衬底，在所述衬底中形成阱区、源漏区和轻掺杂源漏区，作为存储电容的下极板，在有源区外侧形成浅槽隔离，在所述衬底上形成栅氧化层，以及在源漏之间的所述栅氧化层上形成存储电容的多晶上极板； 步骤二:通过图形化的接触孔刻蚀形成沿有源区边缘并围绕上极板的环状第一接触孔作为屏蔽层，以及与第一接触孔相间隔并连接上极板的第二接触孔； 步骤三:沉积一金属层并图形化，形成覆盖连接环状第一接触孔的第一金属层作为屏蔽层，以及与第一金属层相间隔并连接第二接触孔的第二金属层。8.根据权利要求7所述的存储电容结构的形成方法，其特征在于，步骤二中，在形成第一接触孔时，通过接触孔过刻蚀，使第一接触孔至少部分向下延伸进入浅槽隔离中，以从外侧将阱区、源漏区和轻掺杂源漏区包围。9.根据权利要求7所述的存储电容结构的形成方法，其特征在于，所述衬底为P型，并在所述衬底中形成N阱、N+源漏区和N型轻掺杂源漏区作为存储电容的下极板，在所述衬底上形成N型多晶作为存储电容的上极板。10.根据权利要求7所述的存储电容结构的形成方法，其特征在于，所述接触孔的填充金属为钨，所述金属层金属为铝或铜。
【专利摘要】本发明公开了一种全局曝光像元的防漏光存储电容结构及其形成方法，通过在MOS电容上极板周围覆盖由环状接触孔和金属层组成的罩形屏蔽层，并通过接触孔过刻蚀形成延伸将下极板包围的复合结构，来对入射光进行屏蔽，由于金属层和接触孔都具有不透光的特性，因此入射光线将被屏蔽层复合结构全部反射，从而避免了入射光从上极板的多晶侧壁和下极板的源漏区进入MOS电容电荷信号存储区，可以防止因漏光现象所带来的存储信号的失真。
【IPC分类】H01L29/94, H01L27/146, H01L21/8238, H01L23/552
【公开号】CN105489625
【申请号】CN201510837056
【发明人】顾学强, 赵宇航, 周伟
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司
【公开日】2016年4月13日
【申请日】2015年11月26日
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