具有电容器的半导体器件的制作方法
具有电容器的半导体器件的制作方法
【专利说明】具有电容器的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年10月7日在韩国知识产权局提交的韩国专利申请N0.10-2014-0135060的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
[0003]本发明构思的示例实施例涉及一种半导体器件，并且更具体地，涉及一种具有电容器的半导体器件。
【背景技术】
[0004]随着半导体器件变得更加高度集成，会有必要在有限的区域中实现具有足够高的电容量的电容器。电容器的电容量与电极的表面积和介电膜的介电常数成正比，并且与介电膜的等效氧化物厚度成反比。这意味着可通过例如形成三维电极以增大其表面积、减小介电膜的等效氧化物厚度或者利用具有高介电常数的介电膜来增大电容器的电容量。
[0005]可通过增大底部电极(或存储电极)的高度、增大底部电极的有效表面积(例如，利用半球形颗粒(HSG))或者形成圆柱形底部电极(其内外侧表面二者均可用作电容器的表面积)来增大电极的表面积。可将金属氧化物(例如，Ti02STa 205)或钙钛矿铁电材料(例如，PZT(PbZrTi03)或BST(BaSrTi03))用作具有通常较高介电常数的介电膜。
【发明内容】
[0006]本发明构思的示例实施例提供了一种半导体器件，其中提供了具有更高的电容量的电容器。
[0007]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。每个底部电极可包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面。各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离。各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离。当在平面图中观看时，第一侧表面和第二侧表面中的至少一个可具有凹进形状。
[0008]在示例实施例中，各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第一距离，各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第二距离，所述第一距离和第二距离可为彼此邻近的底部电极之间的电分离所需的最小分离距离。
[0009]在示例实施例中，第一距离和第二距离可实质上彼此相等。
[0010]在示例实施例中，所述器件还可包括设置在各底部电极与各晶体管之间并且连接至各晶体管的位线。
[0011]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此对称的形状。
[0012]在示例实施例中，各第一侧表面中的每一个可具有凹进形状。
[0013]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凹进形状。
[0014]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有平行于第一方向延伸的线形形状。
[0015]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凸出形状。
[0016]在示例实施例中，各第一侧表面中的每一个可具有平行于第二方向延伸的线形形状。
[0017]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此对称的形状，并且各第一侧表面中的每一个可具有凸出形状。
[0018]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此不对称的形状。
[0019]在示例实施例中，各第一侧表面中的一个可具有凹进形状，并且各第一侧表面中的另一个可具有凸出形状。
[0020]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凹进形状。
[0021]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有平行于第一方向延伸的线形形状。
[0022]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凸出形状。
[0023]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此不对称的形状。各第二侧表面中的一个可具有凹进形状，并且各第二侧表面中的另一个可具有凸出形状。
[0024]在示例实施例中，每个底部电极还可包括在与第一方向和第二方向二者都交叉的第三方向上彼此面对的第三侧表面。各底部电极中的所述第一底部电极的各第三侧表面中的第一个与各底部电极中在第三方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第三距离，并且当在平面图中观看时，第一侧表面、第二侧表面和第三侧表面中的至少一个可具有凹进形状。
[0025]在示例实施例中，各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第一距离，各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第六底部电极的各侧表面中的一个侧表面间隔开第二距离，各底部电极中的所述第一底部电极的各第三侧表面中的第二个与各底部电极中在第三方向上与其邻近的第七底部电极的各侧表面中的一个侧表面间隔开第三距离。第一距离、第二距离和第三距离可为彼此邻近的底部电极之间的电分离所需的最小分离距离。
[0026]在示例实施例中，第一距离、第二距离和第三距离可实质上相等。
[0027]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此对称的形状，并且各第一侧表面中的每一个可具有凹进形状。
[0028]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此不对称的形状。各第一侧表面中的一个可具有凹进形状，并且各第一侧表面中的另一个可具有凸出形状。
[0029]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此不对称的形状。各第一侧表面中的一个可具有凹进形状，并且各第一侧表面中的另一个可具有平行于第二方向延伸的线形形状。
[0030]在示例实施例中，当在平面图中观看时，第一侧表面和第二侧表面中的至少一个可朝着底部电极的中心凹进弯曲。
[0031]在示例实施例中，当在平面图中观看时，第一侧表面和第二侧表面中的一个可具有凹进形状，而另一个可具有凸出形状。这里，每个底部电极的第一侧表面和第二侧表面中的凹进的一个可设置为面对相邻的一个底部电极的各侧表面中的凸出的一个。
[0032]在示例实施例中，所述器件还可包括:顶部电极，其覆盖底部电极；以及介电层，其介于各底部电极与顶部电极之间。
[0033]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。当在平面图中观看时，至少一个底部电极的形状可与其它底部电极的形状不同。
[0034]在示例实施例中，在平面图中的形状彼此不同的一对底部电极中的一个底部电极可具有凹进弯曲的侧表面，并且所述一对底部电极中的另一个底部电极可具有与该凹进弯曲的侧表面相对的凸出弯曲的侧表面。
[0035]在示例实施例中，每个底部电极可包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面。各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离。各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离。
[0036]在示例实施例中，第一距离可实质上等于第二距离。
[0037]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。当在平面图中观看时，每个底部电极可成形为十字形。
[0038]在示例实施例中，每个底部电极可包括平行于第一方向延伸并且彼此面对的第一侧表面、平行于与第一方向交叉的第二方向延伸并且彼此面对的第二侧表面、以及将第一侧表面连接至第二侧表面的第三侧表面。这里，每个第三侧表面可包括平行于第一方向延伸的第一部分以及平行于第二方向延伸的第二部分。此外，每个第一侧表面可与相邻的一个底部电极的侧表面间隔开第一距离，并且每个第二侧表面可与相邻的另一个底部电极的侧表面间隔开第二距离。第一距离可实质上等于第二距离。
[0039]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。当在平面图中观看时，每个底部电极可成形为平行四边形。
[0040]在示例实施例中，每个底部电极可包括平行于第一方向延伸并且彼此面对的第一侧表面以及平行于第三方向延伸并且彼此面对的第二侧表面，第三方向可与第一方向和同第一方向正交的第二方向二者都形成角度，每个第一侧表面可与相邻的一个底部电极的侧表面间隔开第一距离，每个第二侧表面可与相邻的另一个底部电极的侧表面间隔开第二距离，第一距离可实质上等于第二距离。
【附图说明】
[0041]通过以下结合附图进行的简单描述，将更加清楚地理解示例实施例。如本文所述，附图表示非限制性的示例实施例。
[0042]图1A是示出根据本发明构思的实施例的半导体器件的平面图。
[0043]图1B是沿着图1A的线Ι-Γ截取的截面图。
[0044]图2是示出设置在根据本发明构思的实施例的半导体器件中的底部电极的平面排列的平面图。
[0045]图3是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0046]图4A至图4G是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。
[0047]图5A至图5K是平面图，它们中的每一个示出了设置在根据本发明构思的实施例的半导体器件中的底部电极的修改的平面排列。
[0048]图6A至图11A是示出制造根据本发明构思的实施例的半导体器件的方法的平面图。
[0049]图6B至图11B分别是沿着图6A至图11A的线Ι_Γ截取的截面图。
[0050]图12Α是示出根据本发明构思的另一实施例的半导体器件的平面图。
[0051]图12Β是沿着图12Α的线Ι_Γ截取的截面图。
[0052]图13是示出设置在根据本发明构思的另一实施例的半导体器件中的底部电极的平面排列的平面图。
[0053]图14是示出设置在根据本发明构思的另实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0054]图15Α至图15Ε是示出设置在根据本发明构思的另一实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。
[0055]图16Α至图16F是平面图，它们中的每一个示出了设置在根据本发明构思的另一实施例的半导体器件中的底部电极的修改的平面排列。
[0056]图17Α和图18Α是示出制造根据本发明构思的另一实施例的半导体器件的方法的平面图。
[0057]图17Β和图18Β分别是沿着图17Α和图18Α的线Ι_Γ截取的截面图。
[0058]图19Α是示出根据本发明构思的其他实施例的半导体器件的平面图。
[0059]图19Β是沿着图19Α的线Ι-Γ截取的截面图。
[0060]图20A是示出根据本发明构思的其他实施例的半导体器件的平面图。
[0061]图20B是沿着图20A的线Ι-Γ截取的截面图。
[0062]图21是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。
[0063]图22A和图22B是示出底部电极的平面排列的平面图，其平面形状类似于图21所示的形状。
[0064]图23是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的其它修改的平面形状的平面图。
[0065]图24A和图24B是示出底部电极的平面排列的平面图，其平面形状类似于图23所示的形状。
[0066]图25是示出包括根据本发明构思的示例实施例的半导体器件的电子系统的示例的示意性框图。
[0067]图26是示出包括根据本发明构思的示例实施例的半导体器件的存储卡的示例的示意性框图。
[0068]应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征并且对下面提供的书面说明进行补充。然而，这些附图并未按照比例，并且可以不精确地反映任何给出的实施例的精确结构或性能特征，并且不应被解释为限定或限制示例实施例所涵盖的值或属性的范围。例如，为了清楚，可缩小或放大分子、层、区和/或结构性元件的相对厚度和位置。在各附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
【具体实施方式】
[0069]现在，将参照示出了示例实施例的附图更加全面地描述本发明构思的示例实施例。然而，本发明构思可以按照许多不同形式实现，并且不应理解为限于本文阐述的实施例；相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将向本领域普通技术人员充分地传达示例实施例的范围。在附图中，为了清楚起见，放大了层和区的厚度。附图中相同的附图标记用于指代相同元件，因此将省略它们的描述。
[0070]应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，所述一个元件可直接连接至或親接至所述另一元件，或者可存在中间元件。相反，当一个元件被称作“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。相同的附图标记在说明书中始终用于指代相同的元件。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)Ο
[0071]应该理解，虽然本文中可使用术语“第一”、“第二”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例实施例的教导。
[0072]为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用中或操作中的器件的除图中所示的指向之外的不同指向。例如，如果图中的器件被翻转，则被描述为“在”其它元件或特征“之下”或“在”其它元件或特征“下方”的元件将因此指向为“在”其它元件或特征“之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个指向。器件可另外地进行指向(旋转90度或以其它指向)，并相应地解释本文所用的空间相对描述语。
[0073]本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本说明书中时，其指示了存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0074]本文参照作为理想实施例(和中间结构)的示意图的截面图来描述本发明构思的示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，本发明构思的示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示 为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘处的注入浓度的梯度，而非从注入区至非注入区的二元变化。同样地，通过注入形成的掩埋区可导致在掩埋区与通过其发生注入的表面之间的区中的一些注入。因此，图中示出的区其本质上是示意性的，并且它们的形状不旨在示出器件的区的实际形状，并且不旨在限制示例实施例的范围。
[0075]如通过本发明的实体应该理解的那样，根据本文所述的各实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，其中根据本文所述的各实施例的多种不同的器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的截面图可在无需正交的两个不同的方向上复制。因此，对根据本文所述的各实施例的器件进行实现的微电子器件的平面图可包括排列为基于微电子器件的功能的阵列和/或二维图案的多个器件。
[0076]根据本文所述的各实施例的器件可根据微电子器件的功能散布于其它器件之间。而且，根据本文所述的各实施例的微电子器件可在可与所述两个不同方向正交的第三方向上复制，以提供三维集成电路。
[0077]因此，本文所示的截面图可对根据本文所述的各实施例的在平面图中沿着两个不同方向延伸和/或在立体图中在三个不同方向上延伸的多个器件提供支持。例如，当在器件/结构的截面图中示出了单个有源区时，该器件/结构可包括多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
[0078]除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术的上下文以及本说明书中的含义一致的含义，而不应该理想化或过于形式化地进行解释。
[0079]图1A是示出根据本发明构思的实施例的半导体器件的平面图，图1B是沿着图1A的线Ι-Γ截取的截面图。
[0080]参照图1A和图1Β，可在衬底100上设置器件隔离层102以限定有源区ACT。衬底100可为半导体衬底(例如，硅晶圆、锗晶圆或硅-锗晶圆)。器件隔离层102可由例如二氧化硅层、氮化硅层和/或氧氮化硅层形成，或者包括例如二氧化硅层、氮化硅层和/或氧氮化硅层。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3或与彼此交叉的第一方向D1和第二方向D2形成角度。
[0081]栅极线GL可设置在衬底100中以与有源区ACT交叉。各条栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上排列。栅极线GL可掩埋在衬底100中。栅极线GL可包括导电材料。作为示例，栅极线GL可由掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)或金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一个形成，或者包括它们中的至少一个。
[0082]栅极绝缘图案104可介于栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。栅极绝缘图案104可由例如二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。
[0083]各第一封盖图案108可分别设置在各条栅极线GL的顶表面上。每个第一封盖图案108可具有基本与衬底100的顶表面共面的顶表面。第一封盖图案108可由例如二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。在示例实施例中，每个第一封盖图案108可具有与对应的一个栅极绝缘图案104的顶表面接触的底表面以及与有源区ACT和/或器件隔离层102接触的两个侧表面。在其它实施例中，栅极绝缘图案104可包括在第一封盖图案108与有源区ACT之间和/或在第一封盖图案108与器件隔离层102之间延伸的部分。在这种情况下，第一封盖图案108可包括氮化硅层，并且栅极绝缘图案104可包括二氧化硅层。这里，介于第一封盖图案108与有源区ACT之间的栅极绝缘图案104可用作减轻有源区ACT与第一封盖图案108之间的应力的缓冲层。
[0084]第一掺杂区SD1和第二掺杂区SD2可设置在每个有源区ACT中，这里，各第二掺杂区SD2可通过第一掺杂区SD1彼此间隔开。第一掺杂区SD1可设置在位于邻近的一对栅极线GL之间的有源区ACT的一部分中。第二掺杂区SD2可设置在通过所述一对栅极线GL彼此间隔开的有源区ACT的端部中。换言之，各第二掺杂区SD2可通过介于它们之间的所述一对栅极线GL彼此间隔开。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1的深度可大于第二掺杂区SD2的深度。第一掺杂区SD1可掺杂为具有与第二掺杂区SD2的导电类型相同的导电类型。
[0085]第一焊盘122和第二焊盘124可设置在衬底100上。第一焊盘122可连接至第一掺杂区SD1，各第二焊盘124可分别连接至各第二掺杂区SD2。第一焊盘122和第二焊盘124可包括导电层(例如，掺杂的多晶硅层和/或掺杂的单晶硅层)。第一层间绝缘层126可设置在衬底100上以覆盖第一焊盘122和第二焊盘124。第一层间绝缘层126可由二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。
[0086]位线BL可设置在第一层间绝缘层126上。各条位线BL可平行于第一方向D1延伸，并且可在第二方向D2上彼此间隔开。每条位线BL可通过第一焊盘122和位线接触件132电连接至第一掺杂区SD1。位线接触件132可穿过第一层间绝缘层126，并且连接至第一焊盘122。位线BL可由掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)或金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一个形成，或者包括它们中的至少一个。位线接触件132可包括与位线BL的材料相同的材料。
[0087]各第二封盖图案142可分别设置在各条位线BL的顶表面上。第二封盖图案142可包括例如氮化硅层、二氧化硅层和/或氧氮化硅层。位线间隔件144可设置在每条位线BL的两个侧表面上。位线间隔件144可包括例如氮化硅层、二氧化硅层和/或氧氮化硅层。第二层间绝缘层136可设置在第一层间绝缘层126上，以覆盖位线BL、第二封盖图案142和位线间隔件144。第二层间绝缘层136可包括例如二氧化硅层。掩埋接触件134可设置在衬底100上，以穿过第一层间绝缘层126和第二层间绝缘层136，并且分别与各第二焊盘124接触。掩埋接触件134可包括导电材料(例如，掺杂的硅或者金属)。
[0088]电容器CA可设置在第二层间绝缘层136上，并且可分别电连接至各第二掺杂区SD2。电容器CA可包括多个底部电极BE，其设置在第二层间绝缘层136上并且分别连接至各掩埋接触件134。底部电极BE可通过掩埋接触件134分别电连接至各第二掺杂区SD2。如图1B所示，每个底部电极BE可设为具有实心柱形。在其它实施例中，每个底部电极BE可成形为类似于底部封闭的空心圆柱形。当在平面图中观看时，底部电极BE可按照二维方式排列在衬底100上。将在以下更详细地描述根据当前实施例的底部电极BE的排列和形状。
[0089]电容器CA还可包括:顶部电极TE，其设置在第二层间绝缘层136上以覆盖各底部电极BE ;以及介电层150，其介于各底部电极BE与顶部电极TE之间。顶部电极TE可设置为共同覆盖多个底部电极BE ;也就是说，其可用作DRAM器件的公共电极。在底部电极BE具有空心圆柱形形状的情况下，顶部电极TE可设置为面对每个底部电极BE的内侧表面。介电层150可设置为共形地覆盖每个底部电极BE的顶表面和侧表面，并且可包括在顶部电极TE与第二层间绝缘层136之间延伸的部分。
[0090]底部电极BE和顶部电极TE可包括掺杂的硅、金属或金属化合物中的至少一个。介电层150可由金属氧化物(例如，Hf02、Zr02、A1203、La203、Ta203和Ti02)、钙钛矿介电材料(例如，SrTi03、(Ba，Sr)Ti03、BaTi03、PZT、PLZT)中的至少一个形成，或者包括它们中的至少一个，并且可设置为单层或多层结构。
[0091]图2是示出设置在根据本发明构思的实施例的半导体器件中的底部电极的平面排列的平面图，并且图3是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0092]参照图2，当在平面图中观看时，底部电极BE可在第一方向D1和第二方向D2 二者上排列，以形成方形排列。
[0093]每个底部电极BE可包括设置为彼此面对的第一侧表面S1以及设置在各第一侧表面S1之间以彼此面对的第二侧表面S2。第一侧表面S1可在第二方向D2上彼此面对，第二侧表面S2可在第一方向D1上彼此面对。第一侧表面S1中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第一距离dl。第二侧表面S2中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第二距离d2。这里，第一距离dl可为第一侧表面S1与布置为在第二方向D2上与其最靠近的那个底部电极BE的侧表面之间的最短距离，第二距离d2可为第二侧表面S2与布置为在第一方向D1上与其最靠近的那个底部电极BE的侧表面之间的最短距离。在示例实施例中，第一距离dl可基本等于第二距离d2。第一距离dl和第二距离d2可以是用于将各底部电极BE彼此电分离所需的最小分离距离。
[0094]分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对且在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。各第二侧表面S2可设置为与成对并且在第一方向D1上排列的各底部电极BE中的对应的底部电极间隔开第二距离d2。
[0095]参照图3，当在平面图中观看时，第一侧表面S1和第二侧表面S2中的每一个可具有凹进形状。在示例实施例中，当在平面图中观看时，第一侧表面S1和第二侧表面S2中的每一个可在朝着底部电极BE的中心的方向上凹进弯曲。各第一侧表面S1可具有基本彼此对称的形状，并且各第二侧表面S2也可具有基本彼此对称的形状。
[0096]通常，电容器具有与底部电极BE的表面积成正比的电容量。随着半导体器件的集成密度增大，有必要在减小的平面面积中形成底部电极，并且这会导致电容器的电容量减少。换言之，底部电极的平面面积的增大可导致底部电极之间的距离缩短，并且在这种情况下，难以将底部电极彼此电分离。因此，会限制底部电极的平面面积的增大。
[0097]根据本发明构思的示例实施例，各底部电极BE可设置为至少通过用于将各底部电极BE彼此电分离所需的最小分离距离而彼此间隔开，并且每个底部电极BE的侧表面可具有凹进形状。因此，可增大每个底部电极BE的表面积，而不使各底部电极BE之间的电分离出现任何劣化。换言之，可在有限的平面面积中增大底部电极BE的表面积，并且因此增大电容器CA的静电电容量。
[0098]图4A至图4G是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的修改的平面形状的平面图，并且图5A至图5K为平面图，它们中的每一个示出了设置在根据本发明构思的实施例的半导体器件中的底部电极的修改的平面排列。
[0099]参照图4A，当在平面图中观看时，各第一侧表面S1中的每一个可具有凸出形状，而各第二侧表面S2中的每一个可具有凹进形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1可在离开底部电极BE的中心的方向上凸出弯曲，而各第二侧表面S2可在朝着底部电极BE的中心的方向上凹进弯曲。各第一侧表面S1可具有基本彼此对称的形状，各第二侧表面S2也可具有基本彼此对称的形状。
[0100]在每个底部电极BE具有图4A的形状的情况下，底部电极BE可设置为形成图5A所示的排列。参照图5A，分别布置为邻近于各第一侧表面S1的一对底部电极BE可在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对并且在第二方向D2上排列的所述一对底部电极BE的对应的第二侧表面S2相对。此外，各第二侧表面S2可设置为与成对并且在第一方向D1上排列的所述一对底部电极BE的对应的第一侧表面S1相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此夕卜，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0101]参照图4B，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，而各第一侧表面S1中的另一个可具有凹进形状。此外，各第二侧表面S2中的一个可具有凸出形状，而各第二侧表面S2中的另一个可具有凹进形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个和各第二侧表面S2中的一个可在离开底部电极BE的中心的方向上凸出弯曲，而各第一侧表面S1中的另一个和各第二侧表面S2中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。
[0102]在每个底部电极BE具有图4B的形状的情况下，底部电极BE可设置为形成图5B所示的排列。参照图5B，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向Dl上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凹进弯曲的一个相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。此外，各第二侧表面S2中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中的凹进弯曲的一个相对，而各第二侧表面S2中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中的凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1中的每一个可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2中的每一个可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0103]参照图4C，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。每个第二侧表面S2可具有凹进形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个可在离开底部电极BE的中心的方向上凸出弯曲，而各第一侧表面S1中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。此外，当在平面图中观看时，各第二侧表面S2可在朝着底部电极BE的中心的方向上凹进弯曲。
[0104]在每个底部电极BE具有图4C的形状的情况下，底部电极BE可设置为形成图5C所示的排列。参照图5C，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的第一侧表面S1中的凹进弯曲的一个相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的底部电极BE的对应的第二侧表面S2相对。在这种情况下，第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极间隔开第二距离d2。
[0 105]参照图4D，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，而各第一侧表面S1中的另一个可具有凹进形状。每个第二侧表面S2可具有平行于第二方向D2笔直延伸的线形形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个可在离开底部电极BE的中心的方向上凸出弯曲，并且各第一侧表面S1中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。
[0106]在每个底部电极BE具有图4D的形状的情况下，底部电极BE可设置为形成图所示的排列。参照图f5D，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向Dl上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凹进弯曲的一个相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的底部电极BE的对应的第二侧表面S2相对。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0107]参照图4E，当在平面图中观看时，各第一侧表面S1可具有基本彼此对称的形状，并且各第二侧表面S2也可具有基本彼此对称的形状。例如，各第一侧表面S1可具有凹进形状，而各第二侧表面S2可具有平行于第二方向D2笔直延伸的线形形状。当在平面图中观看时，各第一侧表面S1可在朝着底部电极BE的中心的方向上凹进弯曲。
[0108]在每个底部电极BE具有图4E的形状的情况下，底部电极BE可设置为形成图5E所示的排列。参照图5E，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第一侧表面S1相对。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的底部电极BE的对应的第二侧表面S2相对。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0109]参照图4F，当在平面图中观看时，各第一侧表面S1可具有基本彼此对称的形状，并且各第二侧表面S2也可具有基本彼此对称的形状。例如，每个第一侧表面S1可具有凸出形状，而每个第二侧表面S2可具有平行于第二方向D2笔直延伸的线形形状。当在平面图中观看时，各第一侧表面S1可在离开底部电极BE的中心的方向上凸出弯曲。
[0110]在至少一个底部电极BE具有图4F的形状的情况下，底部电极BE可设置为形成图5F或图5G所示的排列，但是本发明构思的示例实施例可不限于此。
[0111]作为一个示例，参照图5F，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE可具有与图4E的形状相同的形状。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。换言之，在第二方向D2上布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，在第一方向D1上排列的所述一对底部电极BE可具有与例如图4F的形状相同的形状。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。因此，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0112]作为另一示例，参照图5G，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可具有与例如图4E的形状相同的形状。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。换言之，在第二方向D2上布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的线形侧表面Sst相对。因此，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0113]参照图4G，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，而各第一侧表面S1中的另一个可具有凹进形状。每个第二侧表面S2可具有凸出形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个以及各第二侧表面S2可在离开底部电极BE的中心的方向上凸出弯曲，而各第一侧表面S1中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。
[0114]在至少一个底部电极BE具有图4G的形状的情况下，底部电极BE可设置为形成图5H或图51所示的排列，但是本发明构思的示例实施例可不限于此。
[0115]作为一个示例，如图5H所示，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可具有与例如图4C的形状相同的形状。在这种情况下，各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的凹进的侧表面See相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的凸出的侧表面Scv相对。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，而各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0116]作为另一示例，如图51所示，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE可具有与例如图4G的形状相同的形状。在这种情况下，各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凹进弯曲的一个相对，并且各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，在第一方向D1上排列的所述一对底部电极BE可具有与例如图4C的形状相同的形状。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。因此，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0117]在至少一个底部电极BE具有图3的形状的情况下，底部电极BE可设置为形成图5J所示的排列，但是本发明构思的示例实施例可不限于此。
[0118]作为一个示例，参照图5J，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可具有圆形形状。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的各圆形侧表面Sr相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的各圆形侧表面Sr相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0119]在至少一个底部电极BE具有与图3相似的形状的情况下，底部电极BE可设置为形成图5K所示的排列，但是本发明构思的示例实施例可不限于此。这里，作为与图3相似的形状的示例，图3的形状可按照以下方式改变，即，其纵向轴线平行于对角线方向Ds或者与第一方向D1和第二方向D2 二者都成角度。
[0120]作为一个示例，参照图5K，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可成形为类似于例如其长轴平行于对角线方向Ds的椭圆形。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的圆形侧表面Sr相对，而各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的圆形侧表面Sr相对。各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，而各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0121]图6A至图11A是示出制造根据本发明构思的实施例的半导体器件的方法的平面图，图6B至图11B分别是沿着图6A至图11A的线Ι-Γ截取的截面图。
[0122]参照图6A和图6B，可在衬底100上形成器件隔离层102以限定有源区ACT。衬底100可为半导体衬底(例如，硅晶圆、锗晶圆或硅-锗晶圆)。可利用例如浅沟槽隔离(STI)工艺形成器件隔离层102。器件隔离层102可由例如氮化硅层、二氧化硅层和/或氧氮化硅层形成，或者包括氮化硅层、二氧化硅层和/或氧氮化硅层。每个有源区ACT可成形为类似于在第三方向D3上延长的条状。例如，每个有源区ACT的纵向轴线可平行于与两个正交方向(例如，第一方向D1和第二方向D2)都成角度的第三方向D3。
[0123]可在每个有源区ACT中形成第二掺杂区SD2。可通过离子注入工艺形成第二掺杂区SD2。作为一个示例，第二掺杂区SD2可为η型掺杂区。
[0124]栅极线GL可形成在衬底100中以与有源区ACT交叉。栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上彼此间隔地形成。栅极绝缘图案104可形成在栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。各第一封盖图案108可分别形成在各条栅极线GL的顶表面上。栅极线GL和栅极绝缘图案104的形成可包括以下步骤:对衬底100和器件隔离层102进行刻蚀，以形成平行于第二方向D2延伸的线形沟槽；在衬底100上形成栅极绝缘层，以部分地填充每个沟槽；在衬底100上形成导电层以填充沟槽的剩余空间；以及对导电层进行刻蚀以在每个沟槽中形成具有期望的厚度的导电图案。可执行刻蚀工艺以去除绝缘层的未被导电层覆盖的暴露的部分，因此分别在各沟槽中形成栅极绝缘图案104。第一封盖图案108的形成可包括以下步骤:在设有栅极线GL的衬底100上形成第一封盖层；以及将第一封盖层平面化以暴露出衬底100的顶表面。
[0125]可执行离子注入工艺以在位于邻近的一对栅极线GL之间的每个有源区ACT的一部分中形成第一掺杂区SD1。第一掺杂区SD1可掺杂为具有与第二掺杂区SD2的导电类型相同的导电类型(例如，η型)。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1可形成为具有大于第二掺杂区SD2的深度的深度。
[0126]掺杂的多晶硅层、掺杂的单晶硅层或导电层可形成在衬底100上，并且随后可被图案化以形成第一焊盘122和第二焊盘124。第一焊盘122可连接至第一掺杂区SD1，各第二焊盘124可分别连接至各第二掺杂区SD2。在第一焊盘122和第二焊盘124包括掺杂的多晶硅层或单晶硅层的情况下，第一焊盘122和第二焊盘124可掺杂为具有与第一掺杂区SD1和第二掺杂区SD2的导电类型相同的导电类型。
[0127]第一层间绝缘层126可形成在第一焊盘122和第二焊盘124上。第一层间绝缘层126可通过化学气相沉积工艺形成。第一层间绝缘层126可包括例如二氧化硅层、氮化硅层或氧氮化硅层。位线接触孔可形成为穿过第一层间绝缘层126并且将第一焊盘122暴露出来。第二导电层可形成在第一层间绝缘层126上。第二导电层可形成为填充位线接触孔。例如，第二导电层可包括导电材料(例如，金属和掺杂的半导体材料)。第二封盖层可形成在第二导电层上。作为一个示例，第二封盖层可包括氮化硅层、二氧化硅层和氧氮化硅层中的至少一个。可将第二封盖层和第二导电层图案化，以形成位线BL以及位线BL上的第二封盖图案142。位线接触件132可形成在位线接触孔中。间隔件层可共形地沉积在第一层间绝缘层126上，然后可将其各向异性地刻蚀以形成覆盖位线BL的两个侧表面的位线间隔件144。位线间隔件144可由氮化硅层、二氧化硅层或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。
[0128]第二层间绝缘层136可形成在第一层间绝缘层126上。可利用例如化学气相沉积工艺形成第二层间绝缘层136。第二层间绝缘层136可包括二氧化硅层、氮化硅层或氧氮化硅层。各掩埋接触孔可分别形成为穿过第二层间绝缘层136和第一层间绝缘层126并暴露出第二焊盘124。第三导电层可沉积在第二层间绝缘层136上，以填充掩埋接触孔，并且可被平面化以暴露出第二层间绝缘层136的顶表面。因此，各掩埋接触件134可分别形成在掩埋接触孔中。
[0129]第一模制层146和下掩模层148可按次序形成在第二层间绝缘层136上。下掩模层148可由相对于第一模制层146具有刻蚀选择性的材料形成。例如，第一模制层146可由晶体硅层、非晶硅层、掺杂的硅层、锗化硅层或碳基层形成，并且下掩模层148可由二氧化硅层形成。
[0130]第一掩模图案Ml可形成在下掩模层148上。第一掩模图案Ml可由相对于下掩模层148具有刻蚀选择性的材料形成。例如，第一掩模图案Ml可由氮化硅层和/或氧氮化硅层形成。当在平面图中观看时，第一掩模图案Ml可在第一方向D1和第二方向D2上排列，以形成多行和多列。构成奇数行的第一掩模图案Ml中的第η个可形成第一列，构成偶数行的第一掩模图案Ml中的第η个可形成邻近于第一列的第二列，其中η是整数。当在平面图中观看时，构成第一列和第二列的第一掩模图案Ml可按照Ζ字形方式排列。当在平面图中观看时，第一掩模图案Ml可形成为它们中的每一个与掩埋接触件134中的对应的一个至少部分地重叠。
[0131]每个第一掩模图案Ml可包括设置为彼此面对的第一掩模侧表面 MSI以及设置在各第一掩模侧表面MSI之间以彼此面对的第二掩模侧表面MS2。各第一掩模侧表面MSI可在第二方向D2上彼此面对，并且各第二掩模侧表面MS2可在第一方向D1上彼此面对。在示例实施例中，当在平面图中观看时，第一掩模侧表面MSI和第二掩模侧表面MS2中的每一个可具有凹进形状。作为一个不例，第一掩模侧表面MSI和第二掩模侧表面MS2中的每一个可在朝着第一掩模图案Ml的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第一掩模侧表面MSI和第二掩模侧表面MS2中的至少一个可具有凸出形状或线形形状。例如，第一掩模侧表面MSI和第二掩模侧表面MS2中的至少一个可在离开第一掩模图案Ml的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0132]参照图7A和图7B，上掩模层152可形成在下掩模层148上以覆盖第一掩模图案Ml ο上掩模层152可由例如二氧化硅层形成。
[0133]第二掩模图案M2可形成在上掩模层152上。第二掩模图案M2可由例如氮化硅层和/或氧氮化硅层形成。当在平面图中观看时，第二掩模图案M2可在第一方向D1和第二方向D2上排列以形成多行和多列。构成奇数行的第二掩模图案M2中的第η个可形成第一列，并且构成偶数行的第二掩模图案M2中的第η个可形成邻近于第一列的第二列，其中η是整数。当在平面图中观看时，构成第一列和第二列的第二掩模图案M2可按照Ζ字形方式排列。当在平面图中观看时，第二掩模图案M2可形成为与第一掩模图案Ml间隔开。第二掩模图案M2可形成在上掩模层152上，其形成方式为，每个第二掩模图案M2位于在第一方向D1上彼此邻近的一对第一掩模图案Ml之间以及在第二方向D2上彼此邻近的另一对第一掩模图案Ml之间的位置上。当在平面图中观看时，第二掩模图案M2可形成为它们中的每一个与掩埋接触件134中的对应的一个至少部分地重叠。
[0134]每个第二掩模图案M2可包括设置为彼此面对的第三掩模侧表面MS3以及设置在各第三掩模侧表面MS3之间以彼此面对的第四掩模侧表面MS4。各第三掩模侧表面MS3可在第二方向D2上彼此面对，并且各第四掩模侧表面MS4可在第一方向D1上彼此面对。在示例实施例中，当在平面图中观看时，第三掩模侧表面MS3和第四掩模侧表面MS4中的每一个可具有凹进形状。作为一个示例，第三掩模侧表面MS3和第四掩模侧表面MS4中的每一个可在朝着第二掩模图案M2的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第三掩模侧表面MS3和第四掩模侧表面MS4中的至少一个可具有凸出形状或线形形状。作为一个示例，第三掩模侧表面MS3和第四掩模侧表面MS4中的至少一个可在离开第二掩模图案M2的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0135]在示例实施例中，第一掩模图案Ml和第二掩模图案M2可具有基本相同的形状，但是在其它示例实施例中，第一掩模图案Ml和第二掩模图案M2中的至少一个可形成为具有与其余的形状不同的形状。
[0136]参照图8A和图8B，可分别利用第二掩模图案M2和第一掩模图案Ml作为刻蚀掩模来对上掩模层152和下掩模层148顺序地刻蚀，以形成上掩模图案153和下掩模图案149。上掩模图案153可与第一掩模图案Ml布置在基本相同的水平。下掩模图案149可分别形成在第一掩模图案Ml和第二掩模图案M2下方。因此，当在平面图中观看时，下掩模图案149可在第一方向D1和第二方向D2上排列以形成方形排列。可执行刻蚀工艺以将第一模制层146的顶表面暴露出来。
[0137]参照图9A和图9B，可利用上掩模图案153和下掩模图案149作为刻蚀掩模来刻蚀第一模制层146以形成模制图案160。在示例实施例中，可执行刻蚀工艺以去除第一掩模图案Ml和第二掩模图案M2。然而，在其它示例实施例中，与示出的示例不同，即使在刻蚀工艺之后，第一掩模图案Ml和第二掩模图案M2也可部分地保留在上掩模图案153和下掩模图案149上。可执行刻蚀工艺以将第二层间绝缘层136的顶表面暴露出来。
[0138]参照图10A和图10B，第二模制层156可形成在第二层间绝缘层136上以覆盖模制图案160。第二模制层156可由相对于模制图案160和第二层间绝缘层136具有刻蚀选择性的材料形成。例如，在第二模制层156由二氧化硅层形成的情况下，第二层间绝缘层136可包括设置在其最上面水平的氮化硅层。可在第二模制层156的上部上执行平面化工艺，以将模制图案160的顶表面暴露出来。此后，可去除模制图案160以在第二模制层156中形成开口 162。可利用例如湿法刻蚀工艺执行模制图案160的去除。可分别形成开口 162以将掩埋接触件134的顶表面暴露出来。
[0139]参照图11A和图11B，底部电极BE可分别形成在各开口 162中。底部电极BE的形成可包括以下步骤:在第二模制层156上形成导电层以填充开口 162，然后将导电层平面化以暴露第二模制层156的顶表面。底部电极BE可分别连接至掩埋接触件134。
[0140]返回参照图1A和图1B，可去除第二模制层156。第二模制层156的去除可包括以下步骤:利用相对于第二层间绝缘层136具有刻蚀选择性的刻蚀配方对第二模制层156进行刻蚀。接着，介电层150和顶部电极TE可按次序形成在第二层间绝缘层136上以覆盖底部电极BE。可利用具有良好阶梯覆盖特性的层形成技术(例如，化学气相沉积(CVD)或原子层沉积(ALD))或者物理气相沉积(PVD)来形成介电层150和顶部电极TE。
[0141]图19A是示出根据本发明构思的其他实施例的半导体器件的平面图，图19B是沿着图19A的线Ι-Γ截取的截面图。为了简单描述，先前参照图1A和图1B描述的元件可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0142]参照图19A和图19B，可在衬底100上设置器件隔离层102以限定有源区ACT。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3，或者与彼此交叉的第一方向D1和第二方向D2都成角度。根据参照图1A和图1B描述的实施例，有源区ACT可在第二方向D2上按照Z字形方式排列，但是根据本实施例，有源区ACT可在第二方向D2上按照柱状排列方式排列，如图19A所示。
[0143]根据本实施例，电容器CA可通过导电焊盘170和掩埋接触件134电连接至设置在有源区ACT中的对应的第二掺杂区SD2。电容器CA可包括分别连接至导电焊盘170的底部电极BE。
[0144]在当前实施例中，除上述差别之外，半导体器件可配置为具有与图1A和图1B中的那些特征基本相同的特征。此外，底部电极BE可配置为具有与参照图2、图3、图4A至图4G以及图5A至图5K描述的排列和形状基本相同的排列和形状。
[0145]图12A是示出根据本发明构思的另一实施例的半导体器件的平面图，图12B是沿着图12A的线Ι-Γ截取的截面图。为了简单描述，先前参照图1A和图1B描述的元件可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0146]参照图12A和图12B，可在衬底100上设置器件隔离层102以限定有源区ACT。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3或者与彼此交叉的第一方向D1和第二方向D2成角度。
[0147]栅极线GL可设置在衬底100中以与有源区ACT交叉。栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上排列。栅极线GL可掩埋在衬底100中。栅极绝缘图案104可介于栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。各第一封盖图案108可分别设置在各条栅极线GL的顶表面上。
[0148]第一掺杂区SD1和第二掺杂区SD2可设置在每个有源区ACT中，这里，各第二掺杂区SD2可通过第一掺杂区SD1彼此间隔开。第一掺杂区SD1可设置在位于邻近的一对栅极线GL之间的有源区ACT的一部分中。各第二掺杂区SD2可设置在通过所述一对栅极线GL彼此间隔开的有源区ACT的端部中。换言之，各第二掺杂区SD2可通过介于它们之间的所述一对栅极线GL彼此间隔开。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1的深度可大于第二掺杂区SD2的深度。第一掺杂区SD1可掺杂为具有与第二掺杂区SD2的导电类型相同的导电类型。
[0149]第一焊盘122和第二焊盘124可设置在衬底100上。第一焊盘122可连接至第一掺杂区SD1，各第二焊盘124可分别连接至各第二掺杂区SD2。第一层间绝缘层126可设置在衬底100上，以覆盖第一焊盘122和第二焊盘124。
[0150]位线BL可设置在第一层间绝缘层126上。位线BL可平行于第一方向D1延伸，并且可在第二方向D2上彼此间隔开。每条位线BL可通过第一焊盘122和位线接触件132电连接至第一掺杂区SD1。位线接触件132可穿过第一层间绝缘层126，并且连接至第一焊盘122。各第二封盖图案142可分别设置在各条位线BL的顶表面上，并且各位线间隔件144可分别设置在位线BL的两个侧表面上。
[0151]第二层间绝缘层136可设置在第一层间绝缘层126上，以覆盖位线BL、第二封盖图案142和位线间隔件144。另外，掩埋接触件134可设置在衬底100上，以穿过第一层间绝缘层126和第二层间绝缘层136，并且分别与各第二焊盘124接触。
[0152]第三层间绝缘层138可设置在第二层间绝缘层136上。例如，第三层间绝缘层138可包括氮化硅层和/或氧氮化硅层。导电焊盘170可设置在第三层间绝缘层138中。例如，各导电焊盘170可穿过第三层间绝缘层138分别连接至各掩埋接触件134。导电焊盘170可包括导电材料(例如，掺杂的硅或金属)。
[0153]电容器CA可设置在第三层间绝缘层138上，并且可通过导电焊盘170和掩埋接触件134分别电连接至各第二掺杂区SD2。每个电容器CA可包括设置在第三层间绝缘层138上并且连接至对应的一个导电焊盘170的底部电极BE。各底部电极BE可通过导电焊盘170和掩埋接触件134分别电连接至各第二掺杂区SD2。每个底部电极BE可具有实心柱形，如图1B所示。然而，在其它实施例中，每个底部电极BE可成形为类似于底部封闭的空心圆柱形。当在平面图中观看时，底部电极BE可按照二维方式排列在衬底100上。根据本实施例的底部电极BE的排列和形状将在下面更详细地描述。
[0154]电容器CA还可包括:顶部电极TE，其设置在第二层间绝缘层136上，以覆盖底部电极BE ;以及介电层150，其介于底部电极BE与顶部电极TE之间。
[0155]图13是示出设置在根据本发明构思的另一实施例的半导体器件中的底部电极的平面排列的平面图，图14是示出设置在根据本发明构思的另一实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0156]参照图13，当在平面图中观看时，底部电极BE可在第一方向D1和第二方向D2上排列以形成蜂窝排列。
[0157]每个底部电极BE可包括设置为彼此面对的第一侧表面S1、设置在各第一侧表面S1之间以彼此面对的第二侧表面S2以及设置在各第一侧表面S1之间以彼此面对的第三侧表面S3。第二侧表面S2中的每一个的一端可连接至各第一侧表面S1中的对应的一个的一端，并且第二侧表面S2中的每一个的另一端可连接至各第三侧表面S3中的对应的一个的一端。第一侧表面S1中的每一个的另一端可连接至各第三侧表面S3中的对应的一个的另一端。
[0158]各第一侧表面S1可在与第一方向D1、第二方向D2和第三方向D3全部交叉的第四方向D4上彼此面对。各第二侧表面S2可在第二方向D2上彼此面对，并且各第三侧表面S3可在第三方向D3上彼此面对。
[0159]第一侧表面S1中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第一距离dl。第二侧表面S2中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第二距离d2。此外，第三侧表面S3中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第三距离d3。这里，第一距离dl可以是第一侧表面S1与布置为在第四方向D4上与其最靠近的那个底部电极BE的侧表面之间的最短距离，第二距离d2可以是第二侧表面S2与布置为在第二方向D2上与其最靠近的那个底部电极BE的侧表面之间的最短距离。此外，第三距离d3可以是第三侧表面S3与布置为在第三方向D3上与其最靠近的那个底部电极BE的侧表面之间的最短距离。在示例实施例中，第一距离dl、第二距离d2和第三距离d3可基本相同。第一距离dl、第二距离d2和第三距离d3可为用于将各底部电极BE彼此电分离所需的最小分离距离。
[0160]分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。此外，分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第二距尚d20各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极间隔开第三距离d3。
[0161]参照图14，第一侧表面S1、第二侧表面S2和第三侧表面S3中的每一个可具有凹进形状。在示例实施例中，当在平面图中观看时，第一侧表面S1、第二侧表面S2和第三侧表面S3可在朝着底部电极BE的中心的方向上凹进弯曲。各第一侧表面S1可具有基本彼此对称的形状，各第二侧表面S2也可具有基本彼此对称的形状。另外，各第三侧表面S3可具有基本彼此对称的形状。
[0162]根据本发明构思的示例实施例，各底部电极BE可设置为至少通过用于将各底部电极BE彼此电分离所需的最小分离距离彼此间隔开，并且每个底部电极BE的侧表面可具有凹进形状。因此，可在有限的平面面积中形成具有增大的表面积的每个底部电极BE，而不用担心损坏电隔离。
[0163]图15A至图15E是示出设置在根据本发明构思的另一实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。图16A至图16F是平面图，它们中的每一个示出了设置在根据本发明构思的另一实施例的半导体器件中的底部电极的修改的平面排列。
[0164]参照图15A，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。各第三侧表面S3也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第二侧表面S2中的一个可具有凸出形状，并且各第二侧表面S2中的另一个可具有凹进形状。此外，各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的凹进弯曲的一个的一端以及各第三侧表面S3中的凹进弯曲的一个的一端。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的凸出弯曲的一个的一端以及各第三侧表面S3中的凸出弯曲的一个的一端。
[0165]在每个底部电极BE具有图15A的形状的情况下，底部电极BE可设置为形成图16A所示的排列。参照图16A，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中凹进弯曲的一个相对，而各第一侧表面S1中凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中凸出弯曲的一个相对。此外，各第二侧表面S2中凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中凹进弯曲的一个相对，而各第二侧表面S2中凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中凸出弯曲的一个相对。此外，各第三侧表面S3中凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第三侧表面S3中凹进弯曲的一个相对，而各第三侧表面S3中凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第三侧表面S3中凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为面对所述一对底部 电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。此外，各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0166]参照图15B，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。各第三侧表面S3也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第二侧表面S2中的一个可具有凸出形状，并且各第二侧表面S2中的另一个可具有凹进形状。此外，各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。与图15A不同的是，各第一侧表面S1中的凹形凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的凹进弯曲的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。此外，各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的凸出弯曲的一个的一端和各第三侧表面S3中的凸出弯曲的一个的一端。
[0167]在每个底部电极BE具有图15B的形状的情况下，底部电极BE可设置为形成图16B所示的排列。参照图16B，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。如参照图16A的描述，布置为彼此邻近的一对底部电极BE之一可按照以下方式设置，即，其凸出的侧表面面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。此外，各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0168]参照图15C，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第三侧表面S3也可具有基本彼此不对称的形状。各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。各第二侧表面S2中的每一个可具有凹进形状。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。此外，各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的另一个的一端和各第三侧表面S3中的凸出弯曲的一个的一端。
[0169]在每个底部电极BE具有图15C的形状的情况下，底部电极BE可设置为形成图16C所示的排列。参照图16C，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第二侧表面S2可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第二侧表面S2相对。因此，各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第二距离d2。此外，如参照图16A的描述，布置为彼此邻近的一对底部电极BE之一可按照以下方式设置，即，其凸出的侧表面面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0170]参照图15D，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第三侧表面S3也可具有基本彼此不对称的形状。各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。与图15C不同的是，各第二侧表面S2中的每一个可具有线形形状。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。此外，各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的另一个的一端和各第三侧表面S3中的凸出弯曲的一个的一端。
[0171]在每个底部电极BE具有图1?的形状的情况下，底部电极BE可设置为形成图16D所示的排列。参照图16D，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第二侧表面S2可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第二侧表面S2相对。因此，各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。此外，如参照图16A描述的那样，布置为彼此邻近的一对底部电极BE之一可按照以下方式设置，即，其凸出的侧表面面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0172]参照图15E，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。各第三侧表面S3也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凹进形状，并且各第一侧表面S1中的另一个可具有线形形状。各第二侧表面S2中的一个可具有凹进形状，并且各第二侧表面S2中的另一个可具有线形形状。此外，各第三侧表面S3中的一个可具有凹进形状，并且各第三侧表面S3中的另一个可具有线形形状。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的线形的一个的一端和各第三侧表面S3中的线形的一个的一端。各第一侧表面S1中的线形的一个的两端可分别连接至各第二侧表面S2中的凹进弯曲的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。
[0173]在一些底部电极BE具有图15E的形状的情况下，底部电极BE可设置为形成图16E所示的排列。参照图16E，具有图15E的形状的各底部电极BE可排列在具有圆形形状的底部电极BE周围。例如，具有圆形形状的底部电极BE可设置于在第二方向D2上排列的一对底部电极BE之间、在第三方向D3上排列的另一对底部电极BE之间、以及在第四方向D4上排列的另一对底部电极BE之间。在这种情况下，具有圆形形状的底部电极BE可具有圆形侧表面Sr，其面对具有图15E的形状的每个底部电极BE的凹进的侧表面。因此，具有圆形形状的底部电极BE可设置为与相邻的各底部电极BE等距间隔开距离d。
[0174]在至少一个底部电极BE具有圆形形状的情况下，底部电极BE可设置为形成图16F所示的排列，但是本发明构思的示例实施例可不限于此。参照图16F，具有图14的形状的各底部电极BE可排列在具有圆形形状的底部电极BE周围。例如，具有圆形形状的底部电极BE可设置于在第二方向D2上排列的一对底部电极BE之间、在第三方向D3上排列的另一对底部电极BE之间、以及在第四方向D4上排列的另一对底部电极BE之间。在这种情况下，具有圆形形状的底部电极BE可具有圆形侧表面Sr，其面对具有图14的形状的每个底部电极BE的凹进的侧表面。因此，具有圆形形状的底部电极BE可设置为与相邻的各底部电极BE等距间隔开距离d。
[0175]图17A和图18A是示出制造根据本发明构思的另一实施例的半导体器件的方法的平面图，图17B和图18B分别是沿着图17A和图18A的线Ι-Γ截取的截面图。为了简单描述，先前参照图6A至图11A和图6B至图11B描述的元件或步骤可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0176]参照图17A和图17B，可在衬底100上形成器件隔离层102以限定有源区ACT。可利用例如浅沟槽隔离(STI)工艺形成器件隔离层102。每个有源区ACT可成形为在第三方向D3上延伸的条状。例如，每个有源区ACT的纵向轴线可平行于与两个正交方向(例如，第一方向D1和第二方向D2)都形成角度的第三方向D3。可在每个有源区ACT中形成第二掺杂区SD2。可通过离子注入工艺形成第二掺杂区SD2。
[0177]栅极线GL可形成在衬底100中以与有源区ACT交叉。栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上彼此间隔开地形成。栅极绝缘图案104可形成在栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。各第一封盖图案108可分别形成在各条栅极线GL的顶表面上。在示例实施例中，可通过与先前参照图6A和图6B描述的实施例的方法基本相同的方法来形成栅极线GL、栅极绝缘图案104和第一封盖图案108。
[0178]可在位于邻近的一对栅极线GL之间的各有源区ACT的一部分中执行离子注入工艺以形成第一掺杂区SD1。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1可形成为具有大于第二掺杂区SD2的深度的深度。
[0179]掺杂的多晶硅层、掺杂的单晶硅层或者导电层可形成在衬底100上，然后可被图案化，以形成第一焊盘122和第二焊盘124。第一焊盘122可连接至第一掺杂区SD1，并且各第二焊盘124可分别连接至各第二掺杂区SD2。第一层间绝缘层126可形成在第一焊盘122和第二焊盘124上。
[0180]位线接触件132可形成为穿过第一层间绝缘层126，位线BL可形成在第一层间绝缘层126上并且可通过位线接触件132连接至第一焊盘122。第二封盖图案142可形成在位线BL的顶表面上，并且各位线间隔件144可形成在位线BL的两个侧表面上。可通过与先前参照图6A和图6B描述的实施例的方法基本相同的方法来形成位线接触件132、位线BL、第二封盖图案142和位线间隔件144。
[0181]第二层间绝缘层136可形成在第一层间绝缘层126上。可在第二层间绝缘层136上执行平面化工艺，因此，第二层间绝缘层136可形成为具有与第二封盖图案142的顶表面共面的顶表面。掩埋接触件134可形成为穿过第二层间绝缘层136和第一层间绝缘层126。例如，各掩埋接触件134可分别连接至各第二焊盘124。
[0182]第三层间绝缘层138可形成在第二层间绝缘层136上。第三层间绝缘层138可通过利用例如化学气相沉积工艺形成，并且可包括例如氮化硅层或氧氮化硅层。各导电焊盘170可穿过第三层间绝缘层138分别连接至各掩埋接触件134。导电焊盘170的形成可包括以下步骤:分别形成各孔以穿过第三层间绝缘层138并暴露出各掩埋接触件134 ;在第三层间绝缘层138上形成导电层以填充所述孔；以及使导电层平面化以暴露出第三层间绝缘层138的顶表面。作为另一示例，可通过在第二层间绝缘层136上形成导电层并对导电层进行图案化来形成导电焊盘170。
[0183]第一模制层146和下掩模层148可按顺序形成在第三层间绝缘层138上。第一掩模图案Ml可形成在下掩模层148上。当在平面图中观看时，第一掩模图案Ml可在第一方向D1和第二方向D2上排列以形成多行和多列。构成各行的第一掩模图案Ml中的第η个可形成第η列，其中η是整数。当在平面图中观看时，每个第一掩模图案Ml可形成为与导电焊盘170中的对应的一个重叠。
[0184]每个第一掩模图案Ml可包括设置为彼此面对的第一掩模侧表面MS1、设置在各第一掩模侧表面MSI之间以彼此面对的第二掩模侧表面MS2、以及设置在各第一掩模侧表面MSI之间以彼此面对的第三掩模侧表面MS3。各第二掩模侧表面MS2中的每一个的一端可连接至各第一掩模侧表面MSI中的每一个的一端，并且各第二掩模侧表面MS2中的每一个的另一端可连接至各第三掩模侧表面MS3中的每一个的一端。各第一掩模侧表面MSI中的每一个的另一端可邻近于各第三掩模侧表面MS3中的每一个的另一端。
[0185]各第一掩模侧表面MSI可在与第一方向D1、第二方向D2和第三方向D3全部交叉的第四方向D4上彼此面对。各第二掩模侧表面MS2可设置为在第二方向D2上彼此面对，并且各第三掩模侧表面MS3可设置为在第三方向D3上彼此面对。
[0186]在示例实施例中，当在平面图中观看时，第一掩模侧表面MS1、第二掩模侧表面MS2、第三掩模侧表面MS3中的每一个可具有凹进形状。作为一个不例，第一掩模侧表面MS1、第二掩模侧表面MS2和第三掩模侧表面MS3可在朝着第一掩模图案Ml的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第一掩模侧表面MS1、第二掩模侧表面MS2和第三掩模侧表面MS3中的至少一个可具有凸出形状或线形形状。作为一个示例，第一掩模侧表面、第二掩模侧表面和第三掩模侧表面中的至少一个可在离开第一掩模图案Ml的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0187]参照图18A和图18B，上掩模层152可形成在下掩模层148上以覆盖第一掩模图案Ml ο可在上掩模层152上形成第二掩模图案M2。
[0188]当在平面图中观看时，各第二掩模图案M2可在第一方向D1和第二方向D2上排列，以形成多行和多列。构成各行的第二掩模图案M2中的第η个可形成第η列，其中η是整数。当在平面图中观看时，第二掩模图案M2可形成为与第一掩模图案Ml间隔开。第二掩模图案M2可形成在上掩模层152上，其形成方式为，每个第二掩模图案M2位于在第四方向D4上彼此邻近的一对第一掩模图案Ml之间的位置上并且位于在第三方向D3上彼此邻近的另一对第一掩模图案Ml之间的位置上。当在平面图中观看时，每个第二掩模图案M2可形成为与导电焊盘170中的对应的一个重叠。
[0189]每个第二掩模图案M2可包括设置为彼此面对的第四掩模侧表面MS4、设置在各第四掩模侧表面MS4之间以彼此面对的第五掩模侧表面MS5、以及设置在各第四掩模侧表面MS4之间以彼此面对的第六掩模侧表面MS6。各第四掩模侧表面MS4可在第四方向D4上彼此面对，并且各第五掩模侧表面MS5可在第二方向D2上彼此面对。各第六掩模侧表面MS6可在第三方向D3上彼此面对。在示例实施例中，当在平面图中观看时，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的每一个可具有凹进形状。作为一个不例，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的每一个可在朝着第二掩模图案M2的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的至少一个可具有凸出形状或线形形状。例如，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的至少一个可在离开第二掩模图案M2的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0190]在示例实施例中，第一掩模图案Ml和第二掩模图案M2可具有基本相同的形状，但是在其它示例实施例中，第一掩模图案Ml和第二掩模图案M2中的至少一个可形成为具有与其余的形状不同的形状。
[0191]可按照与参照图8A至图11A和图8B至图11B描述的实施例的方式基本相同的方式执行后续工艺。
[0192]返回参照图12A和图12B，可利用第一掩模图案Ml和第二掩模图案M2形成底部电极BE，然后，介电层150和顶部电极TE可按顺序形成在第三层间绝缘层138上，以覆盖底部电极BE。
[0193]图20A是示出根据本发明构思的其他实施例的 半导体器件的平面图，图20B是沿着图20A的线Ι-Γ截取的截面图。为了简单描述，先前参照图12A和图12B描述的元件可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0194]参照图20A和图20B，可在衬底100上设置器件隔离层102以限定有源区ACT。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3或者与彼此交叉的第一方向D1和第二方向D2都形成角度。根据参照图12A描述的实施例，有源区ACT可在第二方向D2上按照Z字形方式排列，但是根据当前实施例，有源区ACT可在第二方向D2上按照柱状排列方式排列，如图20A所示。
[0195]在当前实施例中，除上述差别之外，半导体器件可配置为具有与图12A和图12B中的那些特征基本相同的特征。此外，底部电极BE可配置为具有与参照图13、图14、图15A至图15E以及图16A至图16F描述的那些排列和形状基本相同的排列和形状。
[0196]图21是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。图22A和图22B是示出底部电极的平面排列的平面图，其平面形状类似于图21所示的形状。
[0197]参照图21，当在平面图中观看时，底部电极BE可包括设置为彼此面对的第一侧表面S1以及设置在各第一侧表面S1之间以彼此面对的第二侧表面S2。第一侧表面S1可具有平行于第一方向D1延伸的线形形状，并且第二侧表面S2可具有平行于与第一方向D1交叉的第二方向D2而延伸的线形形状。底部电极BE还可包括将第一侧表面S1和第二侧表面S2彼此连接的第三侧表面S3。例如，第三侧表面S3中的每一个可包括平行于第一方向D1延伸的第一部分P1和平行于第二方向D2延伸的第二部分P2。在当前实施例中，底部电极BE可成形为类似于十字形。
[0198]具有图21的形状的底部电极BE可按照二维方式排列在衬底100上，以形成如图1A所示的正方形排列或者如图12A所示的蜂窝排列。
[0199]在底部电极BE设置为形成正方形排列的情况下，如图22A所示，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第一侧表面S1相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0200]在底部电极BE设置为形成蜂窝排列的情况下，如图22B所示，每个底部电极BE可设置于在第一方向D1上排列的一对底部电极BE之间、在与第一方向D1和第二方向D2 二者都形成角度的第三方向D3上排列的另一对底部电极BE之间、在与第一方向至第三方向(Dl、D2和D3)全部形成角度的第四方向D4上排列的另一对底部电极BE之间。
[0201]第一侧表面S1中的每一个可设置为与一对第一部分P1相对，所述一对第一部分P1中的每一个被包括在排列在第三方向D3和第四方向D4上的两对底部电极BE中的对应的一对底部电极BE之中。各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。各第一侧表面S1可设置为与成对并在第三方向D3和第四方向D4中的每一个方向上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0202]图23是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的另一个修改的平面形状的平面图，图24A和图24B是示出底部电极的平面排列的平面图，其平面形状类似于图23所示的形状。
[0203]参照图23，当在平面图中观看时，底部电极BE可包括设置为彼此面对的第一侧表面S1以及设置在各第一侧表面S1之间以彼此面对的第二侧表面S2。第一侧表面S1可平行于第一方向D1延伸，并且第二侧表面S2可平行于第三方向D3延伸。这里，第一方向D1可与第二方向D2正交，并且第三方向D3可与第一方向D1和第二方向D2 二者都形成角度。在当前实施例中，底部电极BE可成形为类似于平行四边形。
[0204]具有图23的形状的底部电极BE可按照二维方式排列在衬底100上，以形成如图1A所示的正方形排列或者如图12A所示的蜂窝排列。
[0205]在底部电极BE设置为形成正方形排列的情况下，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开，如图24A所不。各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第一侧表面S1相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0206]在底部电极BE设置为形成蜂窝排列的情况下，如图24B所示，各第一侧表面S1可设置为与成对并在第三方向D3上排列的一对底部电极BE的对应的第一侧表面S1相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的一对底部电极BE的对应的第二侧表面S2相对。各第二侧表面S2可平行于成对并在第三方向D3上排列的所述一对底部电极BE的对应的第二侧表面S2。各第一侧表面S1可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0207]根据本发明构思的示例实施例，每个底部电极BE可形成为在有限的平面面积中具有增大的表面积而不用担心损坏电隔离。因此，半导体器件的电容器可具有增大的电容量。
[0208]图25是示出包括根据本发明构思的示例实施例的半导体器件的电子系统的示例的示意性框图。
[0209]参照图25，根据本发明构思的示例实施例的电子系统1100可包括控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可对应于通过其发送电信号的路径。
[0210]控制器1110可包括微处理器、数字信号处理器、微控制器或其它逻辑器件中的至少一个。所述其它逻辑器件可具有与微处理器、数字信号处理器和微控制器中的任意一个相似的功能。I/o单元1120可包括键区、键盘或显示单元。存储器装置1130可存储数据和/或命令。存储器装置1130可包括根据本发明构思的示例实施例的半导体器件之一。在其它实施例中，存储器装置1130还可包括与根据本发明构思的上述实施例的半导体器件类型不同的半导体存储器装置。接口单元1140可将电数据发送至通信网络或者可从通信网络接收电数据。
[0211]电子系统1100可应用于笔记本计算机、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或电子产品。
[0212]图26是示出包括根据本发明构思的实施例的半导体器件的存储卡的示例的示意性框图。
[0213]参照图26，根据本发明构思的示例实施例的存储卡1200可包括存储器装置1210。存储器装置1210可包括根据本发明构思的上述实施例的半导体器件中的至少一个。在其它实施例中，存储器装置1210还可包括与根据本发明构思的上述实施例的半导体器件类型不同的半导体存储器装置。存储卡1200可包括用于控制主机1230与存储器装置1210之间的数据通信的存储器控制器1220。
[0214]根据本发明构思的示例实施例，每个底部电极BE可形成为在有限的平面面积中具有增大的表面积而不用担心损坏电隔离。这样可以增大半导体器件的电容器的电容量。
[0215]虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员之一应该理解，在不脱离权利要求的精神和范围的情况下，可在其中做出形式和细节上的修改。
【主权项】
1.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，每个底部电极包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面， 各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离， 各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离，并且当在平面图中观看时，第一侧表面和第二侧表面中的至少一个具有凹进形状。2.根据权利要求1所述的器件，其中， 各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第一距离， 各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第二距离，并且第一距离和第二距离是彼此邻近的各底部电极之间的电分离所需的最小分离距离。3.根据权利要求1所述的器件，其中第一距离和第二距离实质上彼此相等。4.根据权利要求1所述的器件，还包括设置在各底部电极与各晶体管之间并且连接至所述各晶体管的位线。5.根据权利要求1所述的器件，其中，当在平面图中观看时，所述各第一侧表面具有彼此对称的形状。6.根据权利要求5所述的器件，其中，所述各第一侧表面中的每一个具有所述凹进形状。7.根据权利要求6所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此对称的形状，并且所述各第二侧表面中的每一个具有所述凹进形状。8.根据权利要求6所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此对称的形状，并且所述各第二侧表面中的每一个具有平行于第一方向延伸的线形形状。9.根据权利要求6所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此对称的形状，并且所述各第二侧表面中的每一个具有凸出形状。10.根据权利要求1所述的器件，其中，当在平面图中观看时，所述各第一侧表面具有彼此不对称的形状。11.根据权利要求10所述的器件，其中，所述各第一侧表面中的一个具有所述凹进形状，并且所述各第一侧表面中的另一个具有凸出形状。12.根据权利要求11所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此不对称的形状， 所述各第二侧表面中的一个具有所述凹进形状，并且 所述各第二侧表面中的另一个具有所述凸出形状。13.根据权利要求1所述的器件，其中，每个底部电极还包括在与第一方向和第二方向二者都交叉的第三方向上彼此面对的第三侧表面， 各底部电极中的所述第一底部电极的各第三侧表面中的第一个与各底部电极中在第三方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第三距离，并且 当在平面图中观看时，第一侧表面、第二侧表面和第三侧表面中的至少一个具有凹进形状。14.根据权利要求13所述的器件，其中， 各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第一距离， 各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第六底部电极的各侧表面中的一个侧表面间隔开第二距离， 各底部电极中的所述第一底部电极的各第三侧表面中的第二个与各底部电极中在第三方向上与其邻近的第七底部电极的各侧表面中的一个侧表面间隔开第三距离，并且所述第一距离、第二距离和第三距离是彼此邻近的各底部电极之间的电分离所需的最小分离距离。15.根据权利要求13所述的器件，其中，第一距离、第二距离和第三距离实质上彼此相等。16.根据权利要求1所述的器件，其中，当在平面图中观看时，第一侧表面和第二侧表面中的至少一个朝着各底部电极的中心凹进弯曲。17.根据权利要求1所述的器件，其中，当在平面图中观看时，第一侧表面和第二侧表面中的一个具有所述凹进形状，第一侧表面和第二侧表面中的另一个具有凸出形状，并且 每个底部电极的第一侧表面和第二侧表面中具有所述凹进形状的一个侧表面设置为面对相邻底部电极的各侧表面中具有凸出形状的一个侧表面。18.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，当在平面图中观看时，至少一个底部电极的形状与其它底部电极的形状不同。19.根据权利要求18所述的器件，其中，在平面图中的形状彼此不同的一对底部电极中的一个底部电极具有凹进弯曲的侧表面，并且所述一对底部电极中的另一个底部电极具有与所述凹进弯曲的侧表面相对的凸出弯曲的侧表面。20.根据权利要求18所述的器件，其中，每个底部电极包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面， 各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离，并且 各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离。21.根据权利要求20所述的器件，其中，第一距离实质上等于第二距离。22.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，当在平面图中观看时，每个底部电极成形为十字形。23.根据权利要求22所述的器件，其中，每个底部电极包括平行于第一方向延伸并且彼此面对的第一侧表面、平行于与第一方向交叉的第二方向延伸并且彼此面对的第二侧表面、以及将第一侧表面连接至第二侧表面的第三侧表面， 每个第三侧表面包括平行于第一方向延伸的第一部分和平行于第二方向延伸的第二部分， 每个第一侧表面与相邻的一个底部电极的侧表面间隔开第一距离， 每个第二侧表面与相邻的另一个底部电极的侧表面间隔开第二距离，并且 第一距离实质上等于第二距离。24.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，当在平面图中观看时，每个底部电极成形为平行四边形。25.根据权利要求24所述的器件，其中，每个底部电极包括平行于第一方向延伸并且彼此面对的第一侧表面以及平行于第三方向延伸并且彼此面对的第二侧表面， 所述第三方向与第一方向和同第一方向正交的第二方向二者都形成角度， 每个第一侧表面与相邻的一个底部电极的侧表面间隔开第一距离， 每个第二侧表面与相邻的另一个底部电极的侧表面间隔开第二距离，并且 第一距离实质上等于第二距离。
【专利摘要】本发明提供了一种半导体器件，包括：多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。每个底部电极可包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面。当在平面图中观看时，第一侧表面和第二侧表面中的至少一个可具有凹进形状。
【IPC分类】H01L29/41
【公开号】CN105489642
【申请号】CN201510645985
【发明人】朴台镇, 朴济民, 金大益, 金禹珍, 李基硕, 黄有商
【申请人】三星电子株式会社
【公开日】2016年4月13日
【申请日】2015年10月8日
【公告号】US20160099247
【专利说明】具有电容器的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年10月7日在韩国知识产权局提交的韩国专利申请N0.10-2014-0135060的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
[0003]本发明构思的示例实施例涉及一种半导体器件，并且更具体地，涉及一种具有电容器的半导体器件。
【背景技术】
[0004]随着半导体器件变得更加高度集成，会有必要在有限的区域中实现具有足够高的电容量的电容器。电容器的电容量与电极的表面积和介电膜的介电常数成正比，并且与介电膜的等效氧化物厚度成反比。这意味着可通过例如形成三维电极以增大其表面积、减小介电膜的等效氧化物厚度或者利用具有高介电常数的介电膜来增大电容器的电容量。
[0005]可通过增大底部电极(或存储电极)的高度、增大底部电极的有效表面积(例如，利用半球形颗粒(HSG))或者形成圆柱形底部电极(其内外侧表面二者均可用作电容器的表面积)来增大电极的表面积。可将金属氧化物(例如，Ti02STa 205)或钙钛矿铁电材料(例如，PZT(PbZrTi03)或BST(BaSrTi03))用作具有通常较高介电常数的介电膜。
【发明内容】
[0006]本发明构思的示例实施例提供了一种半导体器件，其中提供了具有更高的电容量的电容器。
[0007]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。每个底部电极可包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面。各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离。各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离。当在平面图中观看时，第一侧表面和第二侧表面中的至少一个可具有凹进形状。
[0008]在示例实施例中，各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第一距离，各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第二距离，所述第一距离和第二距离可为彼此邻近的底部电极之间的电分离所需的最小分离距离。
[0009]在示例实施例中，第一距离和第二距离可实质上彼此相等。
[0010]在示例实施例中，所述器件还可包括设置在各底部电极与各晶体管之间并且连接至各晶体管的位线。
[0011]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此对称的形状。
[0012]在示例实施例中，各第一侧表面中的每一个可具有凹进形状。
[0013]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凹进形状。
[0014]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有平行于第一方向延伸的线形形状。
[0015]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凸出形状。
[0016]在示例实施例中，各第一侧表面中的每一个可具有平行于第二方向延伸的线形形状。
[0017]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此对称的形状，并且各第一侧表面中的每一个可具有凸出形状。
[0018]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此不对称的形状。
[0019]在示例实施例中，各第一侧表面中的一个可具有凹进形状，并且各第一侧表面中的另一个可具有凸出形状。
[0020]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凹进形状。
[0021]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有平行于第一方向延伸的线形形状。
[0022]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此对称的形状，并且各第二侧表面中的每一个可具有凸出形状。
[0023]在示例实施例中，当在平面图中观看时，各第二侧表面可具有基本彼此不对称的形状。各第二侧表面中的一个可具有凹进形状，并且各第二侧表面中的另一个可具有凸出形状。
[0024]在示例实施例中，每个底部电极还可包括在与第一方向和第二方向二者都交叉的第三方向上彼此面对的第三侧表面。各底部电极中的所述第一底部电极的各第三侧表面中的第一个与各底部电极中在第三方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第三距离，并且当在平面图中观看时，第一侧表面、第二侧表面和第三侧表面中的至少一个可具有凹进形状。
[0025]在示例实施例中，各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第一距离，各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第六底部电极的各侧表面中的一个侧表面间隔开第二距离，各底部电极中的所述第一底部电极的各第三侧表面中的第二个与各底部电极中在第三方向上与其邻近的第七底部电极的各侧表面中的一个侧表面间隔开第三距离。第一距离、第二距离和第三距离可为彼此邻近的底部电极之间的电分离所需的最小分离距离。
[0026]在示例实施例中，第一距离、第二距离和第三距离可实质上相等。
[0027]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此对称的形状，并且各第一侧表面中的每一个可具有凹进形状。
[0028]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此不对称的形状。各第一侧表面中的一个可具有凹进形状，并且各第一侧表面中的另一个可具有凸出形状。
[0029]在示例实施例中，当在平面图中观看时，各第一侧表面可具有基本彼此不对称的形状。各第一侧表面中的一个可具有凹进形状，并且各第一侧表面中的另一个可具有平行于第二方向延伸的线形形状。
[0030]在示例实施例中，当在平面图中观看时，第一侧表面和第二侧表面中的至少一个可朝着底部电极的中心凹进弯曲。
[0031]在示例实施例中，当在平面图中观看时，第一侧表面和第二侧表面中的一个可具有凹进形状，而另一个可具有凸出形状。这里，每个底部电极的第一侧表面和第二侧表面中的凹进的一个可设置为面对相邻的一个底部电极的各侧表面中的凸出的一个。
[0032]在示例实施例中，所述器件还可包括:顶部电极，其覆盖底部电极；以及介电层，其介于各底部电极与顶部电极之间。
[0033]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。当在平面图中观看时，至少一个底部电极的形状可与其它底部电极的形状不同。
[0034]在示例实施例中，在平面图中的形状彼此不同的一对底部电极中的一个底部电极可具有凹进弯曲的侧表面，并且所述一对底部电极中的另一个底部电极可具有与该凹进弯曲的侧表面相对的凸出弯曲的侧表面。
[0035]在示例实施例中，每个底部电极可包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面。各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离。各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离。
[0036]在示例实施例中，第一距离可实质上等于第二距离。
[0037]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。当在平面图中观看时，每个底部电极可成形为十字形。
[0038]在示例实施例中，每个底部电极可包括平行于第一方向延伸并且彼此面对的第一侧表面、平行于与第一方向交叉的第二方向延伸并且彼此面对的第二侧表面、以及将第一侧表面连接至第二侧表面的第三侧表面。这里，每个第三侧表面可包括平行于第一方向延伸的第一部分以及平行于第二方向延伸的第二部分。此外，每个第一侧表面可与相邻的一个底部电极的侧表面间隔开第一距离，并且每个第二侧表面可与相邻的另一个底部电极的侧表面间隔开第二距离。第一距离可实质上等于第二距离。
[0039]根据本发明构思的示例实施例，一种半导体器件可包括:多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。当在平面图中观看时，每个底部电极可成形为平行四边形。
[0040]在示例实施例中，每个底部电极可包括平行于第一方向延伸并且彼此面对的第一侧表面以及平行于第三方向延伸并且彼此面对的第二侧表面，第三方向可与第一方向和同第一方向正交的第二方向二者都形成角度，每个第一侧表面可与相邻的一个底部电极的侧表面间隔开第一距离，每个第二侧表面可与相邻的另一个底部电极的侧表面间隔开第二距离，第一距离可实质上等于第二距离。
【附图说明】
[0041]通过以下结合附图进行的简单描述，将更加清楚地理解示例实施例。如本文所述，附图表示非限制性的示例实施例。
[0042]图1A是示出根据本发明构思的实施例的半导体器件的平面图。
[0043]图1B是沿着图1A的线Ι-Γ截取的截面图。
[0044]图2是示出设置在根据本发明构思的实施例的半导体器件中的底部电极的平面排列的平面图。
[0045]图3是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0046]图4A至图4G是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。
[0047]图5A至图5K是平面图，它们中的每一个示出了设置在根据本发明构思的实施例的半导体器件中的底部电极的修改的平面排列。
[0048]图6A至图11A是示出制造根据本发明构思的实施例的半导体器件的方法的平面图。
[0049]图6B至图11B分别是沿着图6A至图11A的线Ι_Γ截取的截面图。
[0050]图12Α是示出根据本发明构思的另一实施例的半导体器件的平面图。
[0051]图12Β是沿着图12Α的线Ι_Γ截取的截面图。
[0052]图13是示出设置在根据本发明构思的另一实施例的半导体器件中的底部电极的平面排列的平面图。
[0053]图14是示出设置在根据本发明构思的另实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0054]图15Α至图15Ε是示出设置在根据本发明构思的另一实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。
[0055]图16Α至图16F是平面图，它们中的每一个示出了设置在根据本发明构思的另一实施例的半导体器件中的底部电极的修改的平面排列。
[0056]图17Α和图18Α是示出制造根据本发明构思的另一实施例的半导体器件的方法的平面图。
[0057]图17Β和图18Β分别是沿着图17Α和图18Α的线Ι_Γ截取的截面图。
[0058]图19Α是示出根据本发明构思的其他实施例的半导体器件的平面图。
[0059]图19Β是沿着图19Α的线Ι-Γ截取的截面图。
[0060]图20A是示出根据本发明构思的其他实施例的半导体器件的平面图。
[0061]图20B是沿着图20A的线Ι-Γ截取的截面图。
[0062]图21是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。
[0063]图22A和图22B是示出底部电极的平面排列的平面图，其平面形状类似于图21所示的形状。
[0064]图23是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的其它修改的平面形状的平面图。
[0065]图24A和图24B是示出底部电极的平面排列的平面图，其平面形状类似于图23所示的形状。
[0066]图25是示出包括根据本发明构思的示例实施例的半导体器件的电子系统的示例的示意性框图。
[0067]图26是示出包括根据本发明构思的示例实施例的半导体器件的存储卡的示例的示意性框图。
[0068]应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征并且对下面提供的书面说明进行补充。然而，这些附图并未按照比例，并且可以不精确地反映任何给出的实施例的精确结构或性能特征，并且不应被解释为限定或限制示例实施例所涵盖的值或属性的范围。例如，为了清楚，可缩小或放大分子、层、区和/或结构性元件的相对厚度和位置。在各附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
【具体实施方式】
[0069]现在，将参照示出了示例实施例的附图更加全面地描述本发明构思的示例实施例。然而，本发明构思可以按照许多不同形式实现，并且不应理解为限于本文阐述的实施例；相反，提供这些实施例是为了使得本公开将是彻底和完整的，并且将向本领域普通技术人员充分地传达示例实施例的范围。在附图中，为了清楚起见，放大了层和区的厚度。附图中相同的附图标记用于指代相同元件，因此将省略它们的描述。
[0070]应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，所述一个元件可直接连接至或親接至所述另一元件，或者可存在中间元件。相反，当一个元件被称作“直接连接”或“直接耦接”至另一元件时，则不存在中间元件。相同的附图标记在说明书中始终用于指代相同的元件。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)Ο
[0071]应该理解，虽然本文中可使用术语“第一”、“第二”等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一元件、组件、区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离示例实施例的教导。
[0072]为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用中或操作中的器件的除图中所示的指向之外的不同指向。例如，如果图中的器件被翻转，则被描述为“在”其它元件或特征“之下”或“在”其它元件或特征“下方”的元件将因此指向为“在”其它元件或特征“之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个指向。器件可另外地进行指向(旋转90度或以其它指向)，并相应地解释本文所用的空间相对描述语。
[0073]本文所用的术语仅是为了描述特定实施例，并且不旨在限制示例实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本说明书中时，其指示了存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
[0074]本文参照作为理想实施例(和中间结构)的示意图的截面图来描述本发明构思的示例实施例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，本发明构思的示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示 为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘处的注入浓度的梯度，而非从注入区至非注入区的二元变化。同样地，通过注入形成的掩埋区可导致在掩埋区与通过其发生注入的表面之间的区中的一些注入。因此，图中示出的区其本质上是示意性的，并且它们的形状不旨在示出器件的区的实际形状，并且不旨在限制示例实施例的范围。
[0075]如通过本发明的实体应该理解的那样，根据本文所述的各实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，其中根据本文所述的各实施例的多种不同的器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的截面图可在无需正交的两个不同的方向上复制。因此，对根据本文所述的各实施例的器件进行实现的微电子器件的平面图可包括排列为基于微电子器件的功能的阵列和/或二维图案的多个器件。
[0076]根据本文所述的各实施例的器件可根据微电子器件的功能散布于其它器件之间。而且，根据本文所述的各实施例的微电子器件可在可与所述两个不同方向正交的第三方向上复制，以提供三维集成电路。
[0077]因此，本文所示的截面图可对根据本文所述的各实施例的在平面图中沿着两个不同方向延伸和/或在立体图中在三个不同方向上延伸的多个器件提供支持。例如，当在器件/结构的截面图中示出了单个有源区时，该器件/结构可包括多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
[0078]除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术的上下文以及本说明书中的含义一致的含义，而不应该理想化或过于形式化地进行解释。
[0079]图1A是示出根据本发明构思的实施例的半导体器件的平面图，图1B是沿着图1A的线Ι-Γ截取的截面图。
[0080]参照图1A和图1Β，可在衬底100上设置器件隔离层102以限定有源区ACT。衬底100可为半导体衬底(例如，硅晶圆、锗晶圆或硅-锗晶圆)。器件隔离层102可由例如二氧化硅层、氮化硅层和/或氧氮化硅层形成，或者包括例如二氧化硅层、氮化硅层和/或氧氮化硅层。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3或与彼此交叉的第一方向D1和第二方向D2形成角度。
[0081]栅极线GL可设置在衬底100中以与有源区ACT交叉。各条栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上排列。栅极线GL可掩埋在衬底100中。栅极线GL可包括导电材料。作为示例，栅极线GL可由掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)或金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一个形成，或者包括它们中的至少一个。
[0082]栅极绝缘图案104可介于栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。栅极绝缘图案104可由例如二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。
[0083]各第一封盖图案108可分别设置在各条栅极线GL的顶表面上。每个第一封盖图案108可具有基本与衬底100的顶表面共面的顶表面。第一封盖图案108可由例如二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。在示例实施例中，每个第一封盖图案108可具有与对应的一个栅极绝缘图案104的顶表面接触的底表面以及与有源区ACT和/或器件隔离层102接触的两个侧表面。在其它实施例中，栅极绝缘图案104可包括在第一封盖图案108与有源区ACT之间和/或在第一封盖图案108与器件隔离层102之间延伸的部分。在这种情况下，第一封盖图案108可包括氮化硅层，并且栅极绝缘图案104可包括二氧化硅层。这里，介于第一封盖图案108与有源区ACT之间的栅极绝缘图案104可用作减轻有源区ACT与第一封盖图案108之间的应力的缓冲层。
[0084]第一掺杂区SD1和第二掺杂区SD2可设置在每个有源区ACT中，这里，各第二掺杂区SD2可通过第一掺杂区SD1彼此间隔开。第一掺杂区SD1可设置在位于邻近的一对栅极线GL之间的有源区ACT的一部分中。第二掺杂区SD2可设置在通过所述一对栅极线GL彼此间隔开的有源区ACT的端部中。换言之，各第二掺杂区SD2可通过介于它们之间的所述一对栅极线GL彼此间隔开。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1的深度可大于第二掺杂区SD2的深度。第一掺杂区SD1可掺杂为具有与第二掺杂区SD2的导电类型相同的导电类型。
[0085]第一焊盘122和第二焊盘124可设置在衬底100上。第一焊盘122可连接至第一掺杂区SD1，各第二焊盘124可分别连接至各第二掺杂区SD2。第一焊盘122和第二焊盘124可包括导电层(例如，掺杂的多晶硅层和/或掺杂的单晶硅层)。第一层间绝缘层126可设置在衬底100上以覆盖第一焊盘122和第二焊盘124。第一层间绝缘层126可由二氧化硅层、氮化硅层和/或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。
[0086]位线BL可设置在第一层间绝缘层126上。各条位线BL可平行于第一方向D1延伸，并且可在第二方向D2上彼此间隔开。每条位线BL可通过第一焊盘122和位线接触件132电连接至第一掺杂区SD1。位线接触件132可穿过第一层间绝缘层126，并且连接至第一焊盘122。位线BL可由掺杂的半导体材料(例如，掺杂的硅、掺杂的锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属(例如，钨、钛、钽等)或金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一个形成，或者包括它们中的至少一个。位线接触件132可包括与位线BL的材料相同的材料。
[0087]各第二封盖图案142可分别设置在各条位线BL的顶表面上。第二封盖图案142可包括例如氮化硅层、二氧化硅层和/或氧氮化硅层。位线间隔件144可设置在每条位线BL的两个侧表面上。位线间隔件144可包括例如氮化硅层、二氧化硅层和/或氧氮化硅层。第二层间绝缘层136可设置在第一层间绝缘层126上，以覆盖位线BL、第二封盖图案142和位线间隔件144。第二层间绝缘层136可包括例如二氧化硅层。掩埋接触件134可设置在衬底100上，以穿过第一层间绝缘层126和第二层间绝缘层136，并且分别与各第二焊盘124接触。掩埋接触件134可包括导电材料(例如，掺杂的硅或者金属)。
[0088]电容器CA可设置在第二层间绝缘层136上，并且可分别电连接至各第二掺杂区SD2。电容器CA可包括多个底部电极BE，其设置在第二层间绝缘层136上并且分别连接至各掩埋接触件134。底部电极BE可通过掩埋接触件134分别电连接至各第二掺杂区SD2。如图1B所示，每个底部电极BE可设为具有实心柱形。在其它实施例中，每个底部电极BE可成形为类似于底部封闭的空心圆柱形。当在平面图中观看时，底部电极BE可按照二维方式排列在衬底100上。将在以下更详细地描述根据当前实施例的底部电极BE的排列和形状。
[0089]电容器CA还可包括:顶部电极TE，其设置在第二层间绝缘层136上以覆盖各底部电极BE ;以及介电层150，其介于各底部电极BE与顶部电极TE之间。顶部电极TE可设置为共同覆盖多个底部电极BE ;也就是说，其可用作DRAM器件的公共电极。在底部电极BE具有空心圆柱形形状的情况下，顶部电极TE可设置为面对每个底部电极BE的内侧表面。介电层150可设置为共形地覆盖每个底部电极BE的顶表面和侧表面，并且可包括在顶部电极TE与第二层间绝缘层136之间延伸的部分。
[0090]底部电极BE和顶部电极TE可包括掺杂的硅、金属或金属化合物中的至少一个。介电层150可由金属氧化物(例如，Hf02、Zr02、A1203、La203、Ta203和Ti02)、钙钛矿介电材料(例如，SrTi03、(Ba，Sr)Ti03、BaTi03、PZT、PLZT)中的至少一个形成，或者包括它们中的至少一个，并且可设置为单层或多层结构。
[0091]图2是示出设置在根据本发明构思的实施例的半导体器件中的底部电极的平面排列的平面图，并且图3是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0092]参照图2，当在平面图中观看时，底部电极BE可在第一方向D1和第二方向D2 二者上排列，以形成方形排列。
[0093]每个底部电极BE可包括设置为彼此面对的第一侧表面S1以及设置在各第一侧表面S1之间以彼此面对的第二侧表面S2。第一侧表面S1可在第二方向D2上彼此面对，第二侧表面S2可在第一方向D1上彼此面对。第一侧表面S1中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第一距离dl。第二侧表面S2中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第二距离d2。这里，第一距离dl可为第一侧表面S1与布置为在第二方向D2上与其最靠近的那个底部电极BE的侧表面之间的最短距离，第二距离d2可为第二侧表面S2与布置为在第一方向D1上与其最靠近的那个底部电极BE的侧表面之间的最短距离。在示例实施例中，第一距离dl可基本等于第二距离d2。第一距离dl和第二距离d2可以是用于将各底部电极BE彼此电分离所需的最小分离距离。
[0094]分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对且在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。各第二侧表面S2可设置为与成对并且在第一方向D1上排列的各底部电极BE中的对应的底部电极间隔开第二距离d2。
[0095]参照图3，当在平面图中观看时，第一侧表面S1和第二侧表面S2中的每一个可具有凹进形状。在示例实施例中，当在平面图中观看时，第一侧表面S1和第二侧表面S2中的每一个可在朝着底部电极BE的中心的方向上凹进弯曲。各第一侧表面S1可具有基本彼此对称的形状，并且各第二侧表面S2也可具有基本彼此对称的形状。
[0096]通常，电容器具有与底部电极BE的表面积成正比的电容量。随着半导体器件的集成密度增大，有必要在减小的平面面积中形成底部电极，并且这会导致电容器的电容量减少。换言之，底部电极的平面面积的增大可导致底部电极之间的距离缩短，并且在这种情况下，难以将底部电极彼此电分离。因此，会限制底部电极的平面面积的增大。
[0097]根据本发明构思的示例实施例，各底部电极BE可设置为至少通过用于将各底部电极BE彼此电分离所需的最小分离距离而彼此间隔开，并且每个底部电极BE的侧表面可具有凹进形状。因此，可增大每个底部电极BE的表面积，而不使各底部电极BE之间的电分离出现任何劣化。换言之，可在有限的平面面积中增大底部电极BE的表面积，并且因此增大电容器CA的静电电容量。
[0098]图4A至图4G是示出设置在根据本发明构思的实施例的半导体器件中的每个底部电极的修改的平面形状的平面图，并且图5A至图5K为平面图，它们中的每一个示出了设置在根据本发明构思的实施例的半导体器件中的底部电极的修改的平面排列。
[0099]参照图4A，当在平面图中观看时，各第一侧表面S1中的每一个可具有凸出形状，而各第二侧表面S2中的每一个可具有凹进形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1可在离开底部电极BE的中心的方向上凸出弯曲，而各第二侧表面S2可在朝着底部电极BE的中心的方向上凹进弯曲。各第一侧表面S1可具有基本彼此对称的形状，各第二侧表面S2也可具有基本彼此对称的形状。
[0100]在每个底部电极BE具有图4A的形状的情况下，底部电极BE可设置为形成图5A所示的排列。参照图5A，分别布置为邻近于各第一侧表面S1的一对底部电极BE可在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对并且在第二方向D2上排列的所述一对底部电极BE的对应的第二侧表面S2相对。此外，各第二侧表面S2可设置为与成对并且在第一方向D1上排列的所述一对底部电极BE的对应的第一侧表面S1相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此夕卜，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0101]参照图4B，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，而各第一侧表面S1中的另一个可具有凹进形状。此外，各第二侧表面S2中的一个可具有凸出形状，而各第二侧表面S2中的另一个可具有凹进形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个和各第二侧表面S2中的一个可在离开底部电极BE的中心的方向上凸出弯曲，而各第一侧表面S1中的另一个和各第二侧表面S2中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。
[0102]在每个底部电极BE具有图4B的形状的情况下，底部电极BE可设置为形成图5B所示的排列。参照图5B，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向Dl上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凹进弯曲的一个相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。此外，各第二侧表面S2中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中的凹进弯曲的一个相对，而各第二侧表面S2中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中的凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1中的每一个可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2中的每一个可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0103]参照图4C，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。每个第二侧表面S2可具有凹进形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个可在离开底部电极BE的中心的方向上凸出弯曲，而各第一侧表面S1中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。此外，当在平面图中观看时，各第二侧表面S2可在朝着底部电极BE的中心的方向上凹进弯曲。
[0104]在每个底部电极BE具有图4C的形状的情况下，底部电极BE可设置为形成图5C所示的排列。参照图5C，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的第一侧表面S1中的凹进弯曲的一个相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的底部电极BE的对应的第二侧表面S2相对。在这种情况下，第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极间隔开第二距离d2。
[0 105]参照图4D，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，而各第一侧表面S1中的另一个可具有凹进形状。每个第二侧表面S2可具有平行于第二方向D2笔直延伸的线形形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个可在离开底部电极BE的中心的方向上凸出弯曲，并且各第一侧表面S1中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。
[0106]在每个底部电极BE具有图4D的形状的情况下，底部电极BE可设置为形成图所示的排列。参照图f5D，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向Dl上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凹进弯曲的一个相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的底部电极BE的对应的第二侧表面S2相对。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0107]参照图4E，当在平面图中观看时，各第一侧表面S1可具有基本彼此对称的形状，并且各第二侧表面S2也可具有基本彼此对称的形状。例如，各第一侧表面S1可具有凹进形状，而各第二侧表面S2可具有平行于第二方向D2笔直延伸的线形形状。当在平面图中观看时，各第一侧表面S1可在朝着底部电极BE的中心的方向上凹进弯曲。
[0108]在每个底部电极BE具有图4E的形状的情况下，底部电极BE可设置为形成图5E所示的排列。参照图5E，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第一侧表面S1相对。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的底部电极BE的对应的第二侧表面S2相对。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0109]参照图4F，当在平面图中观看时，各第一侧表面S1可具有基本彼此对称的形状，并且各第二侧表面S2也可具有基本彼此对称的形状。例如，每个第一侧表面S1可具有凸出形状，而每个第二侧表面S2可具有平行于第二方向D2笔直延伸的线形形状。当在平面图中观看时，各第一侧表面S1可在离开底部电极BE的中心的方向上凸出弯曲。
[0110]在至少一个底部电极BE具有图4F的形状的情况下，底部电极BE可设置为形成图5F或图5G所示的排列，但是本发明构思的示例实施例可不限于此。
[0111]作为一个示例，参照图5F，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE可具有与图4E的形状相同的形状。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。换言之，在第二方向D2上布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，在第一方向D1上排列的所述一对底部电极BE可具有与例如图4F的形状相同的形状。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。因此，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0112]作为另一示例，参照图5G，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可具有与例如图4E的形状相同的形状。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。换言之，在第二方向D2上布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的线形侧表面Sst相对。因此，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0113]参照图4G，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，而各第一侧表面S1中的另一个可具有凹进形状。每个第二侧表面S2可具有凸出形状。在示例实施例中，当在平面图中观看时，各第一侧表面S1中的一个以及各第二侧表面S2可在离开底部电极BE的中心的方向上凸出弯曲，而各第一侧表面S1中的另一个可在朝着底部电极BE的中心的方向上凹进弯曲。
[0114]在至少一个底部电极BE具有图4G的形状的情况下，底部电极BE可设置为形成图5H或图51所示的排列，但是本发明构思的示例实施例可不限于此。
[0115]作为一个示例，如图5H所示，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可具有与例如图4C的形状相同的形状。在这种情况下，各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的凹进的侧表面See相对，而各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的凸出的侧表面Scv相对。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为与所述一对底部电极BE中的另一个的凹进的侧表面相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，而各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0116]作为另一示例，如图51所示，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE可具有与例如图4G的形状相同的形状。在这种情况下，各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凹进弯曲的一个相对，并且各第一侧表面S1中的凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中的凸出弯曲的一个相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，在第一方向D1上排列的所述一对底部电极BE可具有与例如图4C的形状相同的形状。在这种情况下，各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的凹进的侧表面See相对。因此，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0117]在至少一个底部电极BE具有图3的形状的情况下，底部电极BE可设置为形成图5J所示的排列，但是本发明构思的示例实施例可不限于此。
[0118]作为一个示例，参照图5J，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可具有圆形形状。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的各圆形侧表面Sr相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的各圆形侧表面Sr相对。因此，各第一侧表面S1可设置为与成对并在第二方向D2上排列的各各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0119]在至少一个底部电极BE具有与图3相似的形状的情况下，底部电极BE可设置为形成图5K所示的排列，但是本发明构思的示例实施例可不限于此。这里，作为与图3相似的形状的示例，图3的形状可按照以下方式改变，即，其纵向轴线平行于对角线方向Ds或者与第一方向D1和第二方向D2 二者都成角度。
[0120]作为一个示例，参照图5K，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，而分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。在第二方向D2上排列的所述一对底部电极BE和在第一方向D1上排列的另一对底部电极BE可成形为类似于例如其长轴平行于对角线方向Ds的椭圆形。在这种情况下，各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的圆形侧表面Sr相对，而各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的圆形侧表面Sr相对。各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，而各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。
[0121]图6A至图11A是示出制造根据本发明构思的实施例的半导体器件的方法的平面图，图6B至图11B分别是沿着图6A至图11A的线Ι-Γ截取的截面图。
[0122]参照图6A和图6B，可在衬底100上形成器件隔离层102以限定有源区ACT。衬底100可为半导体衬底(例如，硅晶圆、锗晶圆或硅-锗晶圆)。可利用例如浅沟槽隔离(STI)工艺形成器件隔离层102。器件隔离层102可由例如氮化硅层、二氧化硅层和/或氧氮化硅层形成，或者包括氮化硅层、二氧化硅层和/或氧氮化硅层。每个有源区ACT可成形为类似于在第三方向D3上延长的条状。例如，每个有源区ACT的纵向轴线可平行于与两个正交方向(例如，第一方向D1和第二方向D2)都成角度的第三方向D3。
[0123]可在每个有源区ACT中形成第二掺杂区SD2。可通过离子注入工艺形成第二掺杂区SD2。作为一个示例，第二掺杂区SD2可为η型掺杂区。
[0124]栅极线GL可形成在衬底100中以与有源区ACT交叉。栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上彼此间隔地形成。栅极绝缘图案104可形成在栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。各第一封盖图案108可分别形成在各条栅极线GL的顶表面上。栅极线GL和栅极绝缘图案104的形成可包括以下步骤:对衬底100和器件隔离层102进行刻蚀，以形成平行于第二方向D2延伸的线形沟槽；在衬底100上形成栅极绝缘层，以部分地填充每个沟槽；在衬底100上形成导电层以填充沟槽的剩余空间；以及对导电层进行刻蚀以在每个沟槽中形成具有期望的厚度的导电图案。可执行刻蚀工艺以去除绝缘层的未被导电层覆盖的暴露的部分，因此分别在各沟槽中形成栅极绝缘图案104。第一封盖图案108的形成可包括以下步骤:在设有栅极线GL的衬底100上形成第一封盖层；以及将第一封盖层平面化以暴露出衬底100的顶表面。
[0125]可执行离子注入工艺以在位于邻近的一对栅极线GL之间的每个有源区ACT的一部分中形成第一掺杂区SD1。第一掺杂区SD1可掺杂为具有与第二掺杂区SD2的导电类型相同的导电类型(例如，η型)。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1可形成为具有大于第二掺杂区SD2的深度的深度。
[0126]掺杂的多晶硅层、掺杂的单晶硅层或导电层可形成在衬底100上，并且随后可被图案化以形成第一焊盘122和第二焊盘124。第一焊盘122可连接至第一掺杂区SD1，各第二焊盘124可分别连接至各第二掺杂区SD2。在第一焊盘122和第二焊盘124包括掺杂的多晶硅层或单晶硅层的情况下，第一焊盘122和第二焊盘124可掺杂为具有与第一掺杂区SD1和第二掺杂区SD2的导电类型相同的导电类型。
[0127]第一层间绝缘层126可形成在第一焊盘122和第二焊盘124上。第一层间绝缘层126可通过化学气相沉积工艺形成。第一层间绝缘层126可包括例如二氧化硅层、氮化硅层或氧氮化硅层。位线接触孔可形成为穿过第一层间绝缘层126并且将第一焊盘122暴露出来。第二导电层可形成在第一层间绝缘层126上。第二导电层可形成为填充位线接触孔。例如，第二导电层可包括导电材料(例如，金属和掺杂的半导体材料)。第二封盖层可形成在第二导电层上。作为一个示例，第二封盖层可包括氮化硅层、二氧化硅层和氧氮化硅层中的至少一个。可将第二封盖层和第二导电层图案化，以形成位线BL以及位线BL上的第二封盖图案142。位线接触件132可形成在位线接触孔中。间隔件层可共形地沉积在第一层间绝缘层126上，然后可将其各向异性地刻蚀以形成覆盖位线BL的两个侧表面的位线间隔件144。位线间隔件144可由氮化硅层、二氧化硅层或氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。
[0128]第二层间绝缘层136可形成在第一层间绝缘层126上。可利用例如化学气相沉积工艺形成第二层间绝缘层136。第二层间绝缘层136可包括二氧化硅层、氮化硅层或氧氮化硅层。各掩埋接触孔可分别形成为穿过第二层间绝缘层136和第一层间绝缘层126并暴露出第二焊盘124。第三导电层可沉积在第二层间绝缘层136上，以填充掩埋接触孔，并且可被平面化以暴露出第二层间绝缘层136的顶表面。因此，各掩埋接触件134可分别形成在掩埋接触孔中。
[0129]第一模制层146和下掩模层148可按次序形成在第二层间绝缘层136上。下掩模层148可由相对于第一模制层146具有刻蚀选择性的材料形成。例如，第一模制层146可由晶体硅层、非晶硅层、掺杂的硅层、锗化硅层或碳基层形成，并且下掩模层148可由二氧化硅层形成。
[0130]第一掩模图案Ml可形成在下掩模层148上。第一掩模图案Ml可由相对于下掩模层148具有刻蚀选择性的材料形成。例如，第一掩模图案Ml可由氮化硅层和/或氧氮化硅层形成。当在平面图中观看时，第一掩模图案Ml可在第一方向D1和第二方向D2上排列，以形成多行和多列。构成奇数行的第一掩模图案Ml中的第η个可形成第一列，构成偶数行的第一掩模图案Ml中的第η个可形成邻近于第一列的第二列，其中η是整数。当在平面图中观看时，构成第一列和第二列的第一掩模图案Ml可按照Ζ字形方式排列。当在平面图中观看时，第一掩模图案Ml可形成为它们中的每一个与掩埋接触件134中的对应的一个至少部分地重叠。
[0131]每个第一掩模图案Ml可包括设置为彼此面对的第一掩模侧表面 MSI以及设置在各第一掩模侧表面MSI之间以彼此面对的第二掩模侧表面MS2。各第一掩模侧表面MSI可在第二方向D2上彼此面对，并且各第二掩模侧表面MS2可在第一方向D1上彼此面对。在示例实施例中，当在平面图中观看时，第一掩模侧表面MSI和第二掩模侧表面MS2中的每一个可具有凹进形状。作为一个不例，第一掩模侧表面MSI和第二掩模侧表面MS2中的每一个可在朝着第一掩模图案Ml的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第一掩模侧表面MSI和第二掩模侧表面MS2中的至少一个可具有凸出形状或线形形状。例如，第一掩模侧表面MSI和第二掩模侧表面MS2中的至少一个可在离开第一掩模图案Ml的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0132]参照图7A和图7B，上掩模层152可形成在下掩模层148上以覆盖第一掩模图案Ml ο上掩模层152可由例如二氧化硅层形成。
[0133]第二掩模图案M2可形成在上掩模层152上。第二掩模图案M2可由例如氮化硅层和/或氧氮化硅层形成。当在平面图中观看时，第二掩模图案M2可在第一方向D1和第二方向D2上排列以形成多行和多列。构成奇数行的第二掩模图案M2中的第η个可形成第一列，并且构成偶数行的第二掩模图案M2中的第η个可形成邻近于第一列的第二列，其中η是整数。当在平面图中观看时，构成第一列和第二列的第二掩模图案M2可按照Ζ字形方式排列。当在平面图中观看时，第二掩模图案M2可形成为与第一掩模图案Ml间隔开。第二掩模图案M2可形成在上掩模层152上，其形成方式为，每个第二掩模图案M2位于在第一方向D1上彼此邻近的一对第一掩模图案Ml之间以及在第二方向D2上彼此邻近的另一对第一掩模图案Ml之间的位置上。当在平面图中观看时，第二掩模图案M2可形成为它们中的每一个与掩埋接触件134中的对应的一个至少部分地重叠。
[0134]每个第二掩模图案M2可包括设置为彼此面对的第三掩模侧表面MS3以及设置在各第三掩模侧表面MS3之间以彼此面对的第四掩模侧表面MS4。各第三掩模侧表面MS3可在第二方向D2上彼此面对，并且各第四掩模侧表面MS4可在第一方向D1上彼此面对。在示例实施例中，当在平面图中观看时，第三掩模侧表面MS3和第四掩模侧表面MS4中的每一个可具有凹进形状。作为一个示例，第三掩模侧表面MS3和第四掩模侧表面MS4中的每一个可在朝着第二掩模图案M2的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第三掩模侧表面MS3和第四掩模侧表面MS4中的至少一个可具有凸出形状或线形形状。作为一个示例，第三掩模侧表面MS3和第四掩模侧表面MS4中的至少一个可在离开第二掩模图案M2的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0135]在示例实施例中，第一掩模图案Ml和第二掩模图案M2可具有基本相同的形状，但是在其它示例实施例中，第一掩模图案Ml和第二掩模图案M2中的至少一个可形成为具有与其余的形状不同的形状。
[0136]参照图8A和图8B，可分别利用第二掩模图案M2和第一掩模图案Ml作为刻蚀掩模来对上掩模层152和下掩模层148顺序地刻蚀，以形成上掩模图案153和下掩模图案149。上掩模图案153可与第一掩模图案Ml布置在基本相同的水平。下掩模图案149可分别形成在第一掩模图案Ml和第二掩模图案M2下方。因此，当在平面图中观看时，下掩模图案149可在第一方向D1和第二方向D2上排列以形成方形排列。可执行刻蚀工艺以将第一模制层146的顶表面暴露出来。
[0137]参照图9A和图9B，可利用上掩模图案153和下掩模图案149作为刻蚀掩模来刻蚀第一模制层146以形成模制图案160。在示例实施例中，可执行刻蚀工艺以去除第一掩模图案Ml和第二掩模图案M2。然而，在其它示例实施例中，与示出的示例不同，即使在刻蚀工艺之后，第一掩模图案Ml和第二掩模图案M2也可部分地保留在上掩模图案153和下掩模图案149上。可执行刻蚀工艺以将第二层间绝缘层136的顶表面暴露出来。
[0138]参照图10A和图10B，第二模制层156可形成在第二层间绝缘层136上以覆盖模制图案160。第二模制层156可由相对于模制图案160和第二层间绝缘层136具有刻蚀选择性的材料形成。例如，在第二模制层156由二氧化硅层形成的情况下，第二层间绝缘层136可包括设置在其最上面水平的氮化硅层。可在第二模制层156的上部上执行平面化工艺，以将模制图案160的顶表面暴露出来。此后，可去除模制图案160以在第二模制层156中形成开口 162。可利用例如湿法刻蚀工艺执行模制图案160的去除。可分别形成开口 162以将掩埋接触件134的顶表面暴露出来。
[0139]参照图11A和图11B，底部电极BE可分别形成在各开口 162中。底部电极BE的形成可包括以下步骤:在第二模制层156上形成导电层以填充开口 162，然后将导电层平面化以暴露第二模制层156的顶表面。底部电极BE可分别连接至掩埋接触件134。
[0140]返回参照图1A和图1B，可去除第二模制层156。第二模制层156的去除可包括以下步骤:利用相对于第二层间绝缘层136具有刻蚀选择性的刻蚀配方对第二模制层156进行刻蚀。接着，介电层150和顶部电极TE可按次序形成在第二层间绝缘层136上以覆盖底部电极BE。可利用具有良好阶梯覆盖特性的层形成技术(例如，化学气相沉积(CVD)或原子层沉积(ALD))或者物理气相沉积(PVD)来形成介电层150和顶部电极TE。
[0141]图19A是示出根据本发明构思的其他实施例的半导体器件的平面图，图19B是沿着图19A的线Ι-Γ截取的截面图。为了简单描述，先前参照图1A和图1B描述的元件可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0142]参照图19A和图19B，可在衬底100上设置器件隔离层102以限定有源区ACT。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3，或者与彼此交叉的第一方向D1和第二方向D2都成角度。根据参照图1A和图1B描述的实施例，有源区ACT可在第二方向D2上按照Z字形方式排列，但是根据本实施例，有源区ACT可在第二方向D2上按照柱状排列方式排列，如图19A所示。
[0143]根据本实施例，电容器CA可通过导电焊盘170和掩埋接触件134电连接至设置在有源区ACT中的对应的第二掺杂区SD2。电容器CA可包括分别连接至导电焊盘170的底部电极BE。
[0144]在当前实施例中，除上述差别之外，半导体器件可配置为具有与图1A和图1B中的那些特征基本相同的特征。此外，底部电极BE可配置为具有与参照图2、图3、图4A至图4G以及图5A至图5K描述的排列和形状基本相同的排列和形状。
[0145]图12A是示出根据本发明构思的另一实施例的半导体器件的平面图，图12B是沿着图12A的线Ι-Γ截取的截面图。为了简单描述，先前参照图1A和图1B描述的元件可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0146]参照图12A和图12B，可在衬底100上设置器件隔离层102以限定有源区ACT。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3或者与彼此交叉的第一方向D1和第二方向D2成角度。
[0147]栅极线GL可设置在衬底100中以与有源区ACT交叉。栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上排列。栅极线GL可掩埋在衬底100中。栅极绝缘图案104可介于栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。各第一封盖图案108可分别设置在各条栅极线GL的顶表面上。
[0148]第一掺杂区SD1和第二掺杂区SD2可设置在每个有源区ACT中，这里，各第二掺杂区SD2可通过第一掺杂区SD1彼此间隔开。第一掺杂区SD1可设置在位于邻近的一对栅极线GL之间的有源区ACT的一部分中。各第二掺杂区SD2可设置在通过所述一对栅极线GL彼此间隔开的有源区ACT的端部中。换言之，各第二掺杂区SD2可通过介于它们之间的所述一对栅极线GL彼此间隔开。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1的深度可大于第二掺杂区SD2的深度。第一掺杂区SD1可掺杂为具有与第二掺杂区SD2的导电类型相同的导电类型。
[0149]第一焊盘122和第二焊盘124可设置在衬底100上。第一焊盘122可连接至第一掺杂区SD1，各第二焊盘124可分别连接至各第二掺杂区SD2。第一层间绝缘层126可设置在衬底100上，以覆盖第一焊盘122和第二焊盘124。
[0150]位线BL可设置在第一层间绝缘层126上。位线BL可平行于第一方向D1延伸，并且可在第二方向D2上彼此间隔开。每条位线BL可通过第一焊盘122和位线接触件132电连接至第一掺杂区SD1。位线接触件132可穿过第一层间绝缘层126，并且连接至第一焊盘122。各第二封盖图案142可分别设置在各条位线BL的顶表面上，并且各位线间隔件144可分别设置在位线BL的两个侧表面上。
[0151]第二层间绝缘层136可设置在第一层间绝缘层126上，以覆盖位线BL、第二封盖图案142和位线间隔件144。另外，掩埋接触件134可设置在衬底100上，以穿过第一层间绝缘层126和第二层间绝缘层136，并且分别与各第二焊盘124接触。
[0152]第三层间绝缘层138可设置在第二层间绝缘层136上。例如，第三层间绝缘层138可包括氮化硅层和/或氧氮化硅层。导电焊盘170可设置在第三层间绝缘层138中。例如，各导电焊盘170可穿过第三层间绝缘层138分别连接至各掩埋接触件134。导电焊盘170可包括导电材料(例如，掺杂的硅或金属)。
[0153]电容器CA可设置在第三层间绝缘层138上，并且可通过导电焊盘170和掩埋接触件134分别电连接至各第二掺杂区SD2。每个电容器CA可包括设置在第三层间绝缘层138上并且连接至对应的一个导电焊盘170的底部电极BE。各底部电极BE可通过导电焊盘170和掩埋接触件134分别电连接至各第二掺杂区SD2。每个底部电极BE可具有实心柱形，如图1B所示。然而，在其它实施例中，每个底部电极BE可成形为类似于底部封闭的空心圆柱形。当在平面图中观看时，底部电极BE可按照二维方式排列在衬底100上。根据本实施例的底部电极BE的排列和形状将在下面更详细地描述。
[0154]电容器CA还可包括:顶部电极TE，其设置在第二层间绝缘层136上，以覆盖底部电极BE ;以及介电层150，其介于底部电极BE与顶部电极TE之间。
[0155]图13是示出设置在根据本发明构思的另一实施例的半导体器件中的底部电极的平面排列的平面图，图14是示出设置在根据本发明构思的另一实施例的半导体器件中的每个底部电极的平面形状的平面图。
[0156]参照图13，当在平面图中观看时，底部电极BE可在第一方向D1和第二方向D2上排列以形成蜂窝排列。
[0157]每个底部电极BE可包括设置为彼此面对的第一侧表面S1、设置在各第一侧表面S1之间以彼此面对的第二侧表面S2以及设置在各第一侧表面S1之间以彼此面对的第三侧表面S3。第二侧表面S2中的每一个的一端可连接至各第一侧表面S1中的对应的一个的一端，并且第二侧表面S2中的每一个的另一端可连接至各第三侧表面S3中的对应的一个的一端。第一侧表面S1中的每一个的另一端可连接至各第三侧表面S3中的对应的一个的另一端。
[0158]各第一侧表面S1可在与第一方向D1、第二方向D2和第三方向D3全部交叉的第四方向D4上彼此面对。各第二侧表面S2可在第二方向D2上彼此面对，并且各第三侧表面S3可在第三方向D3上彼此面对。
[0159]第一侧表面S1中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第一距离dl。第二侧表面S2中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第二距离d2。此外，第三侧表面S3中的每一个可与与其邻近的另一底部电极BE的侧表面间隔开第三距离d3。这里，第一距离dl可以是第一侧表面S1与布置为在第四方向D4上与其最靠近的那个底部电极BE的侧表面之间的最短距离，第二距离d2可以是第二侧表面S2与布置为在第二方向D2上与其最靠近的那个底部电极BE的侧表面之间的最短距离。此外，第三距离d3可以是第三侧表面S3与布置为在第三方向D3上与其最靠近的那个底部电极BE的侧表面之间的最短距离。在示例实施例中，第一距离dl、第二距离d2和第三距离d3可基本相同。第一距离dl、第二距离d2和第三距离d3可为用于将各底部电极BE彼此电分离所需的最小分离距离。
[0160]分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。此外，分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第二距尚d20各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极间隔开第三距离d3。
[0161]参照图14，第一侧表面S1、第二侧表面S2和第三侧表面S3中的每一个可具有凹进形状。在示例实施例中，当在平面图中观看时，第一侧表面S1、第二侧表面S2和第三侧表面S3可在朝着底部电极BE的中心的方向上凹进弯曲。各第一侧表面S1可具有基本彼此对称的形状，各第二侧表面S2也可具有基本彼此对称的形状。另外，各第三侧表面S3可具有基本彼此对称的形状。
[0162]根据本发明构思的示例实施例，各底部电极BE可设置为至少通过用于将各底部电极BE彼此电分离所需的最小分离距离彼此间隔开，并且每个底部电极BE的侧表面可具有凹进形状。因此，可在有限的平面面积中形成具有增大的表面积的每个底部电极BE，而不用担心损坏电隔离。
[0163]图15A至图15E是示出设置在根据本发明构思的另一实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。图16A至图16F是平面图，它们中的每一个示出了设置在根据本发明构思的另一实施例的半导体器件中的底部电极的修改的平面排列。
[0164]参照图15A，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。各第三侧表面S3也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第二侧表面S2中的一个可具有凸出形状，并且各第二侧表面S2中的另一个可具有凹进形状。此外，各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的凹进弯曲的一个的一端以及各第三侧表面S3中的凹进弯曲的一个的一端。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的凸出弯曲的一个的一端以及各第三侧表面S3中的凸出弯曲的一个的一端。
[0165]在每个底部电极BE具有图15A的形状的情况下，底部电极BE可设置为形成图16A所示的排列。参照图16A，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第一侧表面S1中的凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中凹进弯曲的一个相对，而各第一侧表面S1中凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第一侧表面S1中凸出弯曲的一个相对。此外，各第二侧表面S2中凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中凹进弯曲的一个相对，而各第二侧表面S2中凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第二侧表面S2中凸出弯曲的一个相对。此外，各第三侧表面S3中凸出弯曲的一个可设置为与相邻的一个底部电极BE的各第三侧表面S3中凹进弯曲的一个相对，而各第三侧表面S3中凹进弯曲的一个可设置为与相邻的一个底部电极BE的各第三侧表面S3中凸出弯曲的一个相对。换言之，布置为彼此邻近的一对底部电极BE之一的凸出的侧表面可设置为面对所述一对底部 电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。此外，各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0166]参照图15B，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。各第三侧表面S3也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第二侧表面S2中的一个可具有凸出形状，并且各第二侧表面S2中的另一个可具有凹进形状。此外，各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。与图15A不同的是，各第一侧表面S1中的凹形凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的凹进弯曲的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。此外，各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的凸出弯曲的一个的一端和各第三侧表面S3中的凸出弯曲的一个的一端。
[0167]在每个底部电极BE具有图15B的形状的情况下，底部电极BE可设置为形成图16B所示的排列。参照图16B，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。如参照图16A的描述，布置为彼此邻近的一对底部电极BE之一可按照以下方式设置，即，其凸出的侧表面面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。此外，各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0168]参照图15C，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第三侧表面S3也可具有基本彼此不对称的形状。各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。各第二侧表面S2中的每一个可具有凹进形状。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。此外，各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的另一个的一端和各第三侧表面S3中的凸出弯曲的一个的一端。
[0169]在每个底部电极BE具有图15C的形状的情况下，底部电极BE可设置为形成图16C所示的排列。参照图16C，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第二侧表面S2可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第二侧表面S2相对。因此，各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极间隔开第二距离d2。此外，如参照图16A的描述，布置为彼此邻近的一对底部电极BE之一可按照以下方式设置，即，其凸出的侧表面面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0170]参照图15D，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第三侧表面S3也可具有基本彼此不对称的形状。各第二侧表面S2可具有基本彼此对称的形状。例如，各第一侧表面S1中的一个可具有凸出形状，并且各第一侧表面S1中的另一个可具有凹进形状。各第三侧表面S3中的一个可具有凸出形状，并且各第三侧表面S3中的另一个可具有凹进形状。与图15C不同的是，各第二侧表面S2中的每一个可具有线形形状。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。此外，各第一侧表面S1中的凸出弯曲的一个的两端可分别连接至各第二侧表面S2中的另一个的一端和各第三侧表面S3中的凸出弯曲的一个的一端。
[0171]在每个底部电极BE具有图1?的形状的情况下，底部电极BE可设置为形成图16D所示的排列。参照图16D，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第四方向D4上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第二方向D2上彼此间隔开。分别布置为邻近于各第三侧表面S3的一对底部电极BE可设置为在第三方向D3上彼此间隔开。各第二侧表面S2可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第二侧表面S2相对。因此，各第二侧表面S2可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。此外，如参照图16A描述的那样，布置为彼此邻近的一对底部电极BE之一可按照以下方式设置，即，其凸出的侧表面面对所述一对底部电极BE中的另一个的凹进的侧表面。因此，各第一侧表面S1可设置为与成对并在第四方向D4上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl，并且各第三侧表面S3可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第三距离d3。
[0172]参照图15E，当在平面图中观看时，各第一侧表面S1可具有基本彼此不对称的形状，并且各第二侧表面S2也可具有基本彼此不对称的形状。各第三侧表面S3也可具有基本彼此不对称的形状。例如，各第一侧表面S1中的一个可具有凹进形状，并且各第一侧表面S1中的另一个可具有线形形状。各第二侧表面S2中的一个可具有凹进形状，并且各第二侧表面S2中的另一个可具有线形形状。此外，各第三侧表面S3中的一个可具有凹进形状，并且各第三侧表面S3中的另一个可具有线形形状。各第一侧表面S1中的凹进弯曲的一个的两端可分别连接至各第二侧表面S2中的线形的一个的一端和各第三侧表面S3中的线形的一个的一端。各第一侧表面S1中的线形的一个的两端可分别连接至各第二侧表面S2中的凹进弯曲的一个的一端和各第三侧表面S3中的凹进弯曲的一个的一端。
[0173]在一些底部电极BE具有图15E的形状的情况下，底部电极BE可设置为形成图16E所示的排列。参照图16E，具有图15E的形状的各底部电极BE可排列在具有圆形形状的底部电极BE周围。例如，具有圆形形状的底部电极BE可设置于在第二方向D2上排列的一对底部电极BE之间、在第三方向D3上排列的另一对底部电极BE之间、以及在第四方向D4上排列的另一对底部电极BE之间。在这种情况下，具有圆形形状的底部电极BE可具有圆形侧表面Sr，其面对具有图15E的形状的每个底部电极BE的凹进的侧表面。因此，具有圆形形状的底部电极BE可设置为与相邻的各底部电极BE等距间隔开距离d。
[0174]在至少一个底部电极BE具有圆形形状的情况下，底部电极BE可设置为形成图16F所示的排列，但是本发明构思的示例实施例可不限于此。参照图16F，具有图14的形状的各底部电极BE可排列在具有圆形形状的底部电极BE周围。例如，具有圆形形状的底部电极BE可设置于在第二方向D2上排列的一对底部电极BE之间、在第三方向D3上排列的另一对底部电极BE之间、以及在第四方向D4上排列的另一对底部电极BE之间。在这种情况下，具有圆形形状的底部电极BE可具有圆形侧表面Sr，其面对具有图14的形状的每个底部电极BE的凹进的侧表面。因此，具有圆形形状的底部电极BE可设置为与相邻的各底部电极BE等距间隔开距离d。
[0175]图17A和图18A是示出制造根据本发明构思的另一实施例的半导体器件的方法的平面图，图17B和图18B分别是沿着图17A和图18A的线Ι-Γ截取的截面图。为了简单描述，先前参照图6A至图11A和图6B至图11B描述的元件或步骤可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0176]参照图17A和图17B，可在衬底100上形成器件隔离层102以限定有源区ACT。可利用例如浅沟槽隔离(STI)工艺形成器件隔离层102。每个有源区ACT可成形为在第三方向D3上延伸的条状。例如，每个有源区ACT的纵向轴线可平行于与两个正交方向(例如，第一方向D1和第二方向D2)都形成角度的第三方向D3。可在每个有源区ACT中形成第二掺杂区SD2。可通过离子注入工艺形成第二掺杂区SD2。
[0177]栅极线GL可形成在衬底100中以与有源区ACT交叉。栅极线GL可平行于第二方向D2延伸，并且可在第一方向D1上彼此间隔开地形成。栅极绝缘图案104可形成在栅极线GL与有源区ACT之间以及栅极线GL与器件隔离层102之间。各第一封盖图案108可分别形成在各条栅极线GL的顶表面上。在示例实施例中，可通过与先前参照图6A和图6B描述的实施例的方法基本相同的方法来形成栅极线GL、栅极绝缘图案104和第一封盖图案108。
[0178]可在位于邻近的一对栅极线GL之间的各有源区ACT的一部分中执行离子注入工艺以形成第一掺杂区SD1。当相对于衬底100的顶表面进行测量时，第一掺杂区SD1可形成为具有大于第二掺杂区SD2的深度的深度。
[0179]掺杂的多晶硅层、掺杂的单晶硅层或者导电层可形成在衬底100上，然后可被图案化，以形成第一焊盘122和第二焊盘124。第一焊盘122可连接至第一掺杂区SD1，并且各第二焊盘124可分别连接至各第二掺杂区SD2。第一层间绝缘层126可形成在第一焊盘122和第二焊盘124上。
[0180]位线接触件132可形成为穿过第一层间绝缘层126，位线BL可形成在第一层间绝缘层126上并且可通过位线接触件132连接至第一焊盘122。第二封盖图案142可形成在位线BL的顶表面上，并且各位线间隔件144可形成在位线BL的两个侧表面上。可通过与先前参照图6A和图6B描述的实施例的方法基本相同的方法来形成位线接触件132、位线BL、第二封盖图案142和位线间隔件144。
[0181]第二层间绝缘层136可形成在第一层间绝缘层126上。可在第二层间绝缘层136上执行平面化工艺，因此，第二层间绝缘层136可形成为具有与第二封盖图案142的顶表面共面的顶表面。掩埋接触件134可形成为穿过第二层间绝缘层136和第一层间绝缘层126。例如，各掩埋接触件134可分别连接至各第二焊盘124。
[0182]第三层间绝缘层138可形成在第二层间绝缘层136上。第三层间绝缘层138可通过利用例如化学气相沉积工艺形成，并且可包括例如氮化硅层或氧氮化硅层。各导电焊盘170可穿过第三层间绝缘层138分别连接至各掩埋接触件134。导电焊盘170的形成可包括以下步骤:分别形成各孔以穿过第三层间绝缘层138并暴露出各掩埋接触件134 ;在第三层间绝缘层138上形成导电层以填充所述孔；以及使导电层平面化以暴露出第三层间绝缘层138的顶表面。作为另一示例，可通过在第二层间绝缘层136上形成导电层并对导电层进行图案化来形成导电焊盘170。
[0183]第一模制层146和下掩模层148可按顺序形成在第三层间绝缘层138上。第一掩模图案Ml可形成在下掩模层148上。当在平面图中观看时，第一掩模图案Ml可在第一方向D1和第二方向D2上排列以形成多行和多列。构成各行的第一掩模图案Ml中的第η个可形成第η列，其中η是整数。当在平面图中观看时，每个第一掩模图案Ml可形成为与导电焊盘170中的对应的一个重叠。
[0184]每个第一掩模图案Ml可包括设置为彼此面对的第一掩模侧表面MS1、设置在各第一掩模侧表面MSI之间以彼此面对的第二掩模侧表面MS2、以及设置在各第一掩模侧表面MSI之间以彼此面对的第三掩模侧表面MS3。各第二掩模侧表面MS2中的每一个的一端可连接至各第一掩模侧表面MSI中的每一个的一端，并且各第二掩模侧表面MS2中的每一个的另一端可连接至各第三掩模侧表面MS3中的每一个的一端。各第一掩模侧表面MSI中的每一个的另一端可邻近于各第三掩模侧表面MS3中的每一个的另一端。
[0185]各第一掩模侧表面MSI可在与第一方向D1、第二方向D2和第三方向D3全部交叉的第四方向D4上彼此面对。各第二掩模侧表面MS2可设置为在第二方向D2上彼此面对，并且各第三掩模侧表面MS3可设置为在第三方向D3上彼此面对。
[0186]在示例实施例中，当在平面图中观看时，第一掩模侧表面MS1、第二掩模侧表面MS2、第三掩模侧表面MS3中的每一个可具有凹进形状。作为一个不例，第一掩模侧表面MS1、第二掩模侧表面MS2和第三掩模侧表面MS3可在朝着第一掩模图案Ml的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第一掩模侧表面MS1、第二掩模侧表面MS2和第三掩模侧表面MS3中的至少一个可具有凸出形状或线形形状。作为一个示例，第一掩模侧表面、第二掩模侧表面和第三掩模侧表面中的至少一个可在离开第一掩模图案Ml的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0187]参照图18A和图18B，上掩模层152可形成在下掩模层148上以覆盖第一掩模图案Ml ο可在上掩模层152上形成第二掩模图案M2。
[0188]当在平面图中观看时，各第二掩模图案M2可在第一方向D1和第二方向D2上排列，以形成多行和多列。构成各行的第二掩模图案M2中的第η个可形成第η列，其中η是整数。当在平面图中观看时，第二掩模图案M2可形成为与第一掩模图案Ml间隔开。第二掩模图案M2可形成在上掩模层152上，其形成方式为，每个第二掩模图案M2位于在第四方向D4上彼此邻近的一对第一掩模图案Ml之间的位置上并且位于在第三方向D3上彼此邻近的另一对第一掩模图案Ml之间的位置上。当在平面图中观看时，每个第二掩模图案M2可形成为与导电焊盘170中的对应的一个重叠。
[0189]每个第二掩模图案M2可包括设置为彼此面对的第四掩模侧表面MS4、设置在各第四掩模侧表面MS4之间以彼此面对的第五掩模侧表面MS5、以及设置在各第四掩模侧表面MS4之间以彼此面对的第六掩模侧表面MS6。各第四掩模侧表面MS4可在第四方向D4上彼此面对，并且各第五掩模侧表面MS5可在第二方向D2上彼此面对。各第六掩模侧表面MS6可在第三方向D3上彼此面对。在示例实施例中，当在平面图中观看时，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的每一个可具有凹进形状。作为一个不例，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的每一个可在朝着第二掩模图案M2的中心的方向上凹进弯曲。然而，在特定实施例中，当在平面图中观看时，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的至少一个可具有凸出形状或线形形状。例如，第四掩模侧表面MS4、第五掩模侧表面MS5和第六掩模侧表面MS6中的至少一个可在离开第二掩模图案M2的中心的方向上凸出弯曲，或者可具有平行于特定方向延伸的线形形状。
[0190]在示例实施例中，第一掩模图案Ml和第二掩模图案M2可具有基本相同的形状，但是在其它示例实施例中，第一掩模图案Ml和第二掩模图案M2中的至少一个可形成为具有与其余的形状不同的形状。
[0191]可按照与参照图8A至图11A和图8B至图11B描述的实施例的方式基本相同的方式执行后续工艺。
[0192]返回参照图12A和图12B，可利用第一掩模图案Ml和第二掩模图案M2形成底部电极BE，然后，介电层150和顶部电极TE可按顺序形成在第三层间绝缘层138上，以覆盖底部电极BE。
[0193]图20A是示出根据本发明构思的其他实施例的 半导体器件的平面图，图20B是沿着图20A的线Ι-Γ截取的截面图。为了简单描述，先前参照图12A和图12B描述的元件可由相似或相同的附图标记指示，而不再重复对其的重复描述。
[0194]参照图20A和图20B，可在衬底100上设置器件隔离层102以限定有源区ACT。当在平面图中观看时，每个有源区ACT可成形为条状，其纵向轴线平行于第三方向D3或者与彼此交叉的第一方向D1和第二方向D2都形成角度。根据参照图12A描述的实施例，有源区ACT可在第二方向D2上按照Z字形方式排列，但是根据当前实施例，有源区ACT可在第二方向D2上按照柱状排列方式排列，如图20A所示。
[0195]在当前实施例中，除上述差别之外，半导体器件可配置为具有与图12A和图12B中的那些特征基本相同的特征。此外，底部电极BE可配置为具有与参照图13、图14、图15A至图15E以及图16A至图16F描述的那些排列和形状基本相同的排列和形状。
[0196]图21是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的修改的平面形状的平面图。图22A和图22B是示出底部电极的平面排列的平面图，其平面形状类似于图21所示的形状。
[0197]参照图21，当在平面图中观看时，底部电极BE可包括设置为彼此面对的第一侧表面S1以及设置在各第一侧表面S1之间以彼此面对的第二侧表面S2。第一侧表面S1可具有平行于第一方向D1延伸的线形形状，并且第二侧表面S2可具有平行于与第一方向D1交叉的第二方向D2而延伸的线形形状。底部电极BE还可包括将第一侧表面S1和第二侧表面S2彼此连接的第三侧表面S3。例如，第三侧表面S3中的每一个可包括平行于第一方向D1延伸的第一部分P1和平行于第二方向D2延伸的第二部分P2。在当前实施例中，底部电极BE可成形为类似于十字形。
[0198]具有图21的形状的底部电极BE可按照二维方式排列在衬底100上，以形成如图1A所示的正方形排列或者如图12A所示的蜂窝排列。
[0199]在底部电极BE设置为形成正方形排列的情况下，如图22A所示，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开。各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第一侧表面S1相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0200]在底部电极BE设置为形成蜂窝排列的情况下，如图22B所示，每个底部电极BE可设置于在第一方向D1上排列的一对底部电极BE之间、在与第一方向D1和第二方向D2 二者都形成角度的第三方向D3上排列的另一对底部电极BE之间、在与第一方向至第三方向(Dl、D2和D3)全部形成角度的第四方向D4上排列的另一对底部电极BE之间。
[0201]第一侧表面S1中的每一个可设置为与一对第一部分P1相对，所述一对第一部分P1中的每一个被包括在排列在第三方向D3和第四方向D4上的两对底部电极BE中的对应的一对底部电极BE之中。各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。各第一侧表面S1可设置为与成对并在第三方向D3和第四方向D4中的每一个方向上排列的各底部电极BE中的对应的底部电极间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0202]图23是示出设置在根据本发明构思的示例实施例的半导体器件中的每个底部电极的另一个修改的平面形状的平面图，图24A和图24B是示出底部电极的平面排列的平面图，其平面形状类似于图23所示的形状。
[0203]参照图23，当在平面图中观看时，底部电极BE可包括设置为彼此面对的第一侧表面S1以及设置在各第一侧表面S1之间以彼此面对的第二侧表面S2。第一侧表面S1可平行于第一方向D1延伸，并且第二侧表面S2可平行于第三方向D3延伸。这里，第一方向D1可与第二方向D2正交，并且第三方向D3可与第一方向D1和第二方向D2 二者都形成角度。在当前实施例中，底部电极BE可成形为类似于平行四边形。
[0204]具有图23的形状的底部电极BE可按照二维方式排列在衬底100上，以形成如图1A所示的正方形排列或者如图12A所示的蜂窝排列。
[0205]在底部电极BE设置为形成正方形排列的情况下，分别布置为邻近于各第一侧表面S1的一对底部电极BE可设置为在第二方向D2上彼此间隔开，并且分别布置为邻近于各第二侧表面S2的另一对底部电极BE可设置为在第一方向D1上彼此间隔开，如图24A所不。各第一侧表面S1可设置为与成对并在第二方向D2上排列的所述一对底部电极BE的对应的第一侧表面S1相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的所述一对底部电极BE的对应的第二侧表面S2相对。各第一侧表面S1可设置为与成对并在第二方向D2上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0206]在底部电极BE设置为形成蜂窝排列的情况下，如图24B所示，各第一侧表面S1可设置为与成对并在第三方向D3上排列的一对底部电极BE的对应的第一侧表面S1相对，并且各第二侧表面S2可设置为与成对并在第一方向D1上排列的一对底部电极BE的对应的第二侧表面S2相对。各第二侧表面S2可平行于成对并在第三方向D3上排列的所述一对底部电极BE的对应的第二侧表面S2。各第一侧表面S1可设置为与成对并在第三方向D3上排列的各底部电极BE中的对应的底部电极等距间隔开第一距离dl。此外，各第二侧表面S2可设置为与成对并在第一方向D1上排列的各底部电极BE中的对应的底部电极等距间隔开第二距离d2。在示例实施例中，第一距离dl可基本等于第二距离d2。
[0207]根据本发明构思的示例实施例，每个底部电极BE可形成为在有限的平面面积中具有增大的表面积而不用担心损坏电隔离。因此，半导体器件的电容器可具有增大的电容量。
[0208]图25是示出包括根据本发明构思的示例实施例的半导体器件的电子系统的示例的示意性框图。
[0209]参照图25，根据本发明构思的示例实施例的电子系统1100可包括控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可对应于通过其发送电信号的路径。
[0210]控制器1110可包括微处理器、数字信号处理器、微控制器或其它逻辑器件中的至少一个。所述其它逻辑器件可具有与微处理器、数字信号处理器和微控制器中的任意一个相似的功能。I/o单元1120可包括键区、键盘或显示单元。存储器装置1130可存储数据和/或命令。存储器装置1130可包括根据本发明构思的示例实施例的半导体器件之一。在其它实施例中，存储器装置1130还可包括与根据本发明构思的上述实施例的半导体器件类型不同的半导体存储器装置。接口单元1140可将电数据发送至通信网络或者可从通信网络接收电数据。
[0211]电子系统1100可应用于笔记本计算机、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或电子产品。
[0212]图26是示出包括根据本发明构思的实施例的半导体器件的存储卡的示例的示意性框图。
[0213]参照图26，根据本发明构思的示例实施例的存储卡1200可包括存储器装置1210。存储器装置1210可包括根据本发明构思的上述实施例的半导体器件中的至少一个。在其它实施例中，存储器装置1210还可包括与根据本发明构思的上述实施例的半导体器件类型不同的半导体存储器装置。存储卡1200可包括用于控制主机1230与存储器装置1210之间的数据通信的存储器控制器1220。
[0214]根据本发明构思的示例实施例，每个底部电极BE可形成为在有限的平面面积中具有增大的表面积而不用担心损坏电隔离。这样可以增大半导体器件的电容器的电容量。
[0215]虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员之一应该理解，在不脱离权利要求的精神和范围的情况下，可在其中做出形式和细节上的修改。
【主权项】
1.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，每个底部电极包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面， 各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离， 各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离，并且当在平面图中观看时，第一侧表面和第二侧表面中的至少一个具有凹进形状。2.根据权利要求1所述的器件，其中， 各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第一距离， 各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第二距离，并且第一距离和第二距离是彼此邻近的各底部电极之间的电分离所需的最小分离距离。3.根据权利要求1所述的器件，其中第一距离和第二距离实质上彼此相等。4.根据权利要求1所述的器件，还包括设置在各底部电极与各晶体管之间并且连接至所述各晶体管的位线。5.根据权利要求1所述的器件，其中，当在平面图中观看时，所述各第一侧表面具有彼此对称的形状。6.根据权利要求5所述的器件，其中，所述各第一侧表面中的每一个具有所述凹进形状。7.根据权利要求6所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此对称的形状，并且所述各第二侧表面中的每一个具有所述凹进形状。8.根据权利要求6所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此对称的形状，并且所述各第二侧表面中的每一个具有平行于第一方向延伸的线形形状。9.根据权利要求6所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此对称的形状，并且所述各第二侧表面中的每一个具有凸出形状。10.根据权利要求1所述的器件，其中，当在平面图中观看时，所述各第一侧表面具有彼此不对称的形状。11.根据权利要求10所述的器件，其中，所述各第一侧表面中的一个具有所述凹进形状，并且所述各第一侧表面中的另一个具有凸出形状。12.根据权利要求11所述的器件，其中，当在平面图中观看时，所述各第二侧表面具有彼此不对称的形状， 所述各第二侧表面中的一个具有所述凹进形状，并且 所述各第二侧表面中的另一个具有所述凸出形状。13.根据权利要求1所述的器件，其中，每个底部电极还包括在与第一方向和第二方向二者都交叉的第三方向上彼此面对的第三侧表面， 各底部电极中的所述第一底部电极的各第三侧表面中的第一个与各底部电极中在第三方向上与其邻近的第四底部电极的各侧表面中的一个侧表面间隔开第三距离，并且 当在平面图中观看时，第一侧表面、第二侧表面和第三侧表面中的至少一个具有凹进形状。14.根据权利要求13所述的器件，其中， 各底部电极中的所述第一底部电极的各第一侧表面中的第二个与各底部电极中在第一方向上与其邻近的第五底部电极的各侧表面中的一个侧表面间隔开第一距离， 各底部电极中的所述第一底部电极的各第二侧表面中的第二个与各底部电极中在第二方向上与其邻近的第六底部电极的各侧表面中的一个侧表面间隔开第二距离， 各底部电极中的所述第一底部电极的各第三侧表面中的第二个与各底部电极中在第三方向上与其邻近的第七底部电极的各侧表面中的一个侧表面间隔开第三距离，并且所述第一距离、第二距离和第三距离是彼此邻近的各底部电极之间的电分离所需的最小分离距离。15.根据权利要求13所述的器件，其中，第一距离、第二距离和第三距离实质上彼此相等。16.根据权利要求1所述的器件，其中，当在平面图中观看时，第一侧表面和第二侧表面中的至少一个朝着各底部电极的中心凹进弯曲。17.根据权利要求1所述的器件，其中，当在平面图中观看时，第一侧表面和第二侧表面中的一个具有所述凹进形状，第一侧表面和第二侧表面中的另一个具有凸出形状，并且 每个底部电极的第一侧表面和第二侧表面中具有所述凹进形状的一个侧表面设置为面对相邻底部电极的各侧表面中具有凸出形状的一个侧表面。18.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，当在平面图中观看时，至少一个底部电极的形状与其它底部电极的形状不同。19.根据权利要求18所述的器件，其中，在平面图中的形状彼此不同的一对底部电极中的一个底部电极具有凹进弯曲的侧表面，并且所述一对底部电极中的另一个底部电极具有与所述凹进弯曲的侧表面相对的凸出弯曲的侧表面。20.根据权利要求18所述的器件，其中，每个底部电极包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面， 各底部电极中的第一底部电极的各第一侧表面中的第一个与各底部电极中在第一方向上与其邻近的第二底部电极的各侧表面中的一个侧表面间隔开第一距离，并且 各底部电极中的所述第一底部电极的各第二侧表面中的第一个与各底部电极中在第二方向上与其邻近的第三底部电极的各侧表面中的一个侧表面间隔开第二距离。21.根据权利要求20所述的器件，其中，第一距离实质上等于第二距离。22.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，当在平面图中观看时，每个底部电极成形为十字形。23.根据权利要求22所述的器件，其中，每个底部电极包括平行于第一方向延伸并且彼此面对的第一侧表面、平行于与第一方向交叉的第二方向延伸并且彼此面对的第二侧表面、以及将第一侧表面连接至第二侧表面的第三侧表面， 每个第三侧表面包括平行于第一方向延伸的第一部分和平行于第二方向延伸的第二部分， 每个第一侧表面与相邻的一个底部电极的侧表面间隔开第一距离， 每个第二侧表面与相邻的另一个底部电极的侧表面间隔开第二距离，并且 第一距离实质上等于第二距离。24.一种半导体器件，包括: 多个底部电极，其以二维方式排列在衬底上；以及 多个晶体管，其分别连接至各底部电极， 其中，当在平面图中观看时，每个底部电极成形为平行四边形。25.根据权利要求24所述的器件，其中，每个底部电极包括平行于第一方向延伸并且彼此面对的第一侧表面以及平行于第三方向延伸并且彼此面对的第二侧表面， 所述第三方向与第一方向和同第一方向正交的第二方向二者都形成角度， 每个第一侧表面与相邻的一个底部电极的侧表面间隔开第一距离， 每个第二侧表面与相邻的另一个底部电极的侧表面间隔开第二距离，并且 第一距离实质上等于第二距离。
【专利摘要】本发明提供了一种半导体器件，包括：多个底部电极，其以二维方式排列在衬底上；以及多个晶体管，其分别连接至各底部电极。每个底部电极可包括在第一方向上彼此面对的第一侧表面以及在与第一方向交叉的第二方向上彼此面对的第二侧表面。当在平面图中观看时，第一侧表面和第二侧表面中的至少一个可具有凹进形状。
【IPC分类】H01L29/41
【公开号】CN105489642
【申请号】CN201510645985
【发明人】朴台镇, 朴济民, 金大益, 金禹珍, 李基硕, 黄有商
【申请人】三星电子株式会社
【公开日】2016年4月13日
【申请日】2015年10月8日
【公告号】US20160099247
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