在沟槽式功率器件中改善终端区低击穿电压的方法
在沟槽式功率器件中改善终端区低击穿电压的方法
【技术领域】
[0001]本发明涉及一种用于功率转换的M0SFET半导体器件，更确切的说，本发明旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，改善沟槽式功率半导体器件在终端区的低雪崩击穿能力并提供制备该器件的方法。
【背景技术】
[0002]在功率转换器件中，基于晶体管单元密度和其他各种优势的考虑，栅极可以形成在自半导体硅衬底的表面向下延伸的沟槽之中，典型的例子就是沟槽式M0SFET，其他的例如还包括沟槽式的绝缘栅极双极晶体管等，它们有一个公共的特征，就是都包括各类具有各种功能的沟槽，但出于器件自身结构的特性，某些时候，终端区的沟槽底部处的电场强度显示出为器件的最大电场密度，在电压升高到器件进入雪崩的点上，在沟槽的角部发生雪崩击穿而出现碰撞电离，会发生击穿产生雪崩电流。雪崩击穿一般容易导致热载流子效应，当接近栅极氧化层处发生击穿时，一个不良后果是热载流子可以被捕获注入至栅极氧化层，这可以损伤或断裂栅极氧化层，诱发功率器件长期的可靠性问题。此外，这样的沟槽常常成为器件达到高击穿电压的限制因素。
[0003]一般而言，如果在低电流水平雪崩击穿期间，终端区发生击穿不会过大的妨碍器件的性能，此时器件无需担忧安全工作问题。但是一旦在一些特殊的工作期间，例如非钳位感性开关切换期间，由于电路系统中电感的电流不会突变，导致器件往往要承受一些比较大的电压强度，相当于器件处于高电流水平雪崩击穿事件期间，面积有限的终端区很可能将无法安全有效地处理功率损耗，因为一个功率器件不可能消减器件有效晶体管单元的面积而无限地给终端区分配过大的面积，而后果就是，终端区的击穿会作为一个负面效应来影响了器件的安全工作区域(S0A)，这都是我们所不期望发生的。尤其是有源区的栅极沟槽和终端区的端接沟槽深度不一致时，终端区将击穿电压钳制的一个很低的水平。
[0004]正是鉴于现有技术所面临的该等各种棘手难题，本发明认为很有必要将器件限定在安全工作区域S0A和设定在最优的非钳位感性开关UIS条件下，重新调整分布于器件的电场强度，使功率转换器件具备较佳的S0A和良好的UIS能力，所以本发明就是在这一前提下提出了后续内容中的各项实施方案。
【发明内容】
[0005]在一个实施例中，本发明揭示了一种沟槽式功率半导体器件的制备方法，包括以下步骤:提供一个半导体衬底，包含底部衬底及位于底部衬底上方的外延层；刻蚀外延层，为第一次刻蚀步骤，形成有源区的具第一深度的有源沟槽，和同步形成终端区的具预期深度的端接沟槽，此时第一深度值比该端接沟槽的预期深度值小；然后再利用一个掩膜覆盖在端接沟槽上但暴露出有源沟槽；并继续实施刻蚀的步骤以增加有源沟槽的深度，为第二次刻蚀步骤，获得预期的具第二深度的有源沟槽；其中第二深度与端接沟槽的预期深度之间的差值，比第一深度与端接沟槽的预期深度之间的差值要小。
[0006]上述方法，刻蚀外延层的步骤中，先设置一个硬质掩膜层覆盖在半导体衬底之上并形成其中的开口 ；用于刻蚀制备有源沟槽的开口的尺寸，比用于刻蚀制备端接沟槽的开口的尺寸要小，使端接沟槽比有源沟槽要宽，并籍由形成端接沟槽的刻蚀速率比形成有源沟槽的刻蚀速率快，使端接沟槽的预期深度比第一深度更深。
[0007]上述方法，还包括:在有源沟槽、端接沟槽各自的底部及侧壁内衬绝缘层，并填充导电材料至有源沟槽、端接沟槽内；回刻导电材料，仅保留有源沟槽、端接沟槽各自下部的导电材料；填充绝缘材料至有源沟槽、端接沟槽各自的上部；回刻有源沟槽内的绝缘材料，和回刻终端区的一个端接沟槽内靠近有源区一侧的一部分绝缘材料，同时保留有源沟槽、端接沟槽各自下部的导电材料之上的一个绝缘隔离层；在有源沟槽、端接沟槽各自上部裸露的侧壁上覆盖另一个绝缘层，并再次填充导电材料至有源沟槽、端接沟槽各自的上部。
[0008]上述方法，还包括:植入与半导体衬底导电类型相反的离子至外延层的顶部，形成一本体层至少围绕在有源沟槽上部的侧壁周围，和随后植入与半导体衬底导电类型相同的离子至本体层的顶部，形成一个顶部掺杂层。
[0009]上述方法，填充绝缘材料至有源沟槽、端接沟槽各自的上部之后，终端区中端接沟槽的上部填充的绝缘材料靠近终端区的一部分被一个掩膜遮挡，但端接沟槽的上部填充的绝缘材料靠近有源区的另一部分却从该掩膜中予以暴露出来，以使端接沟槽上部填充的导电材料向有源区偏移。
[0010]上述方法，执行第二次刻蚀加深有源沟槽的深度的步骤中，降低端接沟槽的预期深度和有源沟槽具有的第二深度两者间的差异，使它们的差值接近于0，用于抑制终端区中的靠近有源区的一个端接沟槽底部拐角处诱发的雪崩击穿。
[0011]在另一个实施例中，本发明公开了一种沟槽式功率半导体器件，包括:一个半导体衬底，半导体衬底包含底部衬底及位于底部衬底上方的外延层；位于终端区的外延层中的第一沟槽和位于有源区的外延层中的第二沟槽；第二沟槽的宽度比第一沟槽要窄并且第二沟槽的深度不小于第一沟槽的深度。
[0012]上述沟槽式功率半导体器件，当发生雪崩击穿时，雪崩击穿发生在有源区。
[0013]上述沟槽式功率半导体器件，例如端接沟槽的第一沟槽和例如有源沟槽的第二沟槽具有相同的深度。
[0014]上述沟槽式功率半导体器件，第一沟槽侧壁上附着有一层比第二沟槽侧壁上设置的栅极氧化层要厚的氧化层。
[0015]上述沟槽式功率半导体器件，与外延层导电类型相反的一个本体区在第一沟槽和第二沟槽之间的外延层中延伸。
[0016]上述沟槽式功率半导体器件，与本体区导电类型相反的一个源极区在第一沟槽和第二沟槽之间延伸，位于本体区顶部。
[0017]上述沟槽式功率半导体器件，本体区及源极区围绕在第一沟槽两侧。
[0018]上述沟槽式功率半导体器件，本体区及源极区围绕在第二沟槽两侧。
【附图说明】
[0019]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0020]图1A?10是本发明制备沟槽式M0SFET器件的方法流程示意图。
[0021]图2是有源沟槽和端接沟槽之间具有深度差值的结构示意图。
【具体实施方式】
[0022]图1Α中，在沟槽式M0SFET器件中，半导体衬底包括一个重掺杂的底部衬底100，和包括相对底部衬底100掺杂浓度要低很多的外延层110，它们的导电掺杂类型相同，后续内容以外延生长在Ν+型衬底100上的Ν-型外延层110作为示范进行说明。以图中一个带有开口图案101、102的硬质掩膜层120作为刻蚀掩膜，对外延层110实施各向异性的干法刻蚀，来制备和定义有源区或终端区的沟槽，如图1Β，分别刻蚀形成从外延层110的上表面向下延伸的至少一个端接沟槽111和多个有源沟槽112，它们的底部终止在外延层110中。在剖面 图中，展示了一个单独晶片的半导体衬底的局部图，作为示范但非限制，半导体衬底的终端区310具有端接沟槽111和在半导体衬底的有源区320中具有有源沟槽112，终端区310围绕着有源区320。硬质掩膜层120可以是单层结构如较厚的Si02，也可以采用多层的复合结构，如包括由下至上依次沉积在半导体衬底上表面之上的二氧化硅-氮化硅-二氧化硅的复合结构。
[0023]通常会利用涂覆在硬质掩膜层120上的光刻胶(未示意出)，经曝光显影后将掩模板上预期的沟槽图案转移至光刻胶中，并利用带有开口图案的光刻胶刻蚀硬质掩膜层120，便可形成其中的开口 101、102。注意开口 101的开口尺寸比开口 102的尺寸要大，更大的开口宽度是为了在半导体衬底中刻蚀出更宽的沟槽。
[0024]图1B中，以硬质掩膜层120作为刻蚀掩膜，执行了沟槽的第一次刻蚀步骤。在刻蚀过程中，硬质掩膜层120中开口宽度越大，意味着沟槽被定义得越宽，干法刻蚀反应气体的反应活性粒子进入宽沟槽就越容易，相反的是，硬质掩膜层120中开口宽度越小，沟槽被定义得越窄，干法刻蚀反应气体的反应活性粒子进入较窄的沟槽就越难，所以会造成不同宽度沟槽的刻蚀速率出现差异，这是等离子体刻蚀的微负载效应。具体而言，端接沟槽111籍由较宽的开口 101定义，有源沟槽112籍由较窄的开口 102定义，端接沟槽111较之有源沟槽112更宽。与此同时，刻蚀气体在针对开口 101下方的半导体衬底材料进行刻蚀时，其刻蚀速率比刻蚀开口 102下方的半导体衬底材料的速率更快，所以形成端接沟槽111的刻蚀速率比形成有源沟槽112的刻蚀速率快。
[0025]刻蚀结果是，当各向异性干法刻蚀外延层110(如RIE法)，直接形成具预期深度D1的端接沟槽111，同时也形成第一深度D2的有源沟槽112，但具深度D2的有源沟槽112还未达到最终预期的深度。在现有技术中，一个棘手的难题就在于，该第一深度D2与端接沟槽111的预期深度D1间存在较大的差值T，这个差值足以让M0SFET器件的击穿电压被钳制在终端区的低击穿电压点，这在后续内容中将详细介绍。
[0026]图1C中，额外提供一个掩膜130，掩膜130如光刻胶起始被涂覆到整个半导体衬底的终端区310和有源区320上方。掩膜130覆盖在硬质掩膜层120之上，同时还覆盖在有源沟槽112和端接沟槽111上或填充在它们内部。经光刻曝光显影后，选择性地去除有源区310的掩膜130，掩膜130仅仅保留在终端区310中以便至少将各个端接沟槽111覆盖住。这样有源区320的有源沟槽112便可从其掩膜130中裸露出来，但终端区310的端接沟槽111依然被掩膜130覆盖住或填充。
[0027]图1D中，执行了沟槽的第二次刻蚀步骤，继续实施各向异性的干法刻蚀步骤。在有源区320仍然以硬质掩膜层120作为刻蚀掩膜，来刻蚀具第一深度D2的有源沟槽112底部下方的外延层110部分，以增加有源沟槽112的深度。而终端区310除了原有的硬质掩膜层120外，还有额外引入了一个掩膜130作为刻蚀屏蔽层，作用在于，在刻蚀加深有源沟槽112的同时，端接沟槽111因为掩膜130的屏蔽作用而没有外露，端接沟槽111底部下方的外延层110不会遭受任何刻蚀的影响，端接沟槽111原有的预期深度D1不会发生任何改变。这期间，加深有源沟槽112的刻蚀步骤停止于有源沟槽112达到第二深度D’ 2，这是有源沟槽112最终的预期深度，本发明的一个目的就在于，期望降低端接沟槽111的预期深度D1和有源沟槽112最终具有的第二深度D’ 2两者间的差异，使第二深度D’ 2与端接沟槽111的预期深度D1几乎相等，更优选的，使第二深度D’ 2不小于端接沟槽111的预期深度D1。其后需要剥离移除掉终端区310覆盖住该端接沟槽111的掩膜130，最终获得的端接沟槽111、有源沟槽112皆向下延伸，直至它们的底部都位于外延层110内，它们的底部大致齐平。
[0028]先行申明，基于本发明图1A?1D揭示的步骤，实现了最小化有源沟槽和端接沟槽之间深度差值的目的，本发明的发明精神已经予以体现，其后续制备沟槽M0SFET器件的方案并不唯一，任意一种基于图1A?1D的手段而制备M0SFET的方法都未脱离本案的发明精神。虽然后续内容中(图1E?1M)进一步阐释了一个完整结构的M0SFET器件是如何提升击穿电压的，但该实施方式仅仅作为示范和解释，不构成限制。
[0029]图1E中，剥离终端区310的掩膜130后，端接沟槽111、有源沟槽112各自侧壁及底部的外延层110皆裸露出来。然后如图1F，在端接沟槽111和每个有源沟槽112的侧壁及底部都生长一个厚绝缘层116，典型的例如利用热氧工艺生长的二氧化硅层。如图1G所示，其后再沉积导电材料140 (如重掺杂的多晶硅)覆盖在硬质掩膜层120之上，导电材料140同时还填充在各个端接沟槽111、有源沟槽112内，导电材料140譬如可以通过化学气相沉积CVD形成原位磷掺杂的多晶硅。
[0030]图1H中，执行回刻导电材料140的步骤，将硬质掩膜层120上方的导电材料140刻蚀移除掉，同时还回刻和除去该端接沟槽111、有源沟槽112各自内部中较上部的导电材料140，在每个沟槽111、112的上部留下间隙空间。如图1H所示，经回刻后，保留端接沟槽111内部中较下部的导电材料140b，以及保留各有源沟槽112内部之中较下部的导电材料140a，通常执行标准的多晶硅干法回刻工艺可以实现这一点。虽然终端区310可以设置一个或者多个端接沟槽111，为了叙述的方便，仅仅展示了最靠近有源区320或晶片中心的最内侧的一个端接沟槽111。
[0031 ] 图11中，通过低压化学气相沉积LPCVD或等离子体增强化学气相沉积PECVD，将绝缘材料145填充至图1H中的各个端接沟槽111、有源沟槽112上部的间隙空间中，典型的绝缘材料145如氧化硅，绝缘材料145同时还覆盖在硬质掩膜层120的上方。此后如图1J，需要除去(如CMP法)硬质掩膜层120及其上方的绝缘材料145，仅仅保留端接沟槽111、有源沟槽112各自上部填充的绝缘材料145，同时原本附着在这些沟槽上部侧壁上的绝缘层116被融合在绝缘材料145中。值得注意的是，其后需对绝缘材料145进行回刻，并需要采用一个涂覆在半导体衬底上方的刻蚀掩膜146，起始掩膜146覆盖住有源区和终端区。如图1K所示，图案化其掩膜146，端接沟槽111靠近终端区310或晶片边缘一侧的一部分被掩膜146覆盖住，但端接沟槽111靠近有源区320或晶片中心一侧的另一部分从该掩膜146中暴露出来，有源区320也从掩膜146中暴露出来。以掩膜146作为刻蚀掩膜，对端接沟槽111较上部的裸露出来的一部分绝缘材料145和对有源沟槽112上部的裸露出来的绝缘材料145实施刻蚀。端接沟槽111上部填充的绝缘材料145从掩膜146中暴露出的一部分会被刻蚀掉，但沟槽111中绝缘材料145靠近终端区或晶片边缘一侧的未从掩膜146中暴露 出的另一部分145b会保留下来。
[0032]如图1L，在对绝缘材料145执行的回刻的步骤中，绝缘材料145绝大部分都被移除，但一部分也被保留下来，例如在端接沟槽111、有源沟槽112各自下部的导电材料140b、140a上方制备绝缘材料145c，绝缘材料145c即源于刻蚀绝缘材料145但属于其被保留下来的部分，并作为绝缘隔离层。这期间，在端接沟槽111上部的原始绝缘材料145的一部分区域中形成了间隙空间、和在有源沟槽112的上部形成了间隙空间，使得有源沟槽112的上部的侧壁是裸露的，端接沟槽111上部靠近有源区320或晶片中心的侧壁是裸露的，半导体衬底的上表面也是裸露的，但由于端接沟槽111上部中保留了该沟槽靠近终端区或晶片边缘一侧的侧壁上的绝缘层145b，所以端接沟槽111被绝缘层145b覆盖住的侧壁不会裸露出来，此后需要剥离移除掉掩膜146。
[0033]图1M中，先在半导体衬底裸露的上表面，也即外延层110的上表面上生成一层致密的绝缘层118，绝缘层118同时还覆盖在端接沟槽111、有源沟槽112各自上部裸露的侧壁上。其中，沟槽(111、112)上部的侧壁上内衬的绝缘层118比沟槽(111、112)下部的侧壁及底部上附着的绝缘层116要薄得多。此后，再次沉积另一次导电材料150(例如原位磷掺杂的多晶硅)，覆盖在半导体衬底上表面之上的绝缘层118的上方，和填充在端接沟槽
111、有源沟槽112各自上部的间隙空间内。然后执行导电材料150的回刻步骤，将半导体衬底上表面之上的绝缘层118上方覆盖的导电材料150回刻去除掉，同时分别保留:有源沟槽112上部空间内填充的导电材料150a，端接沟槽111上部空间内填充的导电材料150b。此时由于存在比绝缘层118厚得多的绝缘层145b，导致导电材料150b在端接沟槽111内是向有源区320或晶片中心偏移的。此时，半导体衬底上表面上方的绝缘层118裸露出来，这里所谓半导体衬底上表面上方的绝缘层118是指绝缘层118交叠在半导体衬底上表面之上的部分，而不是附着在端接沟槽111、有源沟槽112上部侧壁上的那部分绝缘层118。
[0034]如图1N所示，通过全面离子注入(blanket implant),先后形成本体层160和顶部掺杂层170，顶部掺杂层170作为M0SFET晶体管单元的源极区/源极掺杂区。本体层160的导电类型与半导体衬底相反(为P型)，顶部掺杂层170的导电类型与半导体衬底相同，但掺杂浓度大于外延层110，为N+型。本体层160位于外延层110的顶部，至少围绕在这些沟槽(111、112)较上部的侧壁的周围，顶部掺杂层170位于本体层160的顶部并位于外延层110的上表面附近，其也围绕在这些沟槽较上部的侧壁的周围，但比本体层160要浅得多。在分裂栅器件中，本体层160的离子注入深度要满足一定的条件:本体层160与外延层110在有源沟槽112、端接沟槽111附近的交界面的位置，要略高于导电材料150a、150b底面的位置，以便在本体层160中能沿着有源沟槽112或端接沟槽111的侧壁形成垂直方向上的反型层来建立沟道。
[0035]图10中，沉积一个绝缘钝化层190 (如低温氧化物LT0和/或含有硼酸的硅玻璃BPSG)，覆盖在半导体衬底上表面之上，它还融合了半导体衬底上表面之上原有的绝缘层118。绝缘钝化层190同时还覆盖在绝缘材料145b、导电材料150b和150a的上方。制备绝缘钝化层190之后，需要在绝缘钝化层190上方再额外旋涂一个光刻胶层，并形成其中的一些开口图案，利用这个光刻胶层作为接触孔刻蚀掩膜，经过适当的各向异性干法刻蚀之后，形成若干贯穿绝缘钝化层190厚度的接触孔303。
[0036]接触孔303向下延伸到有源区320的本体层160内，还贯穿有源区320的顶部掺杂层170。在一些实施例中，一些接触孔303向下延伸到相邻两个有源沟槽112之间的本体层160内，以及一些接触孔303向下延伸到并排设置的多个有源沟槽112中最外侧的一个有源沟槽112和端接沟槽111之间的本体层160内。在一些可选实施例中，端接沟槽111可以是闭合的环形沟槽，最外侧的这个有源沟槽112其实就是端接沟槽111的平行于有源沟槽112的一部分附近的一个有源沟槽。注意在接触孔303底部周围的本体层160内注入重掺杂的本体接触区(P+型)的步骤在图中没有示出。
[0037]图10中，可以在各个接触孔303的底部及侧壁和在绝缘钝化层190的上表面上沉积一个势垒金属层，然后再填充金属材料(如钨)在各个接触孔303内，接触孔303内的势垒金属层和金属材料共同形成金属栓塞或金属接头。
[0038]然后，再制备一个顶部金属层覆盖在整个绝缘钝化层190的上方，如果绝缘钝化层190上表面预先沉积有势垒金属层，则顶部金属层实质是覆盖在势垒金属层之上。之后对它们实施图案化，分割顶部金属层和势垒金属层，至少制备一个顶部金属电极220。顶部金属电极220 (作为源极电极)至少交叠在部分有源区320之上。接触孔303内的金属栓塞将有源区320的本体层160、顶部掺杂层170短接，并将它们电性连接到顶部金属电极220。在可选的实施例中，在未示意出的维度上，条状的有源沟槽112可以与端接沟槽111的垂直于有源沟槽112的那部分连通，以便有源沟槽112下部的导电材料140a与端接沟槽111下部的导电材料140b互连，导电材料140a、140b电性连接到顶部金属电极220，处于源极电势。此外，在未示意出的维度上，有源沟槽112上部的导电材料150a与端接沟槽111上部填充的导电材料150b互连，同时连接到未示意出的栅极拾取沟槽内的导电材料上，而对准和接触栅极拾取沟槽内的导电材料的金属栓塞可以将导电材料150a、150b导出到绝缘钝化层190上方一个栅极金属电极上。另外，一个覆盖于底部衬底100底面上的未7K意出的底部金属电极作为漏极电极。
[0039]场效应晶体管单元或晶体管晶胞集成在有源区320，有源沟槽112下部的导电材料140a作为M0S晶体管单元的屏蔽栅极，上部的导电材料150a作为M0S晶体管单元的控制栅极，控制栅极150a交叠在屏蔽栅极140a之上，依靠它们间的绝缘隔离层145c该两者彼此电绝缘。在有源沟槽112或端接沟槽111内，作为栅极氧化层的绝缘层118(或称之为第二绝缘层)比沟槽111、112下部的侧壁或底部上附着的绝缘层116 (或称之为第一绝缘层)要薄。
[0040]比较特殊的是，端接沟槽111上部原有的绝缘材料145的一部分被刻蚀掉，而后填充的导电材料150b也作为一个栅极电极，可沿着该端接沟槽111上部靠近有源区320或晶片中心一侧的侧壁，在本体层160中构建垂直沟道区，并以附着在这一侧的侧壁上的绝缘层118作为栅极氧化层。另外，端接沟槽111上部靠近端接区310 —侧的侧壁上的绝缘层145b (或称之为第三绝缘层)比绝缘层116、118厚得多，该绝缘层145b其实就是绝缘材料145填 充在端接沟槽111上部未被刻蚀而保留的那一部分。栅极电极150b与下方的屏蔽电极140b通过它们之间的绝缘隔离层145c彼此电绝缘。
[0041]栅极电极150b在它宽度方向上的对称中心线AA，与端接沟槽111在宽度方向上的对称中心线BB并不重合，该中心线AA到端接沟槽111靠近终端区310 —侧侧壁的距离，比到端接沟槽111靠近有源区320 —侧侧壁的距离大。鉴于栅极电极150b的对称中心线AA向有源区320或晶片中心偏移了一些距离，可认为栅极电极150b在端接沟槽111上部是以非对称的方式设置，略微向有源区320或晶片中心偏移了少许。
[0042]图2与图1M的结构基本相同，除了有源沟槽112的深度与端接沟槽111的深度之间差值较大，这常常是在现有技术中存在的问题(即图1B的结果)。预设较深的端接沟槽111的深度值减去有源沟槽112的深度值之差为T，在Trenched M0SFET器件的源极和漏极间进行击穿电压仿真时，T值不同时体现了器件不同的耐压性能:T值越大，器件耐击穿电压的能力越小，反之亦然，Τ值愈小，器件耐击穿电压的能力愈大。
[0043]当Τ值较大时，器件的击穿电压受到终端区较低击穿电压的钳制。例如M0SFET器件运行在未钳位电感性开关UIS(Un_damped Inductive Switching)切换事件期间，端接沟槽111的底部拐角位置是雪崩击穿弱点，很容易在端接沟槽111的底部拐角处诱发雪崩击穿，尤其是端接沟槽111的靠近有源区320 —侧的底部拐角，雪崩击穿过程中将出现碰撞电离，产生雪崩电流。雪崩击穿一般容易导致热载流子效应，当在接近绝缘层116(如一个氧化层)附近处发生击穿时，一个不良后果是热载流子可以被捕获注入至绝缘层116中，从而损伤或断裂栅极氧化层，诱发功率器件长期的可靠性问题。依本发明精神，降低T值，终端区310中最靠近有源区320的端接沟槽111的底部拐角处的电场强度和拥挤度得到减缓，有效抑制了终端区310击穿弱点发生雪崩击穿的机率，提升了终端区的击穿电压和器件的坚固性，例如体现出M0SFET器件在栅极源极短接时的漏极源极间击穿电压(BVDSS)得到极大提升。
[0044]以上，通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种沟槽式功率半导体器件的制备方法，其特征在于，包括以下步骤: 提供一半导体衬底，包含底部衬底及位于底部衬底上方的外延层； 刻蚀外延层，形成有源区的具第一深度的有源沟槽，和形成终端区的具预期深度的端接沟槽，第一深度比端接沟槽的预期深度值小； 利用一掩膜覆盖在端接沟槽上但暴露出有源沟槽； 继续实施刻蚀的步骤以增加有源沟槽的深度，获得预期的具第二深度的有源沟槽； 其中第二深度与端接沟槽的预期深度之间的差值，比第一深度与端接沟槽的预期深度之间的差值要小。2.如权利要求1所述的方法，其特征在于，刻蚀外延层的步骤中，先设置一个硬质掩膜层覆盖在半导体衬底之上并形成其中的开口； 用于刻蚀制备有源沟槽的开口的尺寸，比用于刻蚀制备端接沟槽的开口的尺寸要小，使端接沟槽比有源沟槽要宽，并籍由形成端接沟槽的刻蚀速率比形成有源沟槽的刻蚀速率快，使端接沟槽的预期深度比第一深度更深。3.如权利要求1所述的方法，其特征在于，还包括:在有源沟槽、端接沟槽各自的底部及侧壁内衬绝缘层，并填充导电材料至有源沟槽、端接沟槽内； 回刻导电材料，仅保留有源沟槽、端接沟槽各自下部的导电材料； 填充绝缘材料至有源沟槽、端接沟槽各自的上部； 回刻有源沟槽内的绝缘材料，和回刻终端区端接沟槽内靠近有源区一侧的一部分绝缘材料，同时保留有源沟槽、端接沟槽各自下部的导电材料之上的一个绝缘隔离层； 在有源沟槽、端接沟槽各自上部裸露的侧壁上覆盖另一个绝缘层，并再次填充导电材料至有源沟槽、端接沟槽各自的上部。4.如权利要求3所述的方法，其特征在于，还包括:植入与半导体衬底导电类型相反的离子至外延层的顶部，形成一本体层至少围绕在有源沟槽上部的侧壁周围，和随后植入与半导体衬底导电类型相同的离子至本体层的顶部，形成一顶部掺杂层。5.如权利要求3所述的方法，其特征在于，填充绝缘材料至有源沟槽、端接沟槽各自的上部之后，端接沟槽的上部填充的绝缘材料靠近终端区的一部分被一个掩膜遮挡，但靠近有源区的另一部分从该掩膜中予以暴露，从而使端接沟槽上部填充的导电材料向有源区偏移。6.如权利要求1所述的方法，其特征在于，降低端接沟槽的预期深度和有源沟槽最终具有的第二深度两者间的差异，使它们的差值接近于0，以抑制端接沟槽底部拐角处诱发的雪崩击穿。7.—种沟槽式功率半导体器件，其特征在于，包括: 一个包含有底部衬底及位于底部衬底上方的外延层的半导体衬底； 位于终端区的外延层中的第一沟槽和位于有源区的外延层中的第二沟槽； 第二沟槽的宽度比第一沟槽要窄并且第二沟槽的深度不小于第一沟槽的深度。8.如权利要求7所述的沟槽式功率半导体器件，其特征在于，当发生雪崩击穿时，雪崩击穿发生在有源区。9.如权利要求7所述的沟槽式功率半导体器件，其特征在于，第一沟槽和第二沟槽具有相同的深度。10.如权利要求7所述的沟槽式功率半导体器件，其特征在于，第一沟槽侧壁上附着有一层比第二沟槽侧壁上设置的栅极氧化层要厚的氧化层。11.如权利要求7所述的沟槽式功率半导体器件，其特征在于，与外延层导电类型相反的一个本体区在第一沟槽和第二沟槽之间的外延层中延伸。12.如权利要求11所述的沟槽式功率半导体器件，其特征在于，与本体区导电类型相反的一个源极区在第一沟槽和第二沟槽之间延伸，位于本体区顶部。13.如权利要求12所述的沟槽式功率半导体器件，其特征在于，本体区及源极区围绕在第一沟槽两侧。14.如权利要求12所述的沟槽式功率半导体器件，其特征在于，本体区及源极区围绕在第二沟槽两侧。
【专利摘要】本发明涉及一种用于功率转换的MOSFET半导体器件，旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，改善沟槽式功率半导体器件在终端区的低雪崩击穿能力并提供制备该器件的方法。分步刻蚀端接沟槽和有源沟槽，制备具有预期深度值的端接沟槽后屏蔽端接沟槽，再次实施刻蚀的步骤直至加深有源沟槽到预期的深度。
【IPC分类】H01L21/336, H01L29/06, H01L29/78
【公开号】CN105489649
【申请号】CN201410478892
【发明人】丁永平, 李亦衡, 王晓彬, 马督儿·博德
【申请人】万国半导体股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月18日
【技术领域】
[0001]本发明涉及一种用于功率转换的M0SFET半导体器件，更确切的说，本发明旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，改善沟槽式功率半导体器件在终端区的低雪崩击穿能力并提供制备该器件的方法。
【背景技术】
[0002]在功率转换器件中，基于晶体管单元密度和其他各种优势的考虑，栅极可以形成在自半导体硅衬底的表面向下延伸的沟槽之中，典型的例子就是沟槽式M0SFET，其他的例如还包括沟槽式的绝缘栅极双极晶体管等，它们有一个公共的特征，就是都包括各类具有各种功能的沟槽，但出于器件自身结构的特性，某些时候，终端区的沟槽底部处的电场强度显示出为器件的最大电场密度，在电压升高到器件进入雪崩的点上，在沟槽的角部发生雪崩击穿而出现碰撞电离，会发生击穿产生雪崩电流。雪崩击穿一般容易导致热载流子效应，当接近栅极氧化层处发生击穿时，一个不良后果是热载流子可以被捕获注入至栅极氧化层，这可以损伤或断裂栅极氧化层，诱发功率器件长期的可靠性问题。此外，这样的沟槽常常成为器件达到高击穿电压的限制因素。
[0003]一般而言，如果在低电流水平雪崩击穿期间，终端区发生击穿不会过大的妨碍器件的性能，此时器件无需担忧安全工作问题。但是一旦在一些特殊的工作期间，例如非钳位感性开关切换期间，由于电路系统中电感的电流不会突变，导致器件往往要承受一些比较大的电压强度，相当于器件处于高电流水平雪崩击穿事件期间，面积有限的终端区很可能将无法安全有效地处理功率损耗，因为一个功率器件不可能消减器件有效晶体管单元的面积而无限地给终端区分配过大的面积，而后果就是，终端区的击穿会作为一个负面效应来影响了器件的安全工作区域(S0A)，这都是我们所不期望发生的。尤其是有源区的栅极沟槽和终端区的端接沟槽深度不一致时，终端区将击穿电压钳制的一个很低的水平。
[0004]正是鉴于现有技术所面临的该等各种棘手难题，本发明认为很有必要将器件限定在安全工作区域S0A和设定在最优的非钳位感性开关UIS条件下，重新调整分布于器件的电场强度，使功率转换器件具备较佳的S0A和良好的UIS能力，所以本发明就是在这一前提下提出了后续内容中的各项实施方案。
【发明内容】
[0005]在一个实施例中，本发明揭示了一种沟槽式功率半导体器件的制备方法，包括以下步骤:提供一个半导体衬底，包含底部衬底及位于底部衬底上方的外延层；刻蚀外延层，为第一次刻蚀步骤，形成有源区的具第一深度的有源沟槽，和同步形成终端区的具预期深度的端接沟槽，此时第一深度值比该端接沟槽的预期深度值小；然后再利用一个掩膜覆盖在端接沟槽上但暴露出有源沟槽；并继续实施刻蚀的步骤以增加有源沟槽的深度，为第二次刻蚀步骤，获得预期的具第二深度的有源沟槽；其中第二深度与端接沟槽的预期深度之间的差值，比第一深度与端接沟槽的预期深度之间的差值要小。
[0006]上述方法，刻蚀外延层的步骤中，先设置一个硬质掩膜层覆盖在半导体衬底之上并形成其中的开口 ；用于刻蚀制备有源沟槽的开口的尺寸，比用于刻蚀制备端接沟槽的开口的尺寸要小，使端接沟槽比有源沟槽要宽，并籍由形成端接沟槽的刻蚀速率比形成有源沟槽的刻蚀速率快，使端接沟槽的预期深度比第一深度更深。
[0007]上述方法，还包括:在有源沟槽、端接沟槽各自的底部及侧壁内衬绝缘层，并填充导电材料至有源沟槽、端接沟槽内；回刻导电材料，仅保留有源沟槽、端接沟槽各自下部的导电材料；填充绝缘材料至有源沟槽、端接沟槽各自的上部；回刻有源沟槽内的绝缘材料，和回刻终端区的一个端接沟槽内靠近有源区一侧的一部分绝缘材料，同时保留有源沟槽、端接沟槽各自下部的导电材料之上的一个绝缘隔离层；在有源沟槽、端接沟槽各自上部裸露的侧壁上覆盖另一个绝缘层，并再次填充导电材料至有源沟槽、端接沟槽各自的上部。
[0008]上述方法，还包括:植入与半导体衬底导电类型相反的离子至外延层的顶部，形成一本体层至少围绕在有源沟槽上部的侧壁周围，和随后植入与半导体衬底导电类型相同的离子至本体层的顶部，形成一个顶部掺杂层。
[0009]上述方法，填充绝缘材料至有源沟槽、端接沟槽各自的上部之后，终端区中端接沟槽的上部填充的绝缘材料靠近终端区的一部分被一个掩膜遮挡，但端接沟槽的上部填充的绝缘材料靠近有源区的另一部分却从该掩膜中予以暴露出来，以使端接沟槽上部填充的导电材料向有源区偏移。
[0010]上述方法，执行第二次刻蚀加深有源沟槽的深度的步骤中，降低端接沟槽的预期深度和有源沟槽具有的第二深度两者间的差异，使它们的差值接近于0，用于抑制终端区中的靠近有源区的一个端接沟槽底部拐角处诱发的雪崩击穿。
[0011]在另一个实施例中，本发明公开了一种沟槽式功率半导体器件，包括:一个半导体衬底，半导体衬底包含底部衬底及位于底部衬底上方的外延层；位于终端区的外延层中的第一沟槽和位于有源区的外延层中的第二沟槽；第二沟槽的宽度比第一沟槽要窄并且第二沟槽的深度不小于第一沟槽的深度。
[0012]上述沟槽式功率半导体器件，当发生雪崩击穿时，雪崩击穿发生在有源区。
[0013]上述沟槽式功率半导体器件，例如端接沟槽的第一沟槽和例如有源沟槽的第二沟槽具有相同的深度。
[0014]上述沟槽式功率半导体器件，第一沟槽侧壁上附着有一层比第二沟槽侧壁上设置的栅极氧化层要厚的氧化层。
[0015]上述沟槽式功率半导体器件，与外延层导电类型相反的一个本体区在第一沟槽和第二沟槽之间的外延层中延伸。
[0016]上述沟槽式功率半导体器件，与本体区导电类型相反的一个源极区在第一沟槽和第二沟槽之间延伸，位于本体区顶部。
[0017]上述沟槽式功率半导体器件，本体区及源极区围绕在第一沟槽两侧。
[0018]上述沟槽式功率半导体器件，本体区及源极区围绕在第二沟槽两侧。
【附图说明】
[0019]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0020]图1A?10是本发明制备沟槽式M0SFET器件的方法流程示意图。
[0021]图2是有源沟槽和端接沟槽之间具有深度差值的结构示意图。
【具体实施方式】
[0022]图1Α中，在沟槽式M0SFET器件中，半导体衬底包括一个重掺杂的底部衬底100，和包括相对底部衬底100掺杂浓度要低很多的外延层110，它们的导电掺杂类型相同，后续内容以外延生长在Ν+型衬底100上的Ν-型外延层110作为示范进行说明。以图中一个带有开口图案101、102的硬质掩膜层120作为刻蚀掩膜，对外延层110实施各向异性的干法刻蚀，来制备和定义有源区或终端区的沟槽，如图1Β，分别刻蚀形成从外延层110的上表面向下延伸的至少一个端接沟槽111和多个有源沟槽112，它们的底部终止在外延层110中。在剖面 图中，展示了一个单独晶片的半导体衬底的局部图，作为示范但非限制，半导体衬底的终端区310具有端接沟槽111和在半导体衬底的有源区320中具有有源沟槽112，终端区310围绕着有源区320。硬质掩膜层120可以是单层结构如较厚的Si02，也可以采用多层的复合结构，如包括由下至上依次沉积在半导体衬底上表面之上的二氧化硅-氮化硅-二氧化硅的复合结构。
[0023]通常会利用涂覆在硬质掩膜层120上的光刻胶(未示意出)，经曝光显影后将掩模板上预期的沟槽图案转移至光刻胶中，并利用带有开口图案的光刻胶刻蚀硬质掩膜层120，便可形成其中的开口 101、102。注意开口 101的开口尺寸比开口 102的尺寸要大，更大的开口宽度是为了在半导体衬底中刻蚀出更宽的沟槽。
[0024]图1B中，以硬质掩膜层120作为刻蚀掩膜，执行了沟槽的第一次刻蚀步骤。在刻蚀过程中，硬质掩膜层120中开口宽度越大，意味着沟槽被定义得越宽，干法刻蚀反应气体的反应活性粒子进入宽沟槽就越容易，相反的是，硬质掩膜层120中开口宽度越小，沟槽被定义得越窄，干法刻蚀反应气体的反应活性粒子进入较窄的沟槽就越难，所以会造成不同宽度沟槽的刻蚀速率出现差异，这是等离子体刻蚀的微负载效应。具体而言，端接沟槽111籍由较宽的开口 101定义，有源沟槽112籍由较窄的开口 102定义，端接沟槽111较之有源沟槽112更宽。与此同时，刻蚀气体在针对开口 101下方的半导体衬底材料进行刻蚀时，其刻蚀速率比刻蚀开口 102下方的半导体衬底材料的速率更快，所以形成端接沟槽111的刻蚀速率比形成有源沟槽112的刻蚀速率快。
[0025]刻蚀结果是，当各向异性干法刻蚀外延层110(如RIE法)，直接形成具预期深度D1的端接沟槽111，同时也形成第一深度D2的有源沟槽112，但具深度D2的有源沟槽112还未达到最终预期的深度。在现有技术中，一个棘手的难题就在于，该第一深度D2与端接沟槽111的预期深度D1间存在较大的差值T，这个差值足以让M0SFET器件的击穿电压被钳制在终端区的低击穿电压点，这在后续内容中将详细介绍。
[0026]图1C中，额外提供一个掩膜130，掩膜130如光刻胶起始被涂覆到整个半导体衬底的终端区310和有源区320上方。掩膜130覆盖在硬质掩膜层120之上，同时还覆盖在有源沟槽112和端接沟槽111上或填充在它们内部。经光刻曝光显影后，选择性地去除有源区310的掩膜130，掩膜130仅仅保留在终端区310中以便至少将各个端接沟槽111覆盖住。这样有源区320的有源沟槽112便可从其掩膜130中裸露出来，但终端区310的端接沟槽111依然被掩膜130覆盖住或填充。
[0027]图1D中，执行了沟槽的第二次刻蚀步骤，继续实施各向异性的干法刻蚀步骤。在有源区320仍然以硬质掩膜层120作为刻蚀掩膜，来刻蚀具第一深度D2的有源沟槽112底部下方的外延层110部分，以增加有源沟槽112的深度。而终端区310除了原有的硬质掩膜层120外，还有额外引入了一个掩膜130作为刻蚀屏蔽层，作用在于，在刻蚀加深有源沟槽112的同时，端接沟槽111因为掩膜130的屏蔽作用而没有外露，端接沟槽111底部下方的外延层110不会遭受任何刻蚀的影响，端接沟槽111原有的预期深度D1不会发生任何改变。这期间，加深有源沟槽112的刻蚀步骤停止于有源沟槽112达到第二深度D’ 2，这是有源沟槽112最终的预期深度，本发明的一个目的就在于，期望降低端接沟槽111的预期深度D1和有源沟槽112最终具有的第二深度D’ 2两者间的差异，使第二深度D’ 2与端接沟槽111的预期深度D1几乎相等，更优选的，使第二深度D’ 2不小于端接沟槽111的预期深度D1。其后需要剥离移除掉终端区310覆盖住该端接沟槽111的掩膜130，最终获得的端接沟槽111、有源沟槽112皆向下延伸，直至它们的底部都位于外延层110内，它们的底部大致齐平。
[0028]先行申明，基于本发明图1A?1D揭示的步骤，实现了最小化有源沟槽和端接沟槽之间深度差值的目的，本发明的发明精神已经予以体现，其后续制备沟槽M0SFET器件的方案并不唯一，任意一种基于图1A?1D的手段而制备M0SFET的方法都未脱离本案的发明精神。虽然后续内容中(图1E?1M)进一步阐释了一个完整结构的M0SFET器件是如何提升击穿电压的，但该实施方式仅仅作为示范和解释，不构成限制。
[0029]图1E中，剥离终端区310的掩膜130后，端接沟槽111、有源沟槽112各自侧壁及底部的外延层110皆裸露出来。然后如图1F，在端接沟槽111和每个有源沟槽112的侧壁及底部都生长一个厚绝缘层116，典型的例如利用热氧工艺生长的二氧化硅层。如图1G所示，其后再沉积导电材料140 (如重掺杂的多晶硅)覆盖在硬质掩膜层120之上，导电材料140同时还填充在各个端接沟槽111、有源沟槽112内，导电材料140譬如可以通过化学气相沉积CVD形成原位磷掺杂的多晶硅。
[0030]图1H中，执行回刻导电材料140的步骤，将硬质掩膜层120上方的导电材料140刻蚀移除掉，同时还回刻和除去该端接沟槽111、有源沟槽112各自内部中较上部的导电材料140，在每个沟槽111、112的上部留下间隙空间。如图1H所示，经回刻后，保留端接沟槽111内部中较下部的导电材料140b，以及保留各有源沟槽112内部之中较下部的导电材料140a，通常执行标准的多晶硅干法回刻工艺可以实现这一点。虽然终端区310可以设置一个或者多个端接沟槽111，为了叙述的方便，仅仅展示了最靠近有源区320或晶片中心的最内侧的一个端接沟槽111。
[0031 ] 图11中，通过低压化学气相沉积LPCVD或等离子体增强化学气相沉积PECVD，将绝缘材料145填充至图1H中的各个端接沟槽111、有源沟槽112上部的间隙空间中，典型的绝缘材料145如氧化硅，绝缘材料145同时还覆盖在硬质掩膜层120的上方。此后如图1J，需要除去(如CMP法)硬质掩膜层120及其上方的绝缘材料145，仅仅保留端接沟槽111、有源沟槽112各自上部填充的绝缘材料145，同时原本附着在这些沟槽上部侧壁上的绝缘层116被融合在绝缘材料145中。值得注意的是，其后需对绝缘材料145进行回刻，并需要采用一个涂覆在半导体衬底上方的刻蚀掩膜146，起始掩膜146覆盖住有源区和终端区。如图1K所示，图案化其掩膜146，端接沟槽111靠近终端区310或晶片边缘一侧的一部分被掩膜146覆盖住，但端接沟槽111靠近有源区320或晶片中心一侧的另一部分从该掩膜146中暴露出来，有源区320也从掩膜146中暴露出来。以掩膜146作为刻蚀掩膜，对端接沟槽111较上部的裸露出来的一部分绝缘材料145和对有源沟槽112上部的裸露出来的绝缘材料145实施刻蚀。端接沟槽111上部填充的绝缘材料145从掩膜146中暴露出的一部分会被刻蚀掉，但沟槽111中绝缘材料145靠近终端区或晶片边缘一侧的未从掩膜146中暴露 出的另一部分145b会保留下来。
[0032]如图1L，在对绝缘材料145执行的回刻的步骤中，绝缘材料145绝大部分都被移除，但一部分也被保留下来，例如在端接沟槽111、有源沟槽112各自下部的导电材料140b、140a上方制备绝缘材料145c，绝缘材料145c即源于刻蚀绝缘材料145但属于其被保留下来的部分，并作为绝缘隔离层。这期间，在端接沟槽111上部的原始绝缘材料145的一部分区域中形成了间隙空间、和在有源沟槽112的上部形成了间隙空间，使得有源沟槽112的上部的侧壁是裸露的，端接沟槽111上部靠近有源区320或晶片中心的侧壁是裸露的，半导体衬底的上表面也是裸露的，但由于端接沟槽111上部中保留了该沟槽靠近终端区或晶片边缘一侧的侧壁上的绝缘层145b，所以端接沟槽111被绝缘层145b覆盖住的侧壁不会裸露出来，此后需要剥离移除掉掩膜146。
[0033]图1M中，先在半导体衬底裸露的上表面，也即外延层110的上表面上生成一层致密的绝缘层118，绝缘层118同时还覆盖在端接沟槽111、有源沟槽112各自上部裸露的侧壁上。其中，沟槽(111、112)上部的侧壁上内衬的绝缘层118比沟槽(111、112)下部的侧壁及底部上附着的绝缘层116要薄得多。此后，再次沉积另一次导电材料150(例如原位磷掺杂的多晶硅)，覆盖在半导体衬底上表面之上的绝缘层118的上方，和填充在端接沟槽
111、有源沟槽112各自上部的间隙空间内。然后执行导电材料150的回刻步骤，将半导体衬底上表面之上的绝缘层118上方覆盖的导电材料150回刻去除掉，同时分别保留:有源沟槽112上部空间内填充的导电材料150a，端接沟槽111上部空间内填充的导电材料150b。此时由于存在比绝缘层118厚得多的绝缘层145b，导致导电材料150b在端接沟槽111内是向有源区320或晶片中心偏移的。此时，半导体衬底上表面上方的绝缘层118裸露出来，这里所谓半导体衬底上表面上方的绝缘层118是指绝缘层118交叠在半导体衬底上表面之上的部分，而不是附着在端接沟槽111、有源沟槽112上部侧壁上的那部分绝缘层118。
[0034]如图1N所示，通过全面离子注入(blanket implant),先后形成本体层160和顶部掺杂层170，顶部掺杂层170作为M0SFET晶体管单元的源极区/源极掺杂区。本体层160的导电类型与半导体衬底相反(为P型)，顶部掺杂层170的导电类型与半导体衬底相同，但掺杂浓度大于外延层110，为N+型。本体层160位于外延层110的顶部，至少围绕在这些沟槽(111、112)较上部的侧壁的周围，顶部掺杂层170位于本体层160的顶部并位于外延层110的上表面附近，其也围绕在这些沟槽较上部的侧壁的周围，但比本体层160要浅得多。在分裂栅器件中，本体层160的离子注入深度要满足一定的条件:本体层160与外延层110在有源沟槽112、端接沟槽111附近的交界面的位置，要略高于导电材料150a、150b底面的位置，以便在本体层160中能沿着有源沟槽112或端接沟槽111的侧壁形成垂直方向上的反型层来建立沟道。
[0035]图10中，沉积一个绝缘钝化层190 (如低温氧化物LT0和/或含有硼酸的硅玻璃BPSG)，覆盖在半导体衬底上表面之上，它还融合了半导体衬底上表面之上原有的绝缘层118。绝缘钝化层190同时还覆盖在绝缘材料145b、导电材料150b和150a的上方。制备绝缘钝化层190之后，需要在绝缘钝化层190上方再额外旋涂一个光刻胶层，并形成其中的一些开口图案，利用这个光刻胶层作为接触孔刻蚀掩膜，经过适当的各向异性干法刻蚀之后，形成若干贯穿绝缘钝化层190厚度的接触孔303。
[0036]接触孔303向下延伸到有源区320的本体层160内，还贯穿有源区320的顶部掺杂层170。在一些实施例中，一些接触孔303向下延伸到相邻两个有源沟槽112之间的本体层160内，以及一些接触孔303向下延伸到并排设置的多个有源沟槽112中最外侧的一个有源沟槽112和端接沟槽111之间的本体层160内。在一些可选实施例中，端接沟槽111可以是闭合的环形沟槽，最外侧的这个有源沟槽112其实就是端接沟槽111的平行于有源沟槽112的一部分附近的一个有源沟槽。注意在接触孔303底部周围的本体层160内注入重掺杂的本体接触区(P+型)的步骤在图中没有示出。
[0037]图10中，可以在各个接触孔303的底部及侧壁和在绝缘钝化层190的上表面上沉积一个势垒金属层，然后再填充金属材料(如钨)在各个接触孔303内，接触孔303内的势垒金属层和金属材料共同形成金属栓塞或金属接头。
[0038]然后，再制备一个顶部金属层覆盖在整个绝缘钝化层190的上方，如果绝缘钝化层190上表面预先沉积有势垒金属层，则顶部金属层实质是覆盖在势垒金属层之上。之后对它们实施图案化，分割顶部金属层和势垒金属层，至少制备一个顶部金属电极220。顶部金属电极220 (作为源极电极)至少交叠在部分有源区320之上。接触孔303内的金属栓塞将有源区320的本体层160、顶部掺杂层170短接，并将它们电性连接到顶部金属电极220。在可选的实施例中，在未示意出的维度上，条状的有源沟槽112可以与端接沟槽111的垂直于有源沟槽112的那部分连通，以便有源沟槽112下部的导电材料140a与端接沟槽111下部的导电材料140b互连，导电材料140a、140b电性连接到顶部金属电极220，处于源极电势。此外，在未示意出的维度上，有源沟槽112上部的导电材料150a与端接沟槽111上部填充的导电材料150b互连，同时连接到未示意出的栅极拾取沟槽内的导电材料上，而对准和接触栅极拾取沟槽内的导电材料的金属栓塞可以将导电材料150a、150b导出到绝缘钝化层190上方一个栅极金属电极上。另外，一个覆盖于底部衬底100底面上的未7K意出的底部金属电极作为漏极电极。
[0039]场效应晶体管单元或晶体管晶胞集成在有源区320，有源沟槽112下部的导电材料140a作为M0S晶体管单元的屏蔽栅极，上部的导电材料150a作为M0S晶体管单元的控制栅极，控制栅极150a交叠在屏蔽栅极140a之上，依靠它们间的绝缘隔离层145c该两者彼此电绝缘。在有源沟槽112或端接沟槽111内，作为栅极氧化层的绝缘层118(或称之为第二绝缘层)比沟槽111、112下部的侧壁或底部上附着的绝缘层116 (或称之为第一绝缘层)要薄。
[0040]比较特殊的是，端接沟槽111上部原有的绝缘材料145的一部分被刻蚀掉，而后填充的导电材料150b也作为一个栅极电极，可沿着该端接沟槽111上部靠近有源区320或晶片中心一侧的侧壁，在本体层160中构建垂直沟道区，并以附着在这一侧的侧壁上的绝缘层118作为栅极氧化层。另外，端接沟槽111上部靠近端接区310 —侧的侧壁上的绝缘层145b (或称之为第三绝缘层)比绝缘层116、118厚得多，该绝缘层145b其实就是绝缘材料145填 充在端接沟槽111上部未被刻蚀而保留的那一部分。栅极电极150b与下方的屏蔽电极140b通过它们之间的绝缘隔离层145c彼此电绝缘。
[0041]栅极电极150b在它宽度方向上的对称中心线AA，与端接沟槽111在宽度方向上的对称中心线BB并不重合，该中心线AA到端接沟槽111靠近终端区310 —侧侧壁的距离，比到端接沟槽111靠近有源区320 —侧侧壁的距离大。鉴于栅极电极150b的对称中心线AA向有源区320或晶片中心偏移了一些距离，可认为栅极电极150b在端接沟槽111上部是以非对称的方式设置，略微向有源区320或晶片中心偏移了少许。
[0042]图2与图1M的结构基本相同，除了有源沟槽112的深度与端接沟槽111的深度之间差值较大，这常常是在现有技术中存在的问题(即图1B的结果)。预设较深的端接沟槽111的深度值减去有源沟槽112的深度值之差为T，在Trenched M0SFET器件的源极和漏极间进行击穿电压仿真时，T值不同时体现了器件不同的耐压性能:T值越大，器件耐击穿电压的能力越小，反之亦然，Τ值愈小，器件耐击穿电压的能力愈大。
[0043]当Τ值较大时，器件的击穿电压受到终端区较低击穿电压的钳制。例如M0SFET器件运行在未钳位电感性开关UIS(Un_damped Inductive Switching)切换事件期间，端接沟槽111的底部拐角位置是雪崩击穿弱点，很容易在端接沟槽111的底部拐角处诱发雪崩击穿，尤其是端接沟槽111的靠近有源区320 —侧的底部拐角，雪崩击穿过程中将出现碰撞电离，产生雪崩电流。雪崩击穿一般容易导致热载流子效应，当在接近绝缘层116(如一个氧化层)附近处发生击穿时，一个不良后果是热载流子可以被捕获注入至绝缘层116中，从而损伤或断裂栅极氧化层，诱发功率器件长期的可靠性问题。依本发明精神，降低T值，终端区310中最靠近有源区320的端接沟槽111的底部拐角处的电场强度和拥挤度得到减缓，有效抑制了终端区310击穿弱点发生雪崩击穿的机率，提升了终端区的击穿电压和器件的坚固性，例如体现出M0SFET器件在栅极源极短接时的漏极源极间击穿电压(BVDSS)得到极大提升。
[0044]以上，通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，上述发明提出了现有的较佳实施例，但这些内容并不作为局限。对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种沟槽式功率半导体器件的制备方法，其特征在于，包括以下步骤: 提供一半导体衬底，包含底部衬底及位于底部衬底上方的外延层； 刻蚀外延层，形成有源区的具第一深度的有源沟槽，和形成终端区的具预期深度的端接沟槽，第一深度比端接沟槽的预期深度值小； 利用一掩膜覆盖在端接沟槽上但暴露出有源沟槽； 继续实施刻蚀的步骤以增加有源沟槽的深度，获得预期的具第二深度的有源沟槽； 其中第二深度与端接沟槽的预期深度之间的差值，比第一深度与端接沟槽的预期深度之间的差值要小。2.如权利要求1所述的方法，其特征在于，刻蚀外延层的步骤中，先设置一个硬质掩膜层覆盖在半导体衬底之上并形成其中的开口； 用于刻蚀制备有源沟槽的开口的尺寸，比用于刻蚀制备端接沟槽的开口的尺寸要小，使端接沟槽比有源沟槽要宽，并籍由形成端接沟槽的刻蚀速率比形成有源沟槽的刻蚀速率快，使端接沟槽的预期深度比第一深度更深。3.如权利要求1所述的方法，其特征在于，还包括:在有源沟槽、端接沟槽各自的底部及侧壁内衬绝缘层，并填充导电材料至有源沟槽、端接沟槽内； 回刻导电材料，仅保留有源沟槽、端接沟槽各自下部的导电材料； 填充绝缘材料至有源沟槽、端接沟槽各自的上部； 回刻有源沟槽内的绝缘材料，和回刻终端区端接沟槽内靠近有源区一侧的一部分绝缘材料，同时保留有源沟槽、端接沟槽各自下部的导电材料之上的一个绝缘隔离层； 在有源沟槽、端接沟槽各自上部裸露的侧壁上覆盖另一个绝缘层，并再次填充导电材料至有源沟槽、端接沟槽各自的上部。4.如权利要求3所述的方法，其特征在于，还包括:植入与半导体衬底导电类型相反的离子至外延层的顶部，形成一本体层至少围绕在有源沟槽上部的侧壁周围，和随后植入与半导体衬底导电类型相同的离子至本体层的顶部，形成一顶部掺杂层。5.如权利要求3所述的方法，其特征在于，填充绝缘材料至有源沟槽、端接沟槽各自的上部之后，端接沟槽的上部填充的绝缘材料靠近终端区的一部分被一个掩膜遮挡，但靠近有源区的另一部分从该掩膜中予以暴露，从而使端接沟槽上部填充的导电材料向有源区偏移。6.如权利要求1所述的方法，其特征在于，降低端接沟槽的预期深度和有源沟槽最终具有的第二深度两者间的差异，使它们的差值接近于0，以抑制端接沟槽底部拐角处诱发的雪崩击穿。7.—种沟槽式功率半导体器件，其特征在于，包括: 一个包含有底部衬底及位于底部衬底上方的外延层的半导体衬底； 位于终端区的外延层中的第一沟槽和位于有源区的外延层中的第二沟槽； 第二沟槽的宽度比第一沟槽要窄并且第二沟槽的深度不小于第一沟槽的深度。8.如权利要求7所述的沟槽式功率半导体器件，其特征在于，当发生雪崩击穿时，雪崩击穿发生在有源区。9.如权利要求7所述的沟槽式功率半导体器件，其特征在于，第一沟槽和第二沟槽具有相同的深度。10.如权利要求7所述的沟槽式功率半导体器件，其特征在于，第一沟槽侧壁上附着有一层比第二沟槽侧壁上设置的栅极氧化层要厚的氧化层。11.如权利要求7所述的沟槽式功率半导体器件，其特征在于，与外延层导电类型相反的一个本体区在第一沟槽和第二沟槽之间的外延层中延伸。12.如权利要求11所述的沟槽式功率半导体器件，其特征在于，与本体区导电类型相反的一个源极区在第一沟槽和第二沟槽之间延伸，位于本体区顶部。13.如权利要求12所述的沟槽式功率半导体器件，其特征在于，本体区及源极区围绕在第一沟槽两侧。14.如权利要求12所述的沟槽式功率半导体器件，其特征在于，本体区及源极区围绕在第二沟槽两侧。
【专利摘要】本发明涉及一种用于功率转换的MOSFET半导体器件，旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，改善沟槽式功率半导体器件在终端区的低雪崩击穿能力并提供制备该器件的方法。分步刻蚀端接沟槽和有源沟槽，制备具有预期深度值的端接沟槽后屏蔽端接沟槽，再次实施刻蚀的步骤直至加深有源沟槽到预期的深度。
【IPC分类】H01L21/336, H01L29/06, H01L29/78
【公开号】CN105489649
【申请号】CN201410478892
【发明人】丁永平, 李亦衡, 王晓彬, 马督儿·博德
【申请人】万国半导体股份有限公司
【公开日】2016年4月13日
【申请日】2014年9月18日
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