半导体器件及其制造方法
半导体器件及其制造方法
【专利说明】半导体器件及其制造方法
[0001]相关申请交叉引用
[0002]将2014年10月3日提交的日本专利申请N0.2014-205070的公开内容整体并入本文作为参考，所述公开内容包括说明书、附图和摘要。
技术领域
[0003]本发明涉及一种半导体器件及其制造技术，并且例如涉及一种具有沟槽型M0S(金属氧化物半导体)栅结构的碳化硅半导体器件以及有效地适用于制造该半导体器件的技术。
【背景技术】
[0004]在日本未审专利申请公布N0.2013-219161(专利文献1)中，描述了一种半导体器件，其具有形成在阱区的表面部的第一导电类型源区、形成在源区的预定区中以便在漂移层至少暴露底表面的沟槽、以及作为阱区并且沿沟槽的侧表面形成的第一导电类型沟道层。沟道层仅形成在漂移层和源区之间，并且沟道层中的第一导电类型杂质的浓度整体均匀。
[0005]此外，在日本未审专利申请公布N0.2012-099834(专利文献2)中，描述了一种M0S栅型碳化硅半导体器件，其具有形成在与沟槽的侧壁接触的栅氧化膜和沟道反型层表面之间的另一导电类型的硅半导体层。公开了一种用非晶硅层、在不与M0S栅型碳化硅半导体器件的沟道电流流动的方向相交的方向上用激光扫描非晶硅层、以及将非晶硅层转化成多晶硅而形成另一导电类型的硅半导体层的技术。
[0006]此外，在日本未审专利申请公布N0.2008-016747(专利文献3)中，描述了一种沟槽M0S型碳化硅半导体器件，其具有依次堆叠在第一导电类型半导体衬底上的第一导电类型漂移层、第二导电类型基层、以及第一导电类型源极层，条形沟槽从第一导电类型源极层的表面延伸并到达漂移层，并且第二导电类型层形成在沟槽的底部。形成在沟槽的底部的第二导电类型层以及第二导电类型基层通过在条形沟槽的两端处的形成在沟槽宽度方向上的侧壁表面的第二导电类型区导电地连接。
[0007]此外，在日本未审专利申请公布N0.2006-351744(专利文献4)中，描述了一种制造碳化硅半导体器件的方法，该方法通过在碳化硅半导体衬底上形成栅氧化膜的步骤之前，通过在1，500°C或更高的温度的减压反应炉中提供氢而将半导体衬底表面蚀刻约几个nm至0.1 μ m，来实施表面加工步骤。
[0008]此外，在日本未审专利申请公布N0.2006-351743(专利文献5)中，描述了一种M0S栅型碳化硅半导体器件，其具有通过经由栅氧化膜插入一种导电类型的区域而形成在另一导电类型的区域的表面上的多晶硅栅电极，并且与栅氧化膜接触的另一导电类型的区域包括另一导电类型的硅半导体层。
[0009]引用文献列表
[0010]专利文献
[0011]专利文献1:日本未审专利申请公布N0.2013-219161
[0012]专利文献2:日本未审专利申请公布N0.2012-099834
[0013]专利文献3:日本未审专利申请公布N0.2008-016747
[0014]专利文献4:日本未审专利申请公布N0.2006-351744
[0015]专利文献5:日本未审专利申请公布N0.2006-351743
【发明内容】
[0016]在具有沟槽型M0S栅结构的碳化硅半导体器件中，作为沟道区的p型体层是通过两次或更多次地注入彼此具有不同的注入能量的离子来形成的。结果，P型体层的杂质浓度沿沟槽的侧表面在深度方向上改变，并且暴露于沟槽的侧表面的P型体层的杂质浓度，即沟道表面(沟道反型层表面)，变成不均匀的。为了解决这个问题，在沟槽形成于P型体层中之后，通过对暴露于沟槽的侧表面的P型体层实施P型杂质的倾斜离子注入，来均匀化沟道表面处的杂质浓度。
[0017]但是在倾斜离子注入中，因为p型杂质也引入沟槽的底部处的η型漂移层中，因此产生的问题是沟道长度难以控制并且具有沟槽型M0S栅结构的碳化硅半导体器件的操作特性会改变。
[0018]从本说明书的说明以及附图将使其他问题和新颖特征显而易见。
[0019]根据实施例，在沟槽形成之后，通过对ρ型体层实施ρ型杂质的倾斜离子注入，在沟槽的侧壁部处形成沿沟槽的侧表面在深度方向上具有均匀杂质浓度分布的Ρ型沟道层，其中Ρ型体层是通过两次或更多次地注入具有彼此不同的注入能量的离子来形成的。此夕卜，通过形成具有杂质浓度高于Ρ型沟道层、Ρ型体层以及Ρ型体层和η型漂移层之间的η型漂移层的η型层来规定沟道长度。通过这些手段，抑制操作特性改变。
[0020]根据实施例，在具有沟槽型M0S栅结构的碳化硅半导体器件中，能抑制操作特性改变。
【附图说明】
[0021]图1是根据一个实施例的具有沟槽型M0S栅结构的碳化硅半导体器件的基本部分的截面图。
[0022]图2是示出根据一个实施例的具有沟槽型M0S栅结构的碳化硅半导体器件的制造步骤的基本部分的截面图。
[0023]图3是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图2的后续制造步骤的基本部分的截面图。
[0024]图4是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图3的后续制造步骤的基本部分的截面图。
[0025]图5是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图4的后续制造步骤的基本部分的截面图。
[0026]图6是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图5的后续制造步骤的基本部分的截面图。
[0027]图7是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图6的后续制造步骤的基本部分的截面图。
[0028]图8是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图7的后续制造步骤的基本部分的截面图。
[0029]图9是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图8的后续制造步骤的基本部分的截面图。
[0030]图10是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图9的后续制造步骤的基本部分的截面图。
[0031]图11是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图10的后续制造步骤的基本部分的截面图。
[0032]图12是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图11的后续制造步骤的基本部分的截面图。
[0033]图13是本发明人进行研究的具有沟槽型M0S栅结构的碳化硅半导体器件的基本部分的截面图。
【具体实施方式】
[0034]在以下实施例中，出于方便考虑，如果需要，则通过分成多个部分或实施例来解释各个实施例，但是，除非另外说明，否则它们不是彼此无关且为一个是另一个的一部分或整体的变型实例、细节、补充说明等的关系。
[0035]此外，在以下实施例中，当涉及元件的数等(包括个数、数值、量、范围等)时，除了说明且原理上明显限于规定数目的情况及其他情况之外，则该数不限于规定的数目且可以大于或小于规定数目。
[0036]此外，在以下实施例中，不言而喻的是组成部件(包括组成步骤等)不是必要的，除进行规定且明显在原理上必要等情况及其他情况之外。
[0037]此外，当涉及“包含A”，“由A制成”，“具有A”或“包括A”时，不言而喻的是不排除除了 A之外的部件，除非仅指该部件的情况以及其他情况之外。同样地，在以下实施例中，当涉及组成部件等的形状、位置关系等，它们基本上包括接近或类似于该形状等，除非进行规定且明显在原理上不是如此的情况以及其他情况之外，对于数值和范围也适用上述情况。
[0038]此外，在用于解释以下实施例的所有附图中，具有相同功能的构件原则上由相同的符号表示且不再重复解释。参考附图在下文详细解释实施例。
[0039]同时，本文采用的表述“ + ”或是代表具有η型或ρ型的导电类型的杂质的相对浓度的符号，并且例如η型杂质的浓度以“η ”，“η”和“η+”的依次增大，且ρ型杂质的浓度以“Ρ”，“Ρ”和“Ρ+”的依次增大。
[0040](问题的详细解释)
[0041]首先，参考图13在下文解释本发明人发现具有沟槽型M0S栅结构的碳化硅半导体器件中要解决的问题，因为根据本实施例的具有沟槽型M0S栅结构的碳化硅半导体器件的构造和制造方法似乎通过说明而更能显而易见。图13是本发明人研究的具有沟槽型M0S栅结构的碳化硅半导体器件的基本部分的截面图。
[0042]通过在显示η型导电性的衬底SB的主表面上依次形成显示η型导电性的η型漂移层NEa、显示ρ型导电性的ρ型体层ΡΒ以及η +型源极层NS来构造碳化硅半导体器件。衬底SB用作漏极层，且ρ型体层PB用作沟道区。衬底SB的杂质浓度例如为1 X 10 18cm 3或更大，η型漂移层NEa的杂质浓度例如约为8 X 10 15cm 3，ρ型体层ΡΒ的杂质浓度例如约为1 X 1016cm 3，且n+型源极层NS的杂质浓度例如约为1 X 10 19cm 3或更大。
[0043]此外，形成穿过n+型源极层NS以及ρ型体层ΡΒ并到达η型漂移层NEa的沟槽TR，沿包括沟槽TR的侧表面和底表面的内壁形成栅极绝缘膜GI，以及形成第一栅电极GE1以便填充沟槽TR的内部。因此，暴露于插入在n+型源极层NS和η型漂移层NEa之间的P型体层PB的沟槽TR的侧壁部的表面变成沟道表面。
[0044]在近来的碳化硅半导体器件中，作为沟道区的ρ型体层PB通过离子注入方法以取代之前的外延生长方法来形成，以便提高价格竞争力。但是因为杂质不会扩散进入碳化硅(SiC)，因此通过在彼此不同的注入条件下(例如注入能量和剂量)多次注入离子来形成P型体层PB。例如，通过两次或更多次(例如约十次)地注入具有彼此不同的注入能量的离子来形成P型体层PB。结果，ρ型体层PB具有高杂质浓度和低杂质浓度沿沟槽TR的侧表面在深度方向上交替重复的杂质浓度分布。
[0045]同时，在碳化硅半导体器件中，沟槽TR形成在ρ型体层PB中且暴露在沟槽TR的侧壁部的P型体层PB的表面变成沟道表面。但是在ρ型体层PB中，杂质浓度如前所述沿沟槽TR的侧表面在深度方向上变化且沟道表面处的杂质浓度在这种情 况下变得不均匀。为了解决这个问题，在沟槽TR形成在ρ型体层PB中之后，通过对暴露在沟槽TR的侧表面处的P型体层PB而实施ρ型杂质的倾斜离子注入来形成ρ型层PR。结果，均匀化了沟道表面上的杂质浓度。
[0046]但是通过倾斜离子注入，ρ型杂质也引入沟槽TR的底部的η型漂移层NEa。因为η型漂移层NEa的杂质浓度例如为8 X 10 15cm 3且ρ型层PR的杂质浓度例如是2 X 10 17cm 3，因此P型层PR不仅形成在侧壁部而且也形成在沟槽TR的底部。结果，出现的问题是沟道长度难以控制且碳化硅半导体器件的操作特性会改变。
[0047](实施例)
[0048]《碳化硅半导体器件》
[0049]参考图1解释根据本实施例的碳化硅半导体器件的构造。这里，解释作为具有沟槽型M0S栅结构的碳化硅半导体器件的沟槽栅型M0SFET(金属氧化物半导体场效应晶体管)的构造。图1是具有沟槽型M0S栅结构的碳化硅半导体器件(沟槽栅型M0SFET)的基本部分的截面图。
[0050]根据本实施例的碳化硅半导体器件具有包括显示η型导电性的碳化硅(SiC)的衬底SB。在主表面上，形成η型漂移层NEa、n型层N1、p型体层ΡΒ、η +型源极层NS、ρ +型接触层PC、沟槽TR、ρ型沟道层CH、ρ型层ΡΙ、栅极绝缘膜G1、栅电极(第一栅电极GE1以及第二栅电极GE2)以及源电极SE。此外，在主表面的另一侧的底表面上形成漏电极DE。
[0051]衬底SB用作漏极层且包括具有4H多型的碳化硅(SiC)并且例如显示η型的导电性。衬底SB的厚度例如约为350 μ m且杂质浓度例如是IX 10lscm 3或更大。
[0052]η型漂移层NEa具有保持耐压的功能并且包括形成在衬底SB的主表面上并显示η型导电性的碳化硅(SiC)。例如通过外延生长方法形成η型漂移层NEa。η型漂移层NEa的厚度例如约为10至13μπι且杂质浓度例如约为8X1015cm3。
[0053]η型层ΝΙ形成在η型漂移层NEa的顶表面(与衬底SB接触的表面的另一侧的表面)上且用作规定沟道长度的层。通过将η型杂质引入到形成在衬底SB的主表面上并例如显示η型导电性的碳化硅(SiC)中来形成η型层ΝΙ。η型层ΝΙ的厚度例如约为0.2至
0.4 μ m且杂质浓度例如约为1 X 1018cm 3。
[0054]ρ型体层PB形成在η型层ΝΙ的顶表面(与η型漂移层NEa接触的表面的另一侧的表面)上且用作沟道区。通过将ρ型杂质引入到形成在衬底SB的主表面上并例如显示η型导电性的碳化硅(SiC)中来形成ρ型体层ΡΒ。ρ型体层PB的厚度例如约为0.5 μπι且杂质浓度例如约为1 X 1016cm 3ο
[0055]通过两次或更多次(例如约十次)地将具有彼此不同的注入能量的离子注入到碳化硅(SiC)中来形成ρ型体层PB，因此具有高杂质浓度和低杂质浓度沿沟槽的侧表面在深度方向上交替重复的杂质浓度分布。
[0056]n+型源极层NS形成在ρ型体层ΡΒ的顶表面(与η型层ΝΙ接触的表面的另一侧的表面)上。通过将η型杂质引入到形成在衬底SB的主表面上且例如显示η型导电性的碳化硅(SiC)中来形成n+型源极层NS。η +型源极层NS的厚度例如约为0.3 μπι且杂质浓度例如约为lX1019cm3。
[0057]p+型接触层PC形成在与η +型源极层NS形成在ρ型体层ΡΒ的顶表面(与η型层ΝΙ接触的表面的另一侧的表面)上的区域不同的区域中，且电连接至ρ型体层ΡΒ。通过将Ρ型杂质引入到形成在衬底SB的主表面上并且例如显示η型导电性的碳化硅(SiC)中来形成p+型接触层PC。ρ +型接触层PC的杂质浓度例如为1X 10 21cm 3以上。
[0058]形成沟槽TR以便在深度方向上穿透n+型源极层NS、ρ型体层ΡΒ以及η型层ΝΙ且底部到达η型漂移层NEa。形成沟槽TR以便实现沟槽型M0S栅结构。这里，在本实施例中，如将在下文说明的，P型沟道层CH形成在位于沟槽TR的侧壁部处的ρ型体层PB中，且P型层PI形成在位于沟槽TR底部处的η型漂移层NEa中。结果，η +型源极层NS、ρ型沟道层CH以及η型层ΝΙ暴露在沟槽TR的侧表面且ρ型层ΡΙ暴露在底表面。从沟槽TR的底表面至衬底SB和η型漂移层NEa之间的界面的距离例如约为10至12 μπι。
[0059]ρ型沟道层CH形成在暴露于沟槽的侧表面的ρ型体层ΡΒ中并且用作沟道区。通过实施将Ρ型杂质倾斜离子注入到暴露于沟槽TR的侧表面的ρ型体层ΡΒ来形成ρ型沟道层CH，因此沿沟槽TR的侧表面在深度方向上具有均匀的杂质浓度分布。ρ型沟道层CH的杂质浓度例如约为2X1017cm3且设定为大于ρ型体层PB的杂质浓度(例如约1 X 10 16cm 3)的十倍的值。
[0060]ρ型体层PB和ρ型沟道层CH同时用作沟道区。同时，当ρ型体层PB暴露于将作为沟道表面的沟槽TR的侧表面时，ρ型体层PB具有高杂质浓度和低杂质浓度沿沟槽侧表面在深度方向上交替重复的杂质浓度分布，因此碳化硅半导体器件的操作特性由于杂质浓度分布而改变。相反，当P型沟道层CH暴露于将作为沟道表面的沟槽TR的侧表面时，ρ型沟道层CH具有沿沟槽侧表面在深度方向上均匀的杂质浓度分布，因此能抑制碳化硅半导体器件的操作特性改变。因此在本实施例中，在深度方向上具有均匀杂质浓度分布的P型沟道层CH形成在将作为沟道表面的沟槽TR的侧表面处。
[0061]ρ型层PI形成在暴露于沟槽的底表面的η型漂移层NEa处。通过实施将ρ型杂质倾斜离子注入到暴露于沟槽TR底表面的η型漂移层NEa来形成ρ型层PI，且ρ型层PI与P型沟道层CH同时形成。因此，ρ型层PI的杂质浓度等于P型沟道层CH的杂质浓度且例如约为2X 1017cm 3ο通过在暴露于沟槽TR的底表面的η型漂移层NEa处形成ρ型层PI，能提高碳化硅半导体器件的截止性能。
[0062]栅极绝缘膜GI沿包括沟槽TR的侧表面和底表面的内壁形成。栅极绝缘膜GI例如包括氧化膜。栅极绝缘膜GI的厚度例如约为30至lOOnm。
[0063]栅电极(第一栅电极GE1和第二栅电极GE2)包括:包括多晶硅膜且形成为在插入有栅极绝缘膜GI时填充沟槽TR内部的第一栅电极GE1 ;以及包括金属膜且电连接至第一栅电极GE1的第二栅电极GE2。构成第一栅电极GE1的多晶硅膜的杂质浓度例如约为lX 1020cm3o第二栅电极GE2包括例如通过依次堆叠钛(Ti)膜、氮化钛(TiN)膜以及铝(A1)膜而形成的多层膜。钛(Ti)膜的厚度例如约为30nm，氮化钛(TiN)膜的厚度例如约为lOOnm，且铝(A1)膜的厚度例如约为5 μπι。钛(Ti)膜和氮化钛(TiN)膜用作防止铝(A1)扩散的阻挡层。
[0064]层间绝缘膜IL形成在第一栅电极GE1、n+型源极层NS以及ρ +型接触层PC的顶表面处，以便覆盖第一栅电极GE1以及栅极绝缘膜GI。在层间绝缘膜IL中，形成暴露第一栅电极GE1的顶表面的一部分的开口(接触孔CT2)以及暴露n+型源极层NS以及ρ +型接触层PC的顶表面的部分的开口(接触孔CT1)。第二栅电极GE2形成为穿过开口(接触孔CT2)以暴露第一栅电极GE1的顶表面的一部分。
[0065]源电极SE通过层间绝缘膜IL中形成的开口(接触孔CT1)电连接至n+型源极层NS以及p+型接触层PC的顶表面的部分。源电极SE包括与第二栅电极GE2相同的金属膜且例如包括通过依次堆叠钛(Ti)膜、氮化钛(TiN)膜以及铝(A1)膜而形成的多层膜。为了降低接触电阻，硅化物层SL，例如镍(Ni)硅化物层可形成在n+型源极层NS以及p+型接触层PC的顶表面的部分以及源电极SE之间的界面处。
[0066]漏电极DE形成在衬底SB的主表面的另一侧的底表面上且例如包括通过依次层叠镍(Ni)硅化物层、钛(Ti)膜、氮化钛(TiN)膜以及金(Au)膜而形成的多层膜。
[0067]在根据本实施例的碳化硅半导体器件中，通过在如上所述的彼此不同的注入条件(例如注入能量和剂量)下，将离子多次注入碳化硅(SiC)来形成ρ型体层PB。例如，两次或更多次(例如约十次)地注入具有彼此不同注入能量的离子来形成P型体层PB。结果，P型体层PB具有高杂质浓度和低杂质浓度沿沟槽TR侧表面在深度方向上交替重复的杂质浓度分布。为了解决这个问题，在沟槽TR形成在ρ型体层PB中之后，通过实施将ρ型杂质倾斜离子注入到暴露于沟槽TR的侧表面的ρ型体层PB，来在沟槽TR的侧壁部处形成具有在沿沟槽TR的侧表面在深度方向上具有均匀杂质浓度分布且具有高于ρ型体层PB十倍或更多倍的杂质浓度的P型沟道层CH。结果，能抑制碳化硅半导体器件的操作特性改变。
[0068]此外，具有高于ρ型沟道层CH(2X1017cm3)、p型体层PB(lX1016cm3)以及η型漂移层NEa(8X1015cm3)的杂质浓度的η型层NI (1 X 10lscm 3)形成在ρ型体层PB以及η型漂移层NEa之间。虽然在通过倾斜离子注入形成ρ型体层PB时，ρ型杂质也引入到沟槽TR的底部处的η型漂移层NEa中，但是碳化硅半导体器件的沟道长度能够通过形成η型层NI (1 X 1018cm 3)来容易地控制。具体地，插入在n+型源极层NS和η型层ΝΙ之间的ρ型沟道层CH以及ρ型体层ΡΒ变成沟道区，且η +型源极层NS和η型层ΝΙ之间的距离(ρ型体层ΡΒ的厚度)变成沟道长度。因此，通过形成η型层ΝΙ，来控制ρ型体层ΡΒ的厚度，能够可规定沟道长度，因此能抑制碳化硅半导体器件的操作特性改变。
[0069]《碳化娃半导体器件的制造方法》
[0070]以下按照参考图2至12的步骤依次解释根据本实施例的碳化硅半导体器件的制造方法。这里，解释作为具有沟槽型M0S栅结构的碳化硅半导体器件的沟槽栅型M0SFET的制造方法。图2至12是具有沟槽型M0S栅结构的碳化硅半导体器件(沟槽栅型M0SFET)的基本部分的截面图。
[0071 ] <漏极层和η型漂移层>
[0072]首先，如图2中所示，制备晶片，该晶片包括:包括显示η型导电性的碳化硅(SiC)的衬底SB ; 以及包括显示η型导电性的碳化硅(SiC)并通过外延生长方法形成在衬底SB的主表面上的η型层NE。衬底SB用作漏极层。衬底SB的厚度例如约为350 μ m且杂质浓度例如为lX10lscm3或更大。则η型层ΝΕ的厚度例如约为10至13 μπι且杂质浓度例如为8X1015cm3o
[0073]随后，如图3中所示，通过将例如氮(N)的η型杂质通过离子注入方法引入到η型层ΝΕ中来形成η型层ΝΙ。η型层ΝΙ例如形成在从η型层ΝΕ的顶表面(与衬底SB接触的表面的另一侧的表面)在深度方向上处于0.8 μm(可包括0.8 μm)的位置和1.0 μπι(可包括Ι.Ομπι)的位置之间的范围上且用作规定沟道长度的层。η型层ΝΙ的杂质浓度高于η型层ΝΕ的杂质浓度且例如约为1 X 10 18cm 3。
[0074]通过在η型层ΝΕ中形成η型层ΝΙ，η型层ΝΕ被分成η型层ΝΙ的顶表面侧以及底表面侧，并且衬底SB和η型层ΝΙ之间的η型层ΝΕ构成η型漂移层NEa，以保持耐压。
[0075]结果，形成了在衬底(漏极层)SB的主表面上依次形成有η型漂移层NEa、n型层NI以及η型层ΝΕ的层叠结构。这里，层叠结构也可通过在衬底SB的主表面上例如通过外延生长方法依次生长η型漂移层NEa、η型层NI以及η型层ΝΕ来形成。
[0076]〈ρ型体层>
[0077]随后，如图4中所示，通过将例如铝(Α1)的ρ型杂质通过离子注入方法引入到η型层ΝΙ的顶表面侧的η型层ΝΕ中来形成ρ型体层ΡΒ。ρ型体层ΡΒ例如形成在从η型层ΝΕ的顶表面(与η型层ΝΙ接触的表面的另一侧的表面)在深度方向上处于0.3 μπι(可包括0.3μ??)的位置和例如η型层ΝΕ与η型层NI之间的界面之间的范围上。即，ρ型体层ΡΒ既不形成在从η型层ΝΕ的顶表面的0.3 μπι的范围内，也不超出η型层ΝΙ而形成η型漂移层NEa中。
[0078]这里，通过两次或更多次地(例如约十次)注入具有彼此不同的注入能量的离子来形成P型体层PB。因此，ρ型体层PB包括多个ρ型层，所述多个ρ型层形成在从η型层ΝΕ的顶表面在深度方向上处于0.3 μ m的位置和例如η型层ΝΕ与η型层ΝΙ之间的界面之间的范围上。结果，能通过形成ρ型体层ΡΒ来将η型层ΝΕ转变为ρ型，但是ρ型体层ΡΒ的杂质浓度在深度方向上改变。例如在200至1，OOOkeV的范围内选择离子注入的注入能量。此外，P型体层PB的杂质浓度例如约为1X 10 16cm 3ο
[0079]结果，在衬底(漏极层)SB的主表面上，形成层叠结构，在该层叠结构中依次形成了 η型漂移层NEa、η型层ΝΙ、ρ型体层ΡΒ以及η型层ΝΕ。
[0080]<Ν+型源极层>
[0081]随后，如图5中所示，通过将例如氮(Ν)的η型杂质通过离子注入方法引入到η型层ΝΕ来形成η+型源极层NS。η +型源极层NS例如形成在η型层ΝΕ的顶表面与深度方向上的0.3 μηι(可包括0.3 μπι)的位置之间的范围上。
[0082]这里，通过两次或更多次地注入具有彼此不同的注入能量的离子来形成η+型源极层NS。因此，η+型源极层NS包括多个η型层，该多个η型层形成在η型层ΝΕ的顶表面与例如在深度方向上在0.3 μπι的位置之间的范围上。离子注入的注入能量例如在50至150keV的范围内进行选择。此外，n+型源极层NS的杂质浓度例如约1 X 10 19cm 3或更大。
[0083]结果，在衬底(漏极层)SB的主表面上，形成了层叠结构，在该层叠结构中依次形成有η型漂移层NEa、η型层ΝΙ，ρ型体层ΡΒ以及η +型源极层NS。
[0084]<Ρ+型接触层>
[0085]随后，如图6中所示，抗蚀剂图案RP1通过光刻技术形成在η+型源极层NS的顶表面(与Ρ型体层ΡΒ接触的表面的另一侧的表面上)上。然后，通过例如将铝(Α1)的ρ型杂质通过离子注入方法以抗蚀剂图案RP1作为掩膜引入到η+型源极层NS中，来在所需区域中形成到达Ρ型体层ΡΒ的ρ +型接触层PC。具体地，ρ +型接触层PC形成在η +型源极层NS的顶表面与例如在深度方向上在0.5 μηι(可包括0.5 μπι)的位置之间的范围上。ρ+型接触层PC的杂质浓度高于n+型源极层NS约两个数量级且例如为1 X 10 21cm 3或更大。
[0086]随后，在去除抗蚀剂图案RP1之后，例如通过CVD (化学气相沉积)方法在n+型源极层NS以及p+型接触层PC的顶表面上形成碳(C)层(图中未示出)。碳(C)层的厚度例如约为4nm。随后，对晶片实施活化退火并且活化通过上述步骤离子注入的η型杂质和ρ型杂质。活化退火的气氛是惰性气体，例如氩(Ar)，且温度例如约为1，700°C。随后，通过采用氧(02)等离子体去除碳(C)层。如果活化退火在n+型源极层NS以及ρ +型接触层PC的顶表面没有覆盖有碳(C)层时实施，则n+型源极层NS以及ρ +型接触层PC的顶表面(暴露的表面)变粗糙。为了防止这种情况，希望的是在实施活化退火时以碳(C)层覆盖n+型源极层NS以及p+型接触层PC的顶表面。
[0087]〈沟槽〉
[0088]随后，如图7中所示，氧化膜S0M例如通过CVD方法形成在n+型源极层NS以及ρ +型接触层PC的顶表面上。氧化膜S0M例如是TE0S (原硅酸四乙酯；Si (0C2H5) 4)膜，且厚度例如约为0.5至1 μπι。
[0089]随后，抗蚀剂图案RP2通过光刻技术形成在氧化膜S0M的顶表面(与η+型源极层NS以及ρ+型接触层PC接触的表面的另一侧的表面)上。随后通过干法蚀刻方法，以抗蚀剂图案RP2用作掩膜加工氧化膜S0M，由此去除了在后续步骤中形成沟槽的区域中的氧化膜S0M。结果，形成了包括氧化膜S0M的硬掩膜HM。
[0090]随后，如图8中所示，在去除抗蚀剂图案RP2之后，通过反应离子蚀刻方法，以硬掩膜HM作为掩膜加工n+型源极层NS、p型体层PB以及η型层NI，由此在所需区域中形成到达η型漂移层NEa的沟槽TR。沟槽TR的宽度b例如约为1 μ m且深度c例如约为1.2 μ m。沟槽TR的底部和肩部为圆形。
[0091]这里，沟槽TR形成为使得从沟槽TR的底表面至衬底SB与η型漂移层NEa之间的界面的距离L1例如约为10至12 μπι。在这种情况下，获得约1，200V的耐压。这里，依照碳化硅半导体器件的耐压来确定距离L1。因此，当例如要求约600V的耐压时，沟槽TR形成为使得距离L1例如约为5至6 μ m。
[0092]同时，ρ型体层ΡΒ暴露于沟槽TR的侧表面。如前述参考图4解释的，ρ型体层ΡΒ包括通过两次或更多次(例如约十次)地注入具有彼此不同的注入能量的离子形成的多个Ρ型层。因为杂质不会扩散进入碳化硅(SiC)，因此通过离子注入方法引入到碳化硅(SiC)中的杂质在该范围附近具有杂质浓度峰值。因此，高杂质浓度的区域和低杂质浓度的区域在P型体层PB中在深度方向上交替重复，因此高杂质浓度和低杂质浓度在暴露于沟槽TR的侧壁部处的P型体层PB的表面处沿沟槽TR的侧表面在深度方向上交替出现。
[0093]暴露于沟槽TR的侧壁部的ρ型体层PB的表面变成碳化硅半导体器件的沟道表面。结果，碳化硅半导体器件的沟道表面处的杂质浓度在这种状态下变得不均匀。为了解决这个问题，在后续步骤中形成在沿沟槽TR的侧表面在深度方向上具有均匀杂质浓度的ρ型沟道层CH。
[0094]〈ρ型沟道层>
[0095]随后，如图9中所示，通过实施从氧化膜S0M的开口将例如铝(A1)的ρ型杂质倾斜离子注入到暴露于沟槽TR的侧表面的ρ型体层ΡΒ，来形成ρ型沟道层CH。因为沟槽TR通常在平面图中具有矩形形状，因此在晶片旋转90度的角度且方向改变四次时，通过实施倾斜离子注入来在平面图中的矩形形状的四侧中每一侧形成Ρ型沟道层CH。
[0096]倾斜离子注入的离子注入角度(相对于晶片的法线的角度)用基于氧化膜S0M的厚度d与沟槽TR的深度c的和a以及TR的宽度b的表达式⑴来计算。
[0097]Θ = tan 1 (b/2a) 表达式(1)
[0098]在本实施例中，因为氧化膜S0M的厚度d例如约为0.5至1 μ m且沟槽TR的深度c例如约为1.0至1.2 μm，因此离子注入角度可被确定为3至15度。
[0099]ρ型沟道层CH的杂质浓度例如设定为约2X 1017cm 3，其高于ρ型体层ΡΒ的杂质浓度(例如约1 X 1016cm 3)的十倍或更多倍，且沿沟槽TR的侧表面在深度方向上的ρ型沟道层CH的杂质浓度变得均匀。
[0100]此外，在倾斜离子注入中也将ρ型杂质引入η型层NI中。但是，η型层ΝΙ的杂质浓度例如约为1 X 1018cm 3，且高于ρ型沟道层CH的杂质浓度(例如2X 1017cm 3)十倍或更多倍，因此即使实施P型杂质的倾斜离子注入也不会影响η型层NI的杂质浓度。S卩，通过形成η型层NI，能规定碳化硅半导体器件的沟道长度且暴露于沟槽TR的侧表面并插入在η+型源极层NS以及η型层ΝΙ之间的区域变成碳化硅半导体器件的沟道表面。
[0101]此外，在倾斜离子注入中，ρ型杂质也引入到沟槽TR的底部中，并且形成ρ型层PL.S卩，沟槽TR的侧壁部处的ρ型沟道层CH以及沟槽TR的底部处的ρ型层PI都通过同一步骤形成。但是，因为η型层ΝΙ形成在ρ型沟道层CH以及ρ型层ΡΙ之间，因此它们电分离且ρ型层ΡΙ绝不构成碳化硅半导体器件的沟道区的一部分。此外，通过在沟槽TR的底部形成Ρ型层ΡΙ，能提高碳化硅半导体器件的截止耐压。
[0102]至此已经形成在η型层ΝΕ中的η型漂移层NEa、n型层ΝΙ、ρ型体层ΡΒ，η+型源极层NS以及ρ型沟道层CH的杂质浓度关系总结如下。
[0103]11+型源极层呢(1\10190113或更大)>> η型层NI(lX10lscm3) > ρ型沟道层CH(2X1017cm3) > ρ 型体层 PB (1 X 10 16cm 3) > η 型漂移层 NEa (8 X 10 15cm 3)。
[0104 ]〈栅极绝缘膜，栅电极〉
[0105]随后，如图10中所示，在通过湿法蚀刻方法、通过热氧化方法以及CVD方法去除硬掩膜HM之后，氧化膜SOG形成在沟槽TR的内壁(侧表面和底表面)以及n+型源极层NS和P+型接触层PC的顶表面上，随后，例如包含η型杂质的多晶硅膜PS沉积在氧化膜SOG上，以便填充沟槽TR内部。氧化膜SOG的厚度例如约为30至lOOnm且多晶硅膜PS的杂质浓度例如约为lX 1020cm3o
[0106]随后，抗蚀剂图案RP3通过光刻技术形成在多晶硅膜PS的顶表面(与氧化膜S0G接触的表面的另一侧的表面)上。然后，通过干法蚀刻方法，以抗蚀剂图案RP3用作掩膜加工多晶硅膜PS和氧化膜S0G，由此在沟槽TR内部形成包括多晶硅膜PS的第一栅电极GE1以及包括氧化膜S0G的栅极绝缘膜GI。考虑到抗蚀剂图案RP3的对准偏移、由干法蚀刻等造成的工艺变化等等，第一栅电极GE1和栅极绝缘膜GI形成为在平面图中具有大于沟槽TR的宽度的宽度。
[0107]〈电极〉
[0108]随后，如图11中所示，在去除抗蚀剂图案RP3之后，层间绝缘膜E通过CVD方法形成在第一栅电极GEl、n+型源极层NS和ρ +型接触层PC的顶表面上，以便覆盖第一栅电极GE1和栅极绝缘膜GI。
[0109]随后，虽然在附图中未示出，但是抗蚀剂图案通过光刻技术形成在层间绝缘膜IL的顶表面(与第一栅电极GE1、n+型源极层NS和ρ +型接触层PC接触的表面的另一侧的表面)上，且通过干法蚀刻方法以抗蚀剂图案作为掩膜加工层间绝缘膜IL。结果，形成暴露n+型源极层NS和p+型接触层PC的顶表面的部分的接触孔CT1。随后，镍(Ni)硅化物层SL通过自对准方法形成在接触孔CT1的底表面上。
[0110]随后，虽然在附图中未示出，但是抗蚀剂图案通过光刻技术形成在层间绝缘膜IL的顶表面上，且通过干法蚀刻方法以抗蚀剂图案用作掩膜加工层间绝缘膜IL。结果，形成暴露第一栅电极GE1的顶表面的一部分的接触孔CT2。
[0111]随后，例如通过溅射方法在包括接触孔CT1和CT2的内部的层间绝缘膜IL上依次沉积钛(Ti)膜、氮化钛(TiN)膜以及铝(A1)膜。钛(Ti)膜的厚度例如约为30nm，氮化钛(TiN)膜的厚度例如约为lOOnm，铝(A1)膜的厚度例如约为5 μπι。钛(Ti)膜和氮化钛(TiN)膜用作防止铝(A1)扩散的阻挡层。
[0112]随后，虽然在附图中未示出，但是在抗蚀剂图案通过光刻技术形成在铝(A1)膜的顶表面(与氮化钛(TiN)接触的表面的另一侧的表面)上之后，通过干法蚀刻方法以抗蚀剂图案用作掩膜加工铝(A1)膜、氮化钛(TiN)膜以及钛(Ti)膜。结果，形成具有铝(A1)膜作为主要导电层的源电极SE和第二栅电极GE2。源电极SE通过形成在层间绝缘膜IL中的接触孔CT1电连接至n+型源极层NS和ρ +型接触层PC。此外，第二栅电极GE2通过形成在层间绝缘膜IL中的接触孔CT2电连接至第一栅电极GE1。
[0113]随后，如图12中所示，在镍(Ni)硅化物层例如形成在衬底SB的主表面的另一侧的底表面上之后，通过溅射方法在镍(Ni)硅化物层上依次沉积钛(Ti)膜、氮化钛(TiN)膜以及金(Au)膜。结果，包括镍(Ni)硅化物层、钛(Ti)膜、氮化钛(TiN)膜以及金(Au)膜的层叠结构的漏电极DE形成在用作漏极层的衬底SB的底表面上。钛(Ti)膜的厚度例如约为lOOnm，镍(Ni)膜的厚度例如约为200nm，且金(Au)膜的厚度例如约为lOOnm。
[0114]通过上述制造步骤，几乎完成具有图1中所示的沟槽型M0S栅结构的碳化硅半导体器件。
[0115]以此方式，在根据本实施例的具有沟槽型M0S栅结构的碳化硅半导体器件中，即使要作为沟道区的P型体层PB通过两次或更多次地注入具有彼此不同的注入能量的离子来形成时，在深度方向上具有均匀杂质浓度分布的P型沟道层CH也形成在沟槽TR的侧表面处。此外，能规定沟道长度的η型层NI形成在ρ型体层PB和η型漂移层NEa之间。通过这些措施，能抑制碳化硅半导体器件的操作特性改变。
[0116]至此，虽然已经基于实施例具体解释了本发明人建立的本发明，但是不言而喻的是，本发明不限于实施例且可在不脱离本发明要旨的范围内进行各种变型。
【主权项】
1.一种半导体器件，包括: 包含碳化硅的第一导电类型的衬底； 形成在所述衬底的主表面上方的所述第一导电类型的漂移层； 形成在所述漂移层上方的所述第一导电类型的第一层； 形成在所述第一层上方的与所述第一导电类型不同的第二导电类型的体层； 形成在所述体层上方的所述第一导电类型的源极层； 被形成为穿透所述源极层、所述体层以及所述第一层并且到达所述漂移层的沟槽；在所述沟槽的侧壁部暴露的所述体层中沿所述沟槽的侧表面形成的所述第二导电类型的沟道层； 在所述沟槽的底部暴露的所述漂移层中沿所述沟槽的底表面形成的所述第二导电类型的第二层； 被形成为覆盖所述沟槽的侧表面和底表面的栅极绝缘膜； 经由所述栅极绝缘膜而形成在所述沟槽的内部的栅电极； 与所述源极层和所述体层电连接的源电极；以及 与所述衬底的所述主表面的另一侧上的底表面电连接的漏电极，并且 其中， 所述第一层的杂质浓度高于所述漂移层的杂质浓度以及所述沟道层的杂质浓度，并且所述沟道层的杂质浓度高于所述体层的杂质浓度。2.根据权利要求1所述的半导体器件，其中， 所述沟道层的杂质浓度比所述体层的杂质浓度高十倍或更多倍。3.根据权利要求1所述的半导体器件，其中， 所述漂移层、所述第一层、所述体层以及所述源极层被形成在所述衬底的主表面上方的碳化硅中。4.根据权利要求3所述的半导体器件，其中， 通过两次或更多次地将彼此具有不同的注入能量的离子注入到所述衬底的主表面上方的碳化硅中，来形成所述体层。5.根据权利要求1所述的半导体器件，其中， 所述沟道层的杂质浓度沿所述沟槽的侧表面是均匀的。6.根据权利要求1所述的半导体器件，其中， 所述沟道层的杂质浓度与所述第二层的杂质浓度相同。7.根据权利要求1所述的半导体器件，其中， 所述第一层被形成在所述沟道层和所述第二层之间。8.一种半导体器件的制造方法，包括以下步骤: (a)在包含碳化硅的第一导电类型的衬底的主表面上方，形成依次堆叠有所述第一导电类型的漂移层、所述第一导电类型的第一层、与所述第一导电类型不同的第二导电类型的体层、以及所述第一导电类型的源极层的结构； (b)形成掩膜，所述掩膜在所述源极层上方的预定区域中具有开口； (c)使用所述掩膜来加工所述源极层、所述体层以及所述第一层，并且形成穿透所述源极层、所述体层以及所述第一层并且到达所述漂移层的沟槽； (d)通过从与所述衬底的主表面的法线方向形成第一角度的方向注入所述第二导电类型的杂质的离子，在所述沟槽的侧表面暴露的所述体层中沿所述沟槽的侧表面来形成所述第二导电类型的沟道层，并且在所述沟槽的底表面暴露的所述漂移层中沿所述沟槽的底表面来形成所述第二导电类型的第二层； (e)形成栅极绝缘膜，以覆盖所述沟槽的侧表面和底表面；以及 (f)经由所述栅极绝缘膜在所述沟槽的内部形成栅电极。9.根据权利要求8所述的半导体器件的制造方法，其中， 在所述步骤(d)中的所述第一角度为3至15度。10.根据权利要求8所述的半导体器件的制造方法，所述步骤(a)包括以下步骤: (al)在所述衬底的主表面上方形成包含碳化硅的所述第一导电类型的第三层； (a2)通过在所述第三层中的第一位置和所述第三层中的第二位置之间注入所述第一导电类型的杂质的离子来形成所述第一层，其中，所述第三层中的所述第一位置相距所述第三层的顶表面具有第一距离，所述第三层中的所述第二位置相距所述第三层的顶表面具有大于所述第一距离的第二距离； (a3)通过在所述第一位置和所述第三层中的第三位置之间注入所述第二导电类型的杂质的离子来形成所述体层，其中，所述第三层中的所述第三位置相距所述第三层的顶表面具有小于所述第一距离的第三距离；以及 (a4)通过在所述第三层的顶表面和所述第三位置之间注入所述第一导电类型的杂质的离子来形成所述源极层；并且其中， 在所述步骤(a3)，两次或更多次地注入彼此具有不同的注入能量的离子。11.根据权利要求8所述的半导体器件的制造方法，其中， 所述第一层的杂质浓度高于所述漂移层的杂质浓度以及所述沟道层的杂质浓度，并且所述沟道层的杂质浓度高于所述体层的杂质浓度。12.根据权利要求8所述的半导体器件的制造方法，其中， 所述沟道层的杂质浓度比所述体层的杂质浓度高十倍或更多倍。13.根据权利要求8所述的半导体器件的制造方法，其中， 所述沟道层的杂质浓度沿所述沟槽的侧表面是均匀的。14.根据权利要求8所述的半导体器件的制造方法，其中， 所述沟道层的杂质浓度与所述第二层的杂质浓度相同。15.根据权利要求8所述的半导体器件的制造方法，其中， 所述第一层被形成在所述沟道层和所述第二层之间。
【专利摘要】本发明涉及半导体器件及其制造方法。在具有沟槽型MOS栅结构的碳化硅半导体器件中，本发明能抑制操作特性改变。在沟槽形成之后，通过实施将p型杂质倾斜离子注入到由具有彼此不同的注入能量的离子注入两次以上而形成的p-型体层中，来形成在沟槽的侧壁部在深度方向上具有均匀杂质浓度分布的p型沟道层。此外，当通过倾斜离子注入形成p型沟道层时，虽然p型杂质也引入到沟槽的底部的n-型漂移层中，但是通过在p-型体层和n-型漂移层之间形成具有杂质浓度高于p型沟道层、p-型体层以及n-型漂移层的n型层来规定沟道长度。通过这些措施，能抑制操作特性改变。
【IPC分类】H01L29/24, H01L29/423, H01L29/78, H01L29/10
【公开号】CN105489653
【申请号】CN201510626949
【发明人】新井耕一, 久田贤一
【申请人】瑞萨电子株式会社
【公开日】2016年4月13日
【申请日】2015年9月28日
【公告号】EP3002777A2, EP3002777A3, US20160099316
【专利说明】半导体器件及其制造方法
[0001]相关申请交叉引用
[0002]将2014年10月3日提交的日本专利申请N0.2014-205070的公开内容整体并入本文作为参考，所述公开内容包括说明书、附图和摘要。
技术领域
[0003]本发明涉及一种半导体器件及其制造技术，并且例如涉及一种具有沟槽型M0S(金属氧化物半导体)栅结构的碳化硅半导体器件以及有效地适用于制造该半导体器件的技术。
【背景技术】
[0004]在日本未审专利申请公布N0.2013-219161(专利文献1)中，描述了一种半导体器件，其具有形成在阱区的表面部的第一导电类型源区、形成在源区的预定区中以便在漂移层至少暴露底表面的沟槽、以及作为阱区并且沿沟槽的侧表面形成的第一导电类型沟道层。沟道层仅形成在漂移层和源区之间，并且沟道层中的第一导电类型杂质的浓度整体均匀。
[0005]此外，在日本未审专利申请公布N0.2012-099834(专利文献2)中，描述了一种M0S栅型碳化硅半导体器件，其具有形成在与沟槽的侧壁接触的栅氧化膜和沟道反型层表面之间的另一导电类型的硅半导体层。公开了一种用非晶硅层、在不与M0S栅型碳化硅半导体器件的沟道电流流动的方向相交的方向上用激光扫描非晶硅层、以及将非晶硅层转化成多晶硅而形成另一导电类型的硅半导体层的技术。
[0006]此外，在日本未审专利申请公布N0.2008-016747(专利文献3)中，描述了一种沟槽M0S型碳化硅半导体器件，其具有依次堆叠在第一导电类型半导体衬底上的第一导电类型漂移层、第二导电类型基层、以及第一导电类型源极层，条形沟槽从第一导电类型源极层的表面延伸并到达漂移层，并且第二导电类型层形成在沟槽的底部。形成在沟槽的底部的第二导电类型层以及第二导电类型基层通过在条形沟槽的两端处的形成在沟槽宽度方向上的侧壁表面的第二导电类型区导电地连接。
[0007]此外，在日本未审专利申请公布N0.2006-351744(专利文献4)中，描述了一种制造碳化硅半导体器件的方法，该方法通过在碳化硅半导体衬底上形成栅氧化膜的步骤之前，通过在1，500°C或更高的温度的减压反应炉中提供氢而将半导体衬底表面蚀刻约几个nm至0.1 μ m，来实施表面加工步骤。
[0008]此外，在日本未审专利申请公布N0.2006-351743(专利文献5)中，描述了一种M0S栅型碳化硅半导体器件，其具有通过经由栅氧化膜插入一种导电类型的区域而形成在另一导电类型的区域的表面上的多晶硅栅电极，并且与栅氧化膜接触的另一导电类型的区域包括另一导电类型的硅半导体层。
[0009]引用文献列表
[0010]专利文献
[0011]专利文献1:日本未审专利申请公布N0.2013-219161
[0012]专利文献2:日本未审专利申请公布N0.2012-099834
[0013]专利文献3:日本未审专利申请公布N0.2008-016747
[0014]专利文献4:日本未审专利申请公布N0.2006-351744
[0015]专利文献5:日本未审专利申请公布N0.2006-351743
【发明内容】
[0016]在具有沟槽型M0S栅结构的碳化硅半导体器件中，作为沟道区的p型体层是通过两次或更多次地注入彼此具有不同的注入能量的离子来形成的。结果，P型体层的杂质浓度沿沟槽的侧表面在深度方向上改变，并且暴露于沟槽的侧表面的P型体层的杂质浓度，即沟道表面(沟道反型层表面)，变成不均匀的。为了解决这个问题，在沟槽形成于P型体层中之后，通过对暴露于沟槽的侧表面的P型体层实施P型杂质的倾斜离子注入，来均匀化沟道表面处的杂质浓度。
[0017]但是在倾斜离子注入中，因为p型杂质也引入沟槽的底部处的η型漂移层中，因此产生的问题是沟道长度难以控制并且具有沟槽型M0S栅结构的碳化硅半导体器件的操作特性会改变。
[0018]从本说明书的说明以及附图将使其他问题和新颖特征显而易见。
[0019]根据实施例，在沟槽形成之后，通过对ρ型体层实施ρ型杂质的倾斜离子注入，在沟槽的侧壁部处形成沿沟槽的侧表面在深度方向上具有均匀杂质浓度分布的Ρ型沟道层，其中Ρ型体层是通过两次或更多次地注入具有彼此不同的注入能量的离子来形成的。此夕卜，通过形成具有杂质浓度高于Ρ型沟道层、Ρ型体层以及Ρ型体层和η型漂移层之间的η型漂移层的η型层来规定沟道长度。通过这些手段，抑制操作特性改变。
[0020]根据实施例，在具有沟槽型M0S栅结构的碳化硅半导体器件中，能抑制操作特性改变。
【附图说明】
[0021]图1是根据一个实施例的具有沟槽型M0S栅结构的碳化硅半导体器件的基本部分的截面图。
[0022]图2是示出根据一个实施例的具有沟槽型M0S栅结构的碳化硅半导体器件的制造步骤的基本部分的截面图。
[0023]图3是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图2的后续制造步骤的基本部分的截面图。
[0024]图4是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图3的后续制造步骤的基本部分的截面图。
[0025]图5是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图4的后续制造步骤的基本部分的截面图。
[0026]图6是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图5的后续制造步骤的基本部分的截面图。
[0027]图7是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图6的后续制造步骤的基本部分的截面图。
[0028]图8是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图7的后续制造步骤的基本部分的截面图。
[0029]图9是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图8的后续制造步骤的基本部分的截面图。
[0030]图10是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图9的后续制造步骤的基本部分的截面图。
[0031]图11是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图10的后续制造步骤的基本部分的截面图。
[0032]图12是示出具有沟槽型M0S栅结构的碳化硅半导体器件的图11的后续制造步骤的基本部分的截面图。
[0033]图13是本发明人进行研究的具有沟槽型M0S栅结构的碳化硅半导体器件的基本部分的截面图。
【具体实施方式】
[0034]在以下实施例中，出于方便考虑，如果需要，则通过分成多个部分或实施例来解释各个实施例，但是，除非另外说明，否则它们不是彼此无关且为一个是另一个的一部分或整体的变型实例、细节、补充说明等的关系。
[0035]此外，在以下实施例中，当涉及元件的数等(包括个数、数值、量、范围等)时，除了说明且原理上明显限于规定数目的情况及其他情况之外，则该数不限于规定的数目且可以大于或小于规定数目。
[0036]此外，在以下实施例中，不言而喻的是组成部件(包括组成步骤等)不是必要的，除进行规定且明显在原理上必要等情况及其他情况之外。
[0037]此外，当涉及“包含A”，“由A制成”，“具有A”或“包括A”时，不言而喻的是不排除除了 A之外的部件，除非仅指该部件的情况以及其他情况之外。同样地，在以下实施例中，当涉及组成部件等的形状、位置关系等，它们基本上包括接近或类似于该形状等，除非进行规定且明显在原理上不是如此的情况以及其他情况之外，对于数值和范围也适用上述情况。
[0038]此外，在用于解释以下实施例的所有附图中，具有相同功能的构件原则上由相同的符号表示且不再重复解释。参考附图在下文详细解释实施例。
[0039]同时，本文采用的表述“ + ”或是代表具有η型或ρ型的导电类型的杂质的相对浓度的符号，并且例如η型杂质的浓度以“η ”，“η”和“η+”的依次增大，且ρ型杂质的浓度以“Ρ”，“Ρ”和“Ρ+”的依次增大。
[0040](问题的详细解释)
[0041]首先，参考图13在下文解释本发明人发现具有沟槽型M0S栅结构的碳化硅半导体器件中要解决的问题，因为根据本实施例的具有沟槽型M0S栅结构的碳化硅半导体器件的构造和制造方法似乎通过说明而更能显而易见。图13是本发明人研究的具有沟槽型M0S栅结构的碳化硅半导体器件的基本部分的截面图。
[0042]通过在显示η型导电性的衬底SB的主表面上依次形成显示η型导电性的η型漂移层NEa、显示ρ型导电性的ρ型体层ΡΒ以及η +型源极层NS来构造碳化硅半导体器件。衬底SB用作漏极层，且ρ型体层PB用作沟道区。衬底SB的杂质浓度例如为1 X 10 18cm 3或更大，η型漂移层NEa的杂质浓度例如约为8 X 10 15cm 3，ρ型体层ΡΒ的杂质浓度例如约为1 X 1016cm 3，且n+型源极层NS的杂质浓度例如约为1 X 10 19cm 3或更大。
[0043]此外，形成穿过n+型源极层NS以及ρ型体层ΡΒ并到达η型漂移层NEa的沟槽TR，沿包括沟槽TR的侧表面和底表面的内壁形成栅极绝缘膜GI，以及形成第一栅电极GE1以便填充沟槽TR的内部。因此，暴露于插入在n+型源极层NS和η型漂移层NEa之间的P型体层PB的沟槽TR的侧壁部的表面变成沟道表面。
[0044]在近来的碳化硅半导体器件中，作为沟道区的ρ型体层PB通过离子注入方法以取代之前的外延生长方法来形成，以便提高价格竞争力。但是因为杂质不会扩散进入碳化硅(SiC)，因此通过在彼此不同的注入条件下(例如注入能量和剂量)多次注入离子来形成P型体层PB。例如，通过两次或更多次(例如约十次)地注入具有彼此不同的注入能量的离子来形成P型体层PB。结果，ρ型体层PB具有高杂质浓度和低杂质浓度沿沟槽TR的侧表面在深度方向上交替重复的杂质浓度分布。
[0045]同时，在碳化硅半导体器件中，沟槽TR形成在ρ型体层PB中且暴露在沟槽TR的侧壁部的P型体层PB的表面变成沟道表面。但是在ρ型体层PB中，杂质浓度如前所述沿沟槽TR的侧表面在深度方向上变化且沟道表面处的杂质浓度在这种情 况下变得不均匀。为了解决这个问题，在沟槽TR形成在ρ型体层PB中之后，通过对暴露在沟槽TR的侧表面处的P型体层PB而实施ρ型杂质的倾斜离子注入来形成ρ型层PR。结果，均匀化了沟道表面上的杂质浓度。
[0046]但是通过倾斜离子注入，ρ型杂质也引入沟槽TR的底部的η型漂移层NEa。因为η型漂移层NEa的杂质浓度例如为8 X 10 15cm 3且ρ型层PR的杂质浓度例如是2 X 10 17cm 3，因此P型层PR不仅形成在侧壁部而且也形成在沟槽TR的底部。结果，出现的问题是沟道长度难以控制且碳化硅半导体器件的操作特性会改变。
[0047](实施例)
[0048]《碳化硅半导体器件》
[0049]参考图1解释根据本实施例的碳化硅半导体器件的构造。这里，解释作为具有沟槽型M0S栅结构的碳化硅半导体器件的沟槽栅型M0SFET(金属氧化物半导体场效应晶体管)的构造。图1是具有沟槽型M0S栅结构的碳化硅半导体器件(沟槽栅型M0SFET)的基本部分的截面图。
[0050]根据本实施例的碳化硅半导体器件具有包括显示η型导电性的碳化硅(SiC)的衬底SB。在主表面上，形成η型漂移层NEa、n型层N1、p型体层ΡΒ、η +型源极层NS、ρ +型接触层PC、沟槽TR、ρ型沟道层CH、ρ型层ΡΙ、栅极绝缘膜G1、栅电极(第一栅电极GE1以及第二栅电极GE2)以及源电极SE。此外，在主表面的另一侧的底表面上形成漏电极DE。
[0051]衬底SB用作漏极层且包括具有4H多型的碳化硅(SiC)并且例如显示η型的导电性。衬底SB的厚度例如约为350 μ m且杂质浓度例如是IX 10lscm 3或更大。
[0052]η型漂移层NEa具有保持耐压的功能并且包括形成在衬底SB的主表面上并显示η型导电性的碳化硅(SiC)。例如通过外延生长方法形成η型漂移层NEa。η型漂移层NEa的厚度例如约为10至13μπι且杂质浓度例如约为8X1015cm3。
[0053]η型层ΝΙ形成在η型漂移层NEa的顶表面(与衬底SB接触的表面的另一侧的表面)上且用作规定沟道长度的层。通过将η型杂质引入到形成在衬底SB的主表面上并例如显示η型导电性的碳化硅(SiC)中来形成η型层ΝΙ。η型层ΝΙ的厚度例如约为0.2至
0.4 μ m且杂质浓度例如约为1 X 1018cm 3。
[0054]ρ型体层PB形成在η型层ΝΙ的顶表面(与η型漂移层NEa接触的表面的另一侧的表面)上且用作沟道区。通过将ρ型杂质引入到形成在衬底SB的主表面上并例如显示η型导电性的碳化硅(SiC)中来形成ρ型体层ΡΒ。ρ型体层PB的厚度例如约为0.5 μπι且杂质浓度例如约为1 X 1016cm 3ο
[0055]通过两次或更多次(例如约十次)地将具有彼此不同的注入能量的离子注入到碳化硅(SiC)中来形成ρ型体层PB，因此具有高杂质浓度和低杂质浓度沿沟槽的侧表面在深度方向上交替重复的杂质浓度分布。
[0056]n+型源极层NS形成在ρ型体层ΡΒ的顶表面(与η型层ΝΙ接触的表面的另一侧的表面)上。通过将η型杂质引入到形成在衬底SB的主表面上且例如显示η型导电性的碳化硅(SiC)中来形成n+型源极层NS。η +型源极层NS的厚度例如约为0.3 μπι且杂质浓度例如约为lX1019cm3。
[0057]p+型接触层PC形成在与η +型源极层NS形成在ρ型体层ΡΒ的顶表面(与η型层ΝΙ接触的表面的另一侧的表面)上的区域不同的区域中，且电连接至ρ型体层ΡΒ。通过将Ρ型杂质引入到形成在衬底SB的主表面上并且例如显示η型导电性的碳化硅(SiC)中来形成p+型接触层PC。ρ +型接触层PC的杂质浓度例如为1X 10 21cm 3以上。
[0058]形成沟槽TR以便在深度方向上穿透n+型源极层NS、ρ型体层ΡΒ以及η型层ΝΙ且底部到达η型漂移层NEa。形成沟槽TR以便实现沟槽型M0S栅结构。这里，在本实施例中，如将在下文说明的，P型沟道层CH形成在位于沟槽TR的侧壁部处的ρ型体层PB中，且P型层PI形成在位于沟槽TR底部处的η型漂移层NEa中。结果，η +型源极层NS、ρ型沟道层CH以及η型层ΝΙ暴露在沟槽TR的侧表面且ρ型层ΡΙ暴露在底表面。从沟槽TR的底表面至衬底SB和η型漂移层NEa之间的界面的距离例如约为10至12 μπι。
[0059]ρ型沟道层CH形成在暴露于沟槽的侧表面的ρ型体层ΡΒ中并且用作沟道区。通过实施将Ρ型杂质倾斜离子注入到暴露于沟槽TR的侧表面的ρ型体层ΡΒ来形成ρ型沟道层CH，因此沿沟槽TR的侧表面在深度方向上具有均匀的杂质浓度分布。ρ型沟道层CH的杂质浓度例如约为2X1017cm3且设定为大于ρ型体层PB的杂质浓度(例如约1 X 10 16cm 3)的十倍的值。
[0060]ρ型体层PB和ρ型沟道层CH同时用作沟道区。同时，当ρ型体层PB暴露于将作为沟道表面的沟槽TR的侧表面时，ρ型体层PB具有高杂质浓度和低杂质浓度沿沟槽侧表面在深度方向上交替重复的杂质浓度分布，因此碳化硅半导体器件的操作特性由于杂质浓度分布而改变。相反，当P型沟道层CH暴露于将作为沟道表面的沟槽TR的侧表面时，ρ型沟道层CH具有沿沟槽侧表面在深度方向上均匀的杂质浓度分布，因此能抑制碳化硅半导体器件的操作特性改变。因此在本实施例中，在深度方向上具有均匀杂质浓度分布的P型沟道层CH形成在将作为沟道表面的沟槽TR的侧表面处。
[0061]ρ型层PI形成在暴露于沟槽的底表面的η型漂移层NEa处。通过实施将ρ型杂质倾斜离子注入到暴露于沟槽TR底表面的η型漂移层NEa来形成ρ型层PI，且ρ型层PI与P型沟道层CH同时形成。因此，ρ型层PI的杂质浓度等于P型沟道层CH的杂质浓度且例如约为2X 1017cm 3ο通过在暴露于沟槽TR的底表面的η型漂移层NEa处形成ρ型层PI，能提高碳化硅半导体器件的截止性能。
[0062]栅极绝缘膜GI沿包括沟槽TR的侧表面和底表面的内壁形成。栅极绝缘膜GI例如包括氧化膜。栅极绝缘膜GI的厚度例如约为30至lOOnm。
[0063]栅电极(第一栅电极GE1和第二栅电极GE2)包括:包括多晶硅膜且形成为在插入有栅极绝缘膜GI时填充沟槽TR内部的第一栅电极GE1 ;以及包括金属膜且电连接至第一栅电极GE1的第二栅电极GE2。构成第一栅电极GE1的多晶硅膜的杂质浓度例如约为lX 1020cm3o第二栅电极GE2包括例如通过依次堆叠钛(Ti)膜、氮化钛(TiN)膜以及铝(A1)膜而形成的多层膜。钛(Ti)膜的厚度例如约为30nm，氮化钛(TiN)膜的厚度例如约为lOOnm，且铝(A1)膜的厚度例如约为5 μπι。钛(Ti)膜和氮化钛(TiN)膜用作防止铝(A1)扩散的阻挡层。
[0064]层间绝缘膜IL形成在第一栅电极GE1、n+型源极层NS以及ρ +型接触层PC的顶表面处，以便覆盖第一栅电极GE1以及栅极绝缘膜GI。在层间绝缘膜IL中，形成暴露第一栅电极GE1的顶表面的一部分的开口(接触孔CT2)以及暴露n+型源极层NS以及ρ +型接触层PC的顶表面的部分的开口(接触孔CT1)。第二栅电极GE2形成为穿过开口(接触孔CT2)以暴露第一栅电极GE1的顶表面的一部分。
[0065]源电极SE通过层间绝缘膜IL中形成的开口(接触孔CT1)电连接至n+型源极层NS以及p+型接触层PC的顶表面的部分。源电极SE包括与第二栅电极GE2相同的金属膜且例如包括通过依次堆叠钛(Ti)膜、氮化钛(TiN)膜以及铝(A1)膜而形成的多层膜。为了降低接触电阻，硅化物层SL，例如镍(Ni)硅化物层可形成在n+型源极层NS以及p+型接触层PC的顶表面的部分以及源电极SE之间的界面处。
[0066]漏电极DE形成在衬底SB的主表面的另一侧的底表面上且例如包括通过依次层叠镍(Ni)硅化物层、钛(Ti)膜、氮化钛(TiN)膜以及金(Au)膜而形成的多层膜。
[0067]在根据本实施例的碳化硅半导体器件中，通过在如上所述的彼此不同的注入条件(例如注入能量和剂量)下，将离子多次注入碳化硅(SiC)来形成ρ型体层PB。例如，两次或更多次(例如约十次)地注入具有彼此不同注入能量的离子来形成P型体层PB。结果，P型体层PB具有高杂质浓度和低杂质浓度沿沟槽TR侧表面在深度方向上交替重复的杂质浓度分布。为了解决这个问题，在沟槽TR形成在ρ型体层PB中之后，通过实施将ρ型杂质倾斜离子注入到暴露于沟槽TR的侧表面的ρ型体层PB，来在沟槽TR的侧壁部处形成具有在沿沟槽TR的侧表面在深度方向上具有均匀杂质浓度分布且具有高于ρ型体层PB十倍或更多倍的杂质浓度的P型沟道层CH。结果，能抑制碳化硅半导体器件的操作特性改变。
[0068]此外，具有高于ρ型沟道层CH(2X1017cm3)、p型体层PB(lX1016cm3)以及η型漂移层NEa(8X1015cm3)的杂质浓度的η型层NI (1 X 10lscm 3)形成在ρ型体层PB以及η型漂移层NEa之间。虽然在通过倾斜离子注入形成ρ型体层PB时，ρ型杂质也引入到沟槽TR的底部处的η型漂移层NEa中，但是碳化硅半导体器件的沟道长度能够通过形成η型层NI (1 X 1018cm 3)来容易地控制。具体地，插入在n+型源极层NS和η型层ΝΙ之间的ρ型沟道层CH以及ρ型体层ΡΒ变成沟道区，且η +型源极层NS和η型层ΝΙ之间的距离(ρ型体层ΡΒ的厚度)变成沟道长度。因此，通过形成η型层ΝΙ，来控制ρ型体层ΡΒ的厚度，能够可规定沟道长度，因此能抑制碳化硅半导体器件的操作特性改变。
[0069]《碳化娃半导体器件的制造方法》
[0070]以下按照参考图2至12的步骤依次解释根据本实施例的碳化硅半导体器件的制造方法。这里，解释作为具有沟槽型M0S栅结构的碳化硅半导体器件的沟槽栅型M0SFET的制造方法。图2至12是具有沟槽型M0S栅结构的碳化硅半导体器件(沟槽栅型M0SFET)的基本部分的截面图。
[0071 ] <漏极层和η型漂移层>
[0072]首先，如图2中所示，制备晶片，该晶片包括:包括显示η型导电性的碳化硅(SiC)的衬底SB ; 以及包括显示η型导电性的碳化硅(SiC)并通过外延生长方法形成在衬底SB的主表面上的η型层NE。衬底SB用作漏极层。衬底SB的厚度例如约为350 μ m且杂质浓度例如为lX10lscm3或更大。则η型层ΝΕ的厚度例如约为10至13 μπι且杂质浓度例如为8X1015cm3o
[0073]随后，如图3中所示，通过将例如氮(N)的η型杂质通过离子注入方法引入到η型层ΝΕ中来形成η型层ΝΙ。η型层ΝΙ例如形成在从η型层ΝΕ的顶表面(与衬底SB接触的表面的另一侧的表面)在深度方向上处于0.8 μm(可包括0.8 μm)的位置和1.0 μπι(可包括Ι.Ομπι)的位置之间的范围上且用作规定沟道长度的层。η型层ΝΙ的杂质浓度高于η型层ΝΕ的杂质浓度且例如约为1 X 10 18cm 3。
[0074]通过在η型层ΝΕ中形成η型层ΝΙ，η型层ΝΕ被分成η型层ΝΙ的顶表面侧以及底表面侧，并且衬底SB和η型层ΝΙ之间的η型层ΝΕ构成η型漂移层NEa，以保持耐压。
[0075]结果，形成了在衬底(漏极层)SB的主表面上依次形成有η型漂移层NEa、n型层NI以及η型层ΝΕ的层叠结构。这里，层叠结构也可通过在衬底SB的主表面上例如通过外延生长方法依次生长η型漂移层NEa、η型层NI以及η型层ΝΕ来形成。
[0076]〈ρ型体层>
[0077]随后，如图4中所示，通过将例如铝(Α1)的ρ型杂质通过离子注入方法引入到η型层ΝΙ的顶表面侧的η型层ΝΕ中来形成ρ型体层ΡΒ。ρ型体层ΡΒ例如形成在从η型层ΝΕ的顶表面(与η型层ΝΙ接触的表面的另一侧的表面)在深度方向上处于0.3 μπι(可包括0.3μ??)的位置和例如η型层ΝΕ与η型层NI之间的界面之间的范围上。即，ρ型体层ΡΒ既不形成在从η型层ΝΕ的顶表面的0.3 μπι的范围内，也不超出η型层ΝΙ而形成η型漂移层NEa中。
[0078]这里，通过两次或更多次地(例如约十次)注入具有彼此不同的注入能量的离子来形成P型体层PB。因此，ρ型体层PB包括多个ρ型层，所述多个ρ型层形成在从η型层ΝΕ的顶表面在深度方向上处于0.3 μ m的位置和例如η型层ΝΕ与η型层ΝΙ之间的界面之间的范围上。结果，能通过形成ρ型体层ΡΒ来将η型层ΝΕ转变为ρ型，但是ρ型体层ΡΒ的杂质浓度在深度方向上改变。例如在200至1，OOOkeV的范围内选择离子注入的注入能量。此外，P型体层PB的杂质浓度例如约为1X 10 16cm 3ο
[0079]结果，在衬底(漏极层)SB的主表面上，形成层叠结构，在该层叠结构中依次形成了 η型漂移层NEa、η型层ΝΙ、ρ型体层ΡΒ以及η型层ΝΕ。
[0080]<Ν+型源极层>
[0081]随后，如图5中所示，通过将例如氮(Ν)的η型杂质通过离子注入方法引入到η型层ΝΕ来形成η+型源极层NS。η +型源极层NS例如形成在η型层ΝΕ的顶表面与深度方向上的0.3 μηι(可包括0.3 μπι)的位置之间的范围上。
[0082]这里，通过两次或更多次地注入具有彼此不同的注入能量的离子来形成η+型源极层NS。因此，η+型源极层NS包括多个η型层，该多个η型层形成在η型层ΝΕ的顶表面与例如在深度方向上在0.3 μπι的位置之间的范围上。离子注入的注入能量例如在50至150keV的范围内进行选择。此外，n+型源极层NS的杂质浓度例如约1 X 10 19cm 3或更大。
[0083]结果，在衬底(漏极层)SB的主表面上，形成了层叠结构，在该层叠结构中依次形成有η型漂移层NEa、η型层ΝΙ，ρ型体层ΡΒ以及η +型源极层NS。
[0084]<Ρ+型接触层>
[0085]随后，如图6中所示，抗蚀剂图案RP1通过光刻技术形成在η+型源极层NS的顶表面(与Ρ型体层ΡΒ接触的表面的另一侧的表面上)上。然后，通过例如将铝(Α1)的ρ型杂质通过离子注入方法以抗蚀剂图案RP1作为掩膜引入到η+型源极层NS中，来在所需区域中形成到达Ρ型体层ΡΒ的ρ +型接触层PC。具体地，ρ +型接触层PC形成在η +型源极层NS的顶表面与例如在深度方向上在0.5 μηι(可包括0.5 μπι)的位置之间的范围上。ρ+型接触层PC的杂质浓度高于n+型源极层NS约两个数量级且例如为1 X 10 21cm 3或更大。
[0086]随后，在去除抗蚀剂图案RP1之后，例如通过CVD (化学气相沉积)方法在n+型源极层NS以及p+型接触层PC的顶表面上形成碳(C)层(图中未示出)。碳(C)层的厚度例如约为4nm。随后，对晶片实施活化退火并且活化通过上述步骤离子注入的η型杂质和ρ型杂质。活化退火的气氛是惰性气体，例如氩(Ar)，且温度例如约为1，700°C。随后，通过采用氧(02)等离子体去除碳(C)层。如果活化退火在n+型源极层NS以及ρ +型接触层PC的顶表面没有覆盖有碳(C)层时实施，则n+型源极层NS以及ρ +型接触层PC的顶表面(暴露的表面)变粗糙。为了防止这种情况，希望的是在实施活化退火时以碳(C)层覆盖n+型源极层NS以及p+型接触层PC的顶表面。
[0087]〈沟槽〉
[0088]随后，如图7中所示，氧化膜S0M例如通过CVD方法形成在n+型源极层NS以及ρ +型接触层PC的顶表面上。氧化膜S0M例如是TE0S (原硅酸四乙酯；Si (0C2H5) 4)膜，且厚度例如约为0.5至1 μπι。
[0089]随后，抗蚀剂图案RP2通过光刻技术形成在氧化膜S0M的顶表面(与η+型源极层NS以及ρ+型接触层PC接触的表面的另一侧的表面)上。随后通过干法蚀刻方法，以抗蚀剂图案RP2用作掩膜加工氧化膜S0M，由此去除了在后续步骤中形成沟槽的区域中的氧化膜S0M。结果，形成了包括氧化膜S0M的硬掩膜HM。
[0090]随后，如图8中所示，在去除抗蚀剂图案RP2之后，通过反应离子蚀刻方法，以硬掩膜HM作为掩膜加工n+型源极层NS、p型体层PB以及η型层NI，由此在所需区域中形成到达η型漂移层NEa的沟槽TR。沟槽TR的宽度b例如约为1 μ m且深度c例如约为1.2 μ m。沟槽TR的底部和肩部为圆形。
[0091]这里，沟槽TR形成为使得从沟槽TR的底表面至衬底SB与η型漂移层NEa之间的界面的距离L1例如约为10至12 μπι。在这种情况下，获得约1，200V的耐压。这里，依照碳化硅半导体器件的耐压来确定距离L1。因此，当例如要求约600V的耐压时，沟槽TR形成为使得距离L1例如约为5至6 μ m。
[0092]同时，ρ型体层ΡΒ暴露于沟槽TR的侧表面。如前述参考图4解释的，ρ型体层ΡΒ包括通过两次或更多次(例如约十次)地注入具有彼此不同的注入能量的离子形成的多个Ρ型层。因为杂质不会扩散进入碳化硅(SiC)，因此通过离子注入方法引入到碳化硅(SiC)中的杂质在该范围附近具有杂质浓度峰值。因此，高杂质浓度的区域和低杂质浓度的区域在P型体层PB中在深度方向上交替重复，因此高杂质浓度和低杂质浓度在暴露于沟槽TR的侧壁部处的P型体层PB的表面处沿沟槽TR的侧表面在深度方向上交替出现。
[0093]暴露于沟槽TR的侧壁部的ρ型体层PB的表面变成碳化硅半导体器件的沟道表面。结果，碳化硅半导体器件的沟道表面处的杂质浓度在这种状态下变得不均匀。为了解决这个问题，在后续步骤中形成在沿沟槽TR的侧表面在深度方向上具有均匀杂质浓度的ρ型沟道层CH。
[0094]〈ρ型沟道层>
[0095]随后，如图9中所示，通过实施从氧化膜S0M的开口将例如铝(A1)的ρ型杂质倾斜离子注入到暴露于沟槽TR的侧表面的ρ型体层ΡΒ，来形成ρ型沟道层CH。因为沟槽TR通常在平面图中具有矩形形状，因此在晶片旋转90度的角度且方向改变四次时，通过实施倾斜离子注入来在平面图中的矩形形状的四侧中每一侧形成Ρ型沟道层CH。
[0096]倾斜离子注入的离子注入角度(相对于晶片的法线的角度)用基于氧化膜S0M的厚度d与沟槽TR的深度c的和a以及TR的宽度b的表达式⑴来计算。
[0097]Θ = tan 1 (b/2a) 表达式(1)
[0098]在本实施例中，因为氧化膜S0M的厚度d例如约为0.5至1 μ m且沟槽TR的深度c例如约为1.0至1.2 μm，因此离子注入角度可被确定为3至15度。
[0099]ρ型沟道层CH的杂质浓度例如设定为约2X 1017cm 3，其高于ρ型体层ΡΒ的杂质浓度(例如约1 X 1016cm 3)的十倍或更多倍，且沿沟槽TR的侧表面在深度方向上的ρ型沟道层CH的杂质浓度变得均匀。
[0100]此外，在倾斜离子注入中也将ρ型杂质引入η型层NI中。但是，η型层ΝΙ的杂质浓度例如约为1 X 1018cm 3，且高于ρ型沟道层CH的杂质浓度(例如2X 1017cm 3)十倍或更多倍，因此即使实施P型杂质的倾斜离子注入也不会影响η型层NI的杂质浓度。S卩，通过形成η型层NI，能规定碳化硅半导体器件的沟道长度且暴露于沟槽TR的侧表面并插入在η+型源极层NS以及η型层ΝΙ之间的区域变成碳化硅半导体器件的沟道表面。
[0101]此外，在倾斜离子注入中，ρ型杂质也引入到沟槽TR的底部中，并且形成ρ型层PL.S卩，沟槽TR的侧壁部处的ρ型沟道层CH以及沟槽TR的底部处的ρ型层PI都通过同一步骤形成。但是，因为η型层ΝΙ形成在ρ型沟道层CH以及ρ型层ΡΙ之间，因此它们电分离且ρ型层ΡΙ绝不构成碳化硅半导体器件的沟道区的一部分。此外，通过在沟槽TR的底部形成Ρ型层ΡΙ，能提高碳化硅半导体器件的截止耐压。
[0102]至此已经形成在η型层ΝΕ中的η型漂移层NEa、n型层ΝΙ、ρ型体层ΡΒ，η+型源极层NS以及ρ型沟道层CH的杂质浓度关系总结如下。
[0103]11+型源极层呢(1\10190113或更大)>> η型层NI(lX10lscm3) > ρ型沟道层CH(2X1017cm3) > ρ 型体层 PB (1 X 10 16cm 3) > η 型漂移层 NEa (8 X 10 15cm 3)。
[0104 ]〈栅极绝缘膜，栅电极〉
[0105]随后，如图10中所示，在通过湿法蚀刻方法、通过热氧化方法以及CVD方法去除硬掩膜HM之后，氧化膜SOG形成在沟槽TR的内壁(侧表面和底表面)以及n+型源极层NS和P+型接触层PC的顶表面上，随后，例如包含η型杂质的多晶硅膜PS沉积在氧化膜SOG上，以便填充沟槽TR内部。氧化膜SOG的厚度例如约为30至lOOnm且多晶硅膜PS的杂质浓度例如约为lX 1020cm3o
[0106]随后，抗蚀剂图案RP3通过光刻技术形成在多晶硅膜PS的顶表面(与氧化膜S0G接触的表面的另一侧的表面)上。然后，通过干法蚀刻方法，以抗蚀剂图案RP3用作掩膜加工多晶硅膜PS和氧化膜S0G，由此在沟槽TR内部形成包括多晶硅膜PS的第一栅电极GE1以及包括氧化膜S0G的栅极绝缘膜GI。考虑到抗蚀剂图案RP3的对准偏移、由干法蚀刻等造成的工艺变化等等，第一栅电极GE1和栅极绝缘膜GI形成为在平面图中具有大于沟槽TR的宽度的宽度。
[0107]〈电极〉
[0108]随后，如图11中所示，在去除抗蚀剂图案RP3之后，层间绝缘膜E通过CVD方法形成在第一栅电极GEl、n+型源极层NS和ρ +型接触层PC的顶表面上，以便覆盖第一栅电极GE1和栅极绝缘膜GI。
[0109]随后，虽然在附图中未示出，但是抗蚀剂图案通过光刻技术形成在层间绝缘膜IL的顶表面(与第一栅电极GE1、n+型源极层NS和ρ +型接触层PC接触的表面的另一侧的表面)上，且通过干法蚀刻方法以抗蚀剂图案作为掩膜加工层间绝缘膜IL。结果，形成暴露n+型源极层NS和p+型接触层PC的顶表面的部分的接触孔CT1。随后，镍(Ni)硅化物层SL通过自对准方法形成在接触孔CT1的底表面上。
[0110]随后，虽然在附图中未示出，但是抗蚀剂图案通过光刻技术形成在层间绝缘膜IL的顶表面上，且通过干法蚀刻方法以抗蚀剂图案用作掩膜加工层间绝缘膜IL。结果，形成暴露第一栅电极GE1的顶表面的一部分的接触孔CT2。
[0111]随后，例如通过溅射方法在包括接触孔CT1和CT2的内部的层间绝缘膜IL上依次沉积钛(Ti)膜、氮化钛(TiN)膜以及铝(A1)膜。钛(Ti)膜的厚度例如约为30nm，氮化钛(TiN)膜的厚度例如约为lOOnm，铝(A1)膜的厚度例如约为5 μπι。钛(Ti)膜和氮化钛(TiN)膜用作防止铝(A1)扩散的阻挡层。
[0112]随后，虽然在附图中未示出，但是在抗蚀剂图案通过光刻技术形成在铝(A1)膜的顶表面(与氮化钛(TiN)接触的表面的另一侧的表面)上之后，通过干法蚀刻方法以抗蚀剂图案用作掩膜加工铝(A1)膜、氮化钛(TiN)膜以及钛(Ti)膜。结果，形成具有铝(A1)膜作为主要导电层的源电极SE和第二栅电极GE2。源电极SE通过形成在层间绝缘膜IL中的接触孔CT1电连接至n+型源极层NS和ρ +型接触层PC。此外，第二栅电极GE2通过形成在层间绝缘膜IL中的接触孔CT2电连接至第一栅电极GE1。
[0113]随后，如图12中所示，在镍(Ni)硅化物层例如形成在衬底SB的主表面的另一侧的底表面上之后，通过溅射方法在镍(Ni)硅化物层上依次沉积钛(Ti)膜、氮化钛(TiN)膜以及金(Au)膜。结果，包括镍(Ni)硅化物层、钛(Ti)膜、氮化钛(TiN)膜以及金(Au)膜的层叠结构的漏电极DE形成在用作漏极层的衬底SB的底表面上。钛(Ti)膜的厚度例如约为lOOnm，镍(Ni)膜的厚度例如约为200nm，且金(Au)膜的厚度例如约为lOOnm。
[0114]通过上述制造步骤，几乎完成具有图1中所示的沟槽型M0S栅结构的碳化硅半导体器件。
[0115]以此方式，在根据本实施例的具有沟槽型M0S栅结构的碳化硅半导体器件中，即使要作为沟道区的P型体层PB通过两次或更多次地注入具有彼此不同的注入能量的离子来形成时，在深度方向上具有均匀杂质浓度分布的P型沟道层CH也形成在沟槽TR的侧表面处。此外，能规定沟道长度的η型层NI形成在ρ型体层PB和η型漂移层NEa之间。通过这些措施，能抑制碳化硅半导体器件的操作特性改变。
[0116]至此，虽然已经基于实施例具体解释了本发明人建立的本发明，但是不言而喻的是，本发明不限于实施例且可在不脱离本发明要旨的范围内进行各种变型。
【主权项】
1.一种半导体器件，包括: 包含碳化硅的第一导电类型的衬底； 形成在所述衬底的主表面上方的所述第一导电类型的漂移层； 形成在所述漂移层上方的所述第一导电类型的第一层； 形成在所述第一层上方的与所述第一导电类型不同的第二导电类型的体层； 形成在所述体层上方的所述第一导电类型的源极层； 被形成为穿透所述源极层、所述体层以及所述第一层并且到达所述漂移层的沟槽；在所述沟槽的侧壁部暴露的所述体层中沿所述沟槽的侧表面形成的所述第二导电类型的沟道层； 在所述沟槽的底部暴露的所述漂移层中沿所述沟槽的底表面形成的所述第二导电类型的第二层； 被形成为覆盖所述沟槽的侧表面和底表面的栅极绝缘膜； 经由所述栅极绝缘膜而形成在所述沟槽的内部的栅电极； 与所述源极层和所述体层电连接的源电极；以及 与所述衬底的所述主表面的另一侧上的底表面电连接的漏电极，并且 其中， 所述第一层的杂质浓度高于所述漂移层的杂质浓度以及所述沟道层的杂质浓度，并且所述沟道层的杂质浓度高于所述体层的杂质浓度。2.根据权利要求1所述的半导体器件，其中， 所述沟道层的杂质浓度比所述体层的杂质浓度高十倍或更多倍。3.根据权利要求1所述的半导体器件，其中， 所述漂移层、所述第一层、所述体层以及所述源极层被形成在所述衬底的主表面上方的碳化硅中。4.根据权利要求3所述的半导体器件，其中， 通过两次或更多次地将彼此具有不同的注入能量的离子注入到所述衬底的主表面上方的碳化硅中，来形成所述体层。5.根据权利要求1所述的半导体器件，其中， 所述沟道层的杂质浓度沿所述沟槽的侧表面是均匀的。6.根据权利要求1所述的半导体器件，其中， 所述沟道层的杂质浓度与所述第二层的杂质浓度相同。7.根据权利要求1所述的半导体器件，其中， 所述第一层被形成在所述沟道层和所述第二层之间。8.一种半导体器件的制造方法，包括以下步骤: (a)在包含碳化硅的第一导电类型的衬底的主表面上方，形成依次堆叠有所述第一导电类型的漂移层、所述第一导电类型的第一层、与所述第一导电类型不同的第二导电类型的体层、以及所述第一导电类型的源极层的结构； (b)形成掩膜，所述掩膜在所述源极层上方的预定区域中具有开口； (c)使用所述掩膜来加工所述源极层、所述体层以及所述第一层，并且形成穿透所述源极层、所述体层以及所述第一层并且到达所述漂移层的沟槽； (d)通过从与所述衬底的主表面的法线方向形成第一角度的方向注入所述第二导电类型的杂质的离子，在所述沟槽的侧表面暴露的所述体层中沿所述沟槽的侧表面来形成所述第二导电类型的沟道层，并且在所述沟槽的底表面暴露的所述漂移层中沿所述沟槽的底表面来形成所述第二导电类型的第二层； (e)形成栅极绝缘膜，以覆盖所述沟槽的侧表面和底表面；以及 (f)经由所述栅极绝缘膜在所述沟槽的内部形成栅电极。9.根据权利要求8所述的半导体器件的制造方法，其中， 在所述步骤(d)中的所述第一角度为3至15度。10.根据权利要求8所述的半导体器件的制造方法，所述步骤(a)包括以下步骤: (al)在所述衬底的主表面上方形成包含碳化硅的所述第一导电类型的第三层； (a2)通过在所述第三层中的第一位置和所述第三层中的第二位置之间注入所述第一导电类型的杂质的离子来形成所述第一层，其中，所述第三层中的所述第一位置相距所述第三层的顶表面具有第一距离，所述第三层中的所述第二位置相距所述第三层的顶表面具有大于所述第一距离的第二距离； (a3)通过在所述第一位置和所述第三层中的第三位置之间注入所述第二导电类型的杂质的离子来形成所述体层，其中，所述第三层中的所述第三位置相距所述第三层的顶表面具有小于所述第一距离的第三距离；以及 (a4)通过在所述第三层的顶表面和所述第三位置之间注入所述第一导电类型的杂质的离子来形成所述源极层；并且其中， 在所述步骤(a3)，两次或更多次地注入彼此具有不同的注入能量的离子。11.根据权利要求8所述的半导体器件的制造方法，其中， 所述第一层的杂质浓度高于所述漂移层的杂质浓度以及所述沟道层的杂质浓度，并且所述沟道层的杂质浓度高于所述体层的杂质浓度。12.根据权利要求8所述的半导体器件的制造方法，其中， 所述沟道层的杂质浓度比所述体层的杂质浓度高十倍或更多倍。13.根据权利要求8所述的半导体器件的制造方法，其中， 所述沟道层的杂质浓度沿所述沟槽的侧表面是均匀的。14.根据权利要求8所述的半导体器件的制造方法，其中， 所述沟道层的杂质浓度与所述第二层的杂质浓度相同。15.根据权利要求8所述的半导体器件的制造方法，其中， 所述第一层被形成在所述沟道层和所述第二层之间。
【专利摘要】本发明涉及半导体器件及其制造方法。在具有沟槽型MOS栅结构的碳化硅半导体器件中，本发明能抑制操作特性改变。在沟槽形成之后，通过实施将p型杂质倾斜离子注入到由具有彼此不同的注入能量的离子注入两次以上而形成的p-型体层中，来形成在沟槽的侧壁部在深度方向上具有均匀杂质浓度分布的p型沟道层。此外，当通过倾斜离子注入形成p型沟道层时，虽然p型杂质也引入到沟槽的底部的n-型漂移层中，但是通过在p-型体层和n-型漂移层之间形成具有杂质浓度高于p型沟道层、p-型体层以及n-型漂移层的n型层来规定沟道长度。通过这些措施，能抑制操作特性改变。
【IPC分类】H01L29/24, H01L29/423, H01L29/78, H01L29/10
【公开号】CN105489653
【申请号】CN201510626949
【发明人】新井耕一, 久田贤一
【申请人】瑞萨电子株式会社
【公开日】2016年4月13日
【申请日】2015年9月28日
【公告号】EP3002777A2, EP3002777A3, US20160099316
最新回复(0)