用于非易失性存储器的高线性的模拟到数字转换器及方法
用于非易失性存储器的高线性的模拟到数字转换器及方法
【技术领域】
[0001]本发明总体上涉及在诸如二维或三维非易失性半导体存储器的半导体设备中的电压操纵中的技术，并且更具体地涉及用于对在存储器中使用的电压数字化的模拟到数字(ADC)转换器及方法。
【背景技术】
[0002]能够非易失性地存储电荷的固态存储器、特别是被封装为小型规格卡的EEPR0M和快闪EEPR0M形式的固态存储器，最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储选择。不同于也是固态存储器的RAM(随机存取存储器)，快闪存储器是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。此外，不同于R0M(只读存储器)，快闪存储器是可重写的，类似于磁盘存储设备。尽管成本更高，但是快闪存储器正被更多地用于大容量存储应用中。
[0003]快闪EEPR0M与EEPR0M(电可擦除可编程只读存储器)的相似之处在于，它是可被擦除并且使新数据被写到或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，快闪EEPR0M与EEPR0M都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压(阈值)。诸如快闪EEPR0M的快闪存储器允许整块的存储器单元同时被擦除。
[0004]浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由设备的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器设备的特性、工作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。
[0005]为了改进读取和编程性能，在阵列中的多个电荷存储元件或存储器晶体管被并行读取或编程。因此，一“页”存储器元件被一起读取或编程。在现有存储器架构中，一行典型地含有若干交错的页或者可以构成一页。一页的所有存储器元件被一起读取或编程。
[0006]非易失性存储器设备还由具有用于存储电荷的介电层的存储器单元制造。取代先前描述的导电浮置栅极元件，使用介电层。0N0介电层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一个数据位的电荷被定位在与源极相邻的介电层中。例如，非易失性存储器单元可以具有夹在两个二氧化硅层之间的俘获(trapping)电介质。通过分别读取该电介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。
[0007]为了提供用于诸如编程和验证操作以及任何读取操作的存储器操作的电压，需要能够根据需要产生各种DC电压电平的电压发生器。此外，这些操作主要取决于构成电路和存储器单元的FET和EEPR0M器件的阈值。这些FET和EEPR0M器件的阈值随温度变化。为了保持操作中的规律性，需要为普通类型的这些装置供应具有负温度系数的工作电压。
[0008]美国专利公开N0.2004/0062085A1公开了具有这种能力的芯片上电压发生器。该电压发生器用在芯片上占据大量空间的模拟电路来实现。
[0009]美国专利公开N0.2008/0031066A1和美国专利公开N0.2008/0159000A1都公开了也是模拟的芯片上电压发生器。
[0010]“具有6MB/s的编程吞吐量且具有用于编程吞吐量增加至13MB/S的动态2位/单元块配置模式的以34nm的3位/单元32Gb NAND快闪存储器(A3bit/Cell 32Gb NAND FlashMemory at 34nm with 6MB/s Program Throughput and with Dynamic 2b/Cell BlocksConfigurat1n Mode for a Program Throughput increase up to 13MB/s)，，，ISSCC 2010会议，第24期，DRAM和快闪存储器，24.7，技术论文文摘，第444-445页，公开了具有其中计算涉及从各种存储表中查找值的数字组件的电压发生器。
[0011]现有的电压发生器涉及使用数字到模拟转换器和相关的电路以对具有和没有温度系数的电压相加和相减，以产生具有负温度系数的最终电压。这些实现方式往往是昂贵的、复杂的、资源密集且体积大的。
[0012]美国专利N0.8，334，796公开了用于生成具有可编程的负温度系数的线性DC电压的芯片上DC电压发生器。使用的ADC是标准快闪ADC。然而，在实践中，由于在ADC中的各个比较器的不一致性，快闪ADC是非线性的。
[0013]因此，存在对于紧凑且不昂贵地实现以及在可编程性方面灵活的芯片上电压发生器的普遍需要。特别是，需要具有高线性ADC的芯片上电压发生器。
【发明内容】
[0014]非易失性存储器具有ADC，其将由VI和V2界定的范围内的模拟电压数字化为N个间隔，得到数字Vx，X在1至N之间。被校准为在x = 1至N个时钟周期中从VI线性上升至V2的斜坡电压Vramp (X)被用于扫描该模拟电压。Vx然后由Vx = Vramp (x)给出。
[0015]该ADC包括:具有一系列相等的时钟周期的时钟；斜坡电压发生器，用于产生在N个时钟周期中从VI线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平；比较器，用于比较该斜坡电压的电压电平与该模拟电压的电压电平；计数器，用于当该斜坡电压电平已经从VI上升到匹配该模拟电压电平时计数时钟周期的数目(X’)；以及其中产生该模拟电压电平的数字值为在VI和V2之间的N个相等数字间隔中的相应第X’数字间隔。
[0016]通过恒定电流对电容器充电来提供该斜坡电压，且该斜坡电压具有与从1至N可编程的DAC电阻器R(x)成比例的斜率。在校准模式中，R(x)被设置为N，这得到K个时钟周期跨越VI至V2。在随后的正常模式中，该DAC电阻器被复位为R(K)以得到将在N个时钟周期中从VI上升至V2的校准的斜坡电压。
[0017]操作这样的非易失性存储器的方法包括:提供模拟电压电平以被数字化为分别在第一和第二预定电压值(VI)和(V2)之间界定的N个相等的数字间隔之一；提供具有一系列相等的时钟周期的时钟；提供具有在N个时钟周期中从VI线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平；比较该斜坡电压的电压电平与该模拟电压的电压电平；当该斜坡电压电平已经从VI上升到匹配该模拟电压电平时，计数时钟周期的数目(X’)；以及数字化该模拟电压电平以处于在VI和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。
[0018]本发明的非易失性存储器的优点是其ADC具有更高的线性、更简单的硬件和面积效率。
[0019]各个方面、优点、特征和实施例被包含在对其示范的示例的以下描述中，该描述应结合附图来考虑。在此参考的所有专利、专利申请、文章、其它出版物、文档和事物通过以其全部的此引用而合并入本文中用于所有目的。至于任何合并的出版物、文档或事物与本申请之间的术语的定义或使用的任何不一致或冲突，应以本申请中的为准。
[0020]将从下面的详细描述中理解另外的特征和优点，该详细描述应结合附图来考虑。
【附图说明】
[0021]图1示意性地例示了适于实现本主题的存储器系统的主要硬件组件。
[0022]图2示意性地例示了非易失性存储器单元。
[0023]图3例示了源极-漏极电流ID和控制栅极电压VC(；之间的关系。
[0024]图4A示意性地例示了组织成NAND串的一串存储器单元。
[0025]图4B例示了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。
[0026]图5例示了在NAND配置中组织的、并行被感测或编程的一页存储器单元。
[0027]图6例示了 3D NAND存储器的部分的斜投影。
[0028]图7例示了用于编程4状态存储器单元到目标存储器状态的传统技术。
[0029]图8例示了改进的芯片上电压发生器。
[0030]图9A例示了生成作为以开氏度(K)的感测的温度T的预定线性函数的模拟Vptat的带隙基准产生电路。
[0031]图9B例示了模拟Vptat (T)的曲线图。
[0032]图10更加详细地例示了图8所示的电压发生器。
[0033]图11更加详细地例示了图10所示的传统的ADC(模拟到数字转换器)。
[0034]图12例示了从图8所示的ADC的编码器输出的理想的温度代码Tcode。
[0035]图13例示了从非线性ADC的编码器输出的温度代码Tcode。
[0036]图1 4例示了高线性ADC。
[0037]图15㈧是示出由可编程斜坡发生器产生的作为时间的函数的斜坡电压Vramp的曲线图。
[0038]图15⑶是与图15(A) —起示出作为时钟周期的函数的斜坡电压Vramp的曲线图。
[0039]图15(C)是示出作为T(温度)函数的斜坡电压Vramp的图15(A)的曲线图的替换轴。
[0040]图16更详细地例示了可编程斜坡发生器的示例。
[0041]图17更详细地例示了图14所示的斜坡计数器。
[0042]图18是例示了操作其中模拟电压被数字化的非易失性存储器的方法的流程图。
【具体实施方式】
[0043]存储器系统
[0044]图1示意性地例示了适于实现本主题的存储器系统的主要硬件组件。存储器系统90典型地通过主机接口与主机90 —起操作。存储器系统可以是诸如存储卡的可移动存储器的形式，或可以是嵌入式存储器系统的形式。存储器系统90包括由控制器100控制其操作的存储器102。存储器102包括分布在一个或多个集成电路芯片上的一个或多个非易失性存储器单元阵列。控制器100可以包括接口电路110、处理器120、R0M(只读存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124、以及另外的组件。通常取决于具体应用，控制器典型地被形成为ASIC(专用集成电路)和在这种ASIC中包含的组件。
[0045]关于存储器部分102，半导体存储器设备包括诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备的易失性存储器设备、诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPR0M”)、快闪存储器(其也可以被认为是EEPR0M的子集)、铁电随机存取存储器(“FRAM")和磁阻随机存取存储器(“MRAM”)的非易失性存储器设备、以及其他能够存储信息的半导体元件。每种类型的存储器设备可以具有不同的配置。例如，快闪存储器设备可以以NAND或N0R配置来配置。
[0046]存储器设备可以由无源和/或有源元件以任何组合形成。通过非限制性的示例，无源半导体存储器元件包括ReRAM设备元件，在一些实施例中其包含电阻率切换存储元件，诸如反熔丝、相变材料等，并且可选地包括操纵元件，诸如二极管等。进一步通过非限制性的示例，有源半导体存储器元件包括EEPR0M和快闪存储器设备元件，在一些实施例中其包括含有电荷存储区域的元件，比如浮置栅极、导电纳米粒子、或电荷存储介电材料。
[0047]多个存储器元件可以被配置以便它们串联连接或者以便每个元件单独可访问。通过非限制性的示例，NAND配置中的快闪存储器设备(NAND存储器)典型地包含串联连接的存储器元件。NAND存储器阵列可以被配置以便阵列由多串存储器组成，其中一串由共享单个位线的多个存储器元件组成并且作为组被访问。可替换地，存储器元件可以被配置以便每个元件单独可访问，例如，N0R存储器阵列。NAND和N0R存储器配置是示例的，并且存储器元件可以以其它方式配置。
[0048]位于基板内和/或基板上的半导体存储器元件可以以二维或三维布置，诸如二维存储器结构或三维存储器结构。
[0049]在二维存储器结构中，半导体存储器元件被布置在单个平面中或单个存储器设备级中。典型地，在二维存储器结构中，存储器元件被布置在大体上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-z方向的平面中)。基板可以是晶圆(wafer)，存储器元件的层形成在晶圆上或晶圆中，或者基板可以是载体基板，在存储器元件形成之后载体基板被附接至存储器元件。作为非限制性的示例，衬底可以包括诸如硅的半导体。
[0050]存储器元件可以以有序的阵列布置在单个存储器设备级中，比如多个行和/或列中。然而，存储器元件可以以非规则的或非正交的配置而排列。每个存储器元件可以具有两个或更多个电极或者接触线，诸如位线和字线。
[0051]三维存储器阵列被布置以便存储器元件占据多个平面或多个存储器设备级，从而形成三维的结构(即，在X、y和z方向，其中y方向基本垂直于基板的主表面，且X方向和y方向基本上平行于基板的主表面)。
[0052]作为非限制性的示例，三维存储器结构可以被垂直地布置成多个二维存储器级的堆叠。作为另一个非限制性的示例，三维存储器阵列可以被布置成多个垂直列(例如，基本垂直于基板的主表面、即在1方向延伸的列)，每列具有在每一列中的多个存储器元件。列可以被布置在二维配置中，例如，在x-z平面中，得到具有在多个垂直堆叠的存储器平面上的元件的存储器元件的三维布置。在三维中的存储器元件的其它配置也可以构成三维存储器阵列。
[0053]通过非限制性的示例，在三维NAND存储器阵列中，存储器元件可以耦合在一起以形成在单个水平(例如，x-z)存储器设备级内的NAND串。可替换地，存储器元件可以耦合在一起以形成穿过多个水平存储器设备级的垂直的NAND串。可以设想其他的三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串包含跨越穿过多个存储器级的存储器元件。三维存储器阵列也可以被设计在N0R配置中和ReRAM配置中。
[0054]典型地，在单片三维存储器阵列中，一个或多个存储器设备级形成在单个基板上。可选地，单片三维存储器阵列也可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性的示例，基板可以包含诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器设备级的层典型地形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻的存储器设备级的层可以被共享或者具有在存储器设备级之间的中间层。
[0055]而且，二维阵列可以分别形成，然后封装在一起以形成具有存储器的多个层的非单片存储器设备。例如，可以通过在分别的基板上形成存储器级然后一个在另一个顶上地堆叠存储器级来构建非单片堆叠的存储器。可以在堆叠前使基板变薄或者将其从存储器设备级移除，但是由于存储器设备级最初在分别的基板上形成，得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以在分别的芯片上形成然后封装在一起以形成堆叠芯片存储器设备。
[0056]存储器元件的操纵以及与存储器元件的通信通常需要相关联的电路。作为非限制性的示例，存储器设备可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能的电路。该相关联的电路可以与存储器兀件在相同的基板上和/或在单独的基板上。例如，用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或与存储器元件相同的基板上。
[0057]应当认识到，以下并不限于所描述的二维和三维示例性结构，而是覆盖在如本文所述的精神和范围内的所有相关的存储器结构。
[0058]物理存储器结构
[0059]图2示意性地例示了非易失性存储器单元。存储器单元10可以通过具有诸如浮置栅极或电荷俘获(电介质)层的电荷存储单元20的场效应晶体管来实现。存储器单元10还包括源极14、漏极16和控制栅极30。
[0060]存在许多如今正在使用的商业上成功的非易失性固态存储器设备。这些存储器设备可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
[0061]典型的非易失性存储器单元包含EEPR0M和快闪EEPR0M。此外，存储器设备的示例利用介电存储元件。
[0062]在实践中，通常通过在参考电压被施加到控制栅极时感测跨过单元的源极和漏极电极的传导电流来读取单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电荷，可以检测到相对于固定的参考控制栅极电压的相应的传导电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗或相应的传导电流窗。
[0063]可替换地，取代检测在划分的电流窗之中的传导电流，能够在控制栅极处对于在测试下的给定存储器状态设置阈值电压，且检测传导电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，通过检查传导电流正通过位线的电容放电的速率来完成相对于阈值电流对传导电流的检测。
[0064]图3例示了对于浮置栅极可以在任何一个时间选择性地存储的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。利用固定的漏极电压偏置，四条ID对VCG实曲线表示可以在存储器单元的浮置栅极上编程的七个可能的电荷级中的四个，其分别对应于四个可能的存储器状态。作为示例，总体的单元的阈值电压窗的范围可以从0.5V到3.5V。可以通过以每个0.5V的间隔将阈值窗划分为区域来分界七个可能编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”以及被擦除的状态(未示出)。例如，如果如所示使用2 μ Α的参考电流、IREF，则用Q1编程的单元可以被认为是处于存储器状态“ 1 ”，因为其曲线在由VCG = 0.5V和1.0V而分界的阈值窗的区域内与IREF相交。类似地，Q4处于存储器状态“5”。
[0065]如从以上的描述中可以看出，使存储器单元存储越多的状态，其阈值窗划分得越精细。例如，存储器设备可以具有含有从-1.5V到5V的范围的阈值窗的存储器单元。这提供了 6.5V的最大宽度。如果存储器单元要存储16 个状态，每个状态在阈值窗中可以占据200mV到300mV。这将需要在编程和读取操作中更高的精度，以便能够实现所需的分辨率。
[0066]NAND 结构
[0067]图4A示意性地例示了组织成NAND串的一串存储器单元。NAND串50包括通过其源极和漏极菊链连接的一系列存储器晶体管M1、M2、...Mn(例如，η = 4、8、16或更高)。一对选择晶体管Sl、S2控制存储器晶体管链的分别经由NAND串的源极端子54和漏极端子56与外部世界的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦合到源极线(见图5)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦合到存储器阵列的位线。在链中的每个存储器晶体管10充当存储器单元。其具有电荷存储元件20以存储给定数量的电荷，以便表示意图的存储器状态。每个存储器晶体管的控制栅极30允许对读取和写入操作的控制。如将从图5可见，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到相同的字线。类似地，选择晶体管Sl、S2的每个的控制栅极32提供分别经由其源极端子54和漏极端子56对NAND串的控制访问。同样地，一行NAND串的相应的选择晶体管的控制栅极32全部连接到相同的选择线。
[0068]当NAND串内的被寻址的存储器晶体管10在编程期间被读取或被验证时，其控制栅极30被供应有适当的电压。同时，在NAND串50中的其余未被寻址的存储器晶体管通过在其控制栅极上施加足够的电压而完全导通。以这种方式，从各个存储器晶体管的源极到NAND串的源极端子54有效地创建导电路径，且同样地，从各个存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。
[0069]图4B示出了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。沿着NAND串的每列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着NAND串的每排(bank)，诸如位线34的源极线耦合到每个NAND串的漏极端子54。另外，沿着一排NAND串中的一行存储器单元的控制栅极连接到诸如字线42的字线。沿着一排NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。一排NAND串中的整行存储器单元可以通过在该排NAND串的字线和选择线上的适当的电压被寻址。
[0070]图5例示了在NAND配置中组织的、并行被感测或编程的一页存储器单元。图5主要显示了在图4B的存储器阵列210中的一排NAND串50，其中每个NAND串的细节明确地在图4A中示出。诸如页60的物理页是能并行被感测或编程的一组存储器单元。这通过相应页的感测放大器212来完成。感测结果被锁存在一组相应的锁存器214中。每个感测放大器可以经由位线耦合到NAND串。页由共同连接到字线42的页的单元的控制栅极而使能，且每个单元可由经由位线36可访问的感测放大器而访问。作为示例，当分别感测或编程页的单元60时，感测电压或编程电压被分别施加到公共字线WL3，同时在位线上有适当的电压。芯片级控制电路220具有控制存储器操作的状态机222。
[0071]图6例示了 3D NAND存储器的部分的斜投影。对二维(2_D)NAND阵列的交替布置是三维(3-D)阵列。与沿着半导体晶圆的平面形成的2-D NAND阵列相对照，3-D阵列从晶圆表面向上延伸且通常包含向上延伸的存储器单元的堆叠或列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中一端(例如，源极)在晶圆表面且另一端(例如，漏极)在顶部。在另一个布置中，NAND串形成为U形，以便该NAND串的两端都在顶部可访问，从而促进这样的串之间的连接。
[0072]存储器的物理组织
[0073]快闪存储器及其它类型的存储器之间的一个差别是，单元从已擦除的状态被编程。即，浮置栅极首先被清空电荷。编程然后将期望量的电荷添加回浮置栅极。它不支持从浮置栅极移除一部分电荷以从更多的编程状态去到更少的编程状态。这意味着更新后的数据不能盖写(overwrite)现有数据，并被写入到先前未写入的位置。
[0074]此外，擦除是从浮置栅极清空所有电荷且一般花费可观的时间。鉴于此，逐个单元或者甚至逐个页擦除将会是麻烦和非常慢的。实际上，存储器单元的阵列被划分成大量的存储器单元块。如对于快闪EEPR0M系统常见的，块是擦除的单位。也就是说，每个块包含同时被擦除的最小数量的存储器单元。尽管在块中聚集大量单元以被并行地擦除将改进擦除性能，但是大尺寸的块也需要应对大量的更新和废弃的数据。
[0075]每个块典型地被划分成多个物理页。逻辑页是包含与物理页中的单元的数量相等的多个位的编程或读取的单位。在每单元存储一位的存储器中，一个物理页存储一个逻辑页的数据。在每单元存储两位的存储器中，物理页存储两个逻辑页。存储在物理页中的逻辑页的数量因而反映每单元存储的位的数量。在一个实施例中，各个页可被划分成段，且段可以包含在一个时间作为基本编程操作被写入的最少数量的单元。一个或多个逻辑页的数据典型地存储在一行存储器单元中。一页可以存储一个或多个扇区。扇区包括用户数据和开销数据。
[0076]编稈操作
[0077]图7例示了用于编程4状态存储器单元到目标存储器状态的传统技术。编程电路通常将一系列编程脉冲施加到选择字线。以这种方式，控制栅极耦合到字线的一页存储器单元可以一起被编程。使用的编程脉冲队列(train)可以具有增加的周期或幅度，以便抵消被编程到存储器单元的电荷存储单元中的累积电子。编程电压VreM被施加到编程下的页的字线。编程电压VreM是以阶梯波形的形式从初始电压电平V P(?开始的一系列编程电压脉冲。编程下的页的每个单元经受该系列编程电压脉冲，在每个脉冲处视图将增量电荷添加到该单元的电荷存储元件。在编程脉冲之间，该单元被读回以确定它的阈值电压。读回过程可能涉及一个或多个感测操作。对于4状态存储器，将有三个验证读取点1、％和￥3以区分四种可能的状态。当单元的阈值电压已被验证为落入相应于目标状态的阈值电压区域内时，停止对于该单元的编程。无论何时页的存储器单元已经被编程到其目标状态时，其被禁止编程，而其他单元继续经受编程直到该页的所有单元已经被编程验证。禁止编程存储单元的一种方法是在编程期间将其位线电压从0V升高到VCC。以这种方式，即使当单元的控制栅极上具有编程电压时，在浮置栅极上的有效编程电压通过VCC而被降低，从而抑制该单元的进一步编程。
[0078]用于存储器操作的电压产生
[0079]为了提供用于诸如在图7中所示的编程和验证操作以及任何读取操作的存储器操作的电压，需要能够在需要时产生各种DC电压电平的电压发生器。此外，这些操作主要取决于构成电路和存储器单元的FET和EEPR0M设备的阈值。这些FET和EEPR0M设备的阈值随温度变化。为了维持操作中的规律性，普通类型的这些设备需要被供应具有负温度系数的工作电压。能够可编程DC电平和温度系数而仍紧凑且通用的电压发生器是期望的。
[0080]一个示例是芯片上DC电压发生器。依赖于温度的DC电压从芯片上的温度读数、用于控制温度系数的可编程数字字(digital word)以及用于调整数字电平的可编程数字字。数字结果被应用于当前改进的数字到模拟转换器(DAC)以产生具有负温度斜率的模拟DC电压。这些电压可以被施加到快闪存储器中的字线且跟踪存储器单元的阈值电压，该阈值电压具有负温度系数，使得栅极电压和阈值电压之间的差随着温度是恒定的。
[0081]图8例示了改进的芯片上电压发生器。电压发生器300被制造在诸如非易失性存储器设备的集成电路芯片102上以供应DC电压来操作该设备。如稍后将要描述的，通过在被转换成模拟输出电压Vout之前计算在数字域中所需的输出电压函数来实现电压发生器300。数字操纵允许电压发生器以相对简单和紧凑的方式来实现，同时可适合可编程性。
[0082]电压产生器300可编程以经由输出301供应可从一个范围的预定离散的DC电压电平中选择的电压Vout。Vout产生为具有可从一个范围的预定离散的温度系数选择的温度系数。电压发生器300输出作为温度的线性函数的Vout，其中该线性函数的斜率或者改变率是温度系数。
[0083]以PTAT发生器的形式的芯片上温度传感器280提供对芯片的温度的测量，且具有输出模拟电压Vptat的输出281 (温度到电压)。温度传感器280包含带隙基准产生电路282。
[0084]图9A例示了生成作为以开氏度(K)的感测的温度T的预定线性函数的模拟Vptat的带隙基准产生电路。带隙基准电路产生电流I。当I通过电阻器R时，它产生PTAT电压Vptat (Τ)ο
[0085]图9Β例示了模拟Vptat (Τ)的曲线图。到近似第一阶，PTAT电压Vptat (T)与温度T是线性的。随着温度升高，Vptat (T)也升高。
[0086]电压发生器300在温度从I；到TH的预定工作范围上产生Vout。在实践中，温度范围是预期芯片在其中运作的工作温度范围。例如，对于存储器芯片，?Υ= -40C和TH= 85C。相应的ΡΤΑΤ电压将分别是Vptat (TL)和Vptat (TH)。
[0087]图10更加详细地例示了图8所示的电压发生器。电压发生器300包含模 拟到数字转换器(ADC)310，数字调节器(regulator) 340和数字到模拟转换器(DAC) /驱动器380。可以看出，电压发生器300是紧凑的且易于执行的，大多数的复杂性仅在数字域中处理。实质上，由图8所示的传感器280感测的模拟温度被ADC 310数字化成温度步幅(st印)的量且每个量或步幅用二进制码Tcode编码。数字调节器340计算在数字域中的期望的电压函数。最后，通过DAC/驱动器380将计算结果转换回为模拟Vout。
[0088]ADC 310具有用于接收Vptat (T)的输入281，Vptat (Τ)是与由图8所示的ΡΤΑΤ发生器温度传感器280输出的绝对温度成比例的模拟电压。ADC 310用于将来自温度传感器的模拟电压Vptat (T)转换成在?Υ和Τ H之间的数字温度码字Tcode。
[0089]在传统的设计中，ADC是包括一排比较器的标准快闪ADC，该一排比较器比较从参考电阻器串抽取的等间隔的参考电压和与绝对温度(PTAT)成比例的电压。传统的ADC将Vptat (T)与参考电阻器串上的各个抽头点相比较，并且输出温度计型的数字代码，该数字代码又被使用温度计到二进制编码器转换为二进制代码。二进制输出是温度的数字表示。因此，在?Υ和TH之间的温度的工作范围被量化且每个量的步幅由Tcode表示。数字化的感测温度值将由在输出311处输出的Tcode字来表示。
[0090]数字调节器340计算在数字域中电压发生器的输出电压。数字调节器340经由线311从ADC接收Tcode，且执行电压调整以输出计算的码字Vout^。DAC/驱动器380将计算的码字Voutlin转换成相应的模拟Vout以出现在输出301处。
[0091]US 8，334，796公开了一种用于生成具有可编程的负温度系数的线性DC电压的芯片上DC电压发生器。US 8，334，796的全部公开通过引用合并于此。使用的ADC是标准快闪 ADCo
[0092]图11更加详细地例示了图10所示的传统的ADC(模拟到数字转换器)。为简单，例示了 ADC 310的3位的示例，虽然通常ADC是L位，其中2L= N，N是数字间隔的数量。其他数量的位的一般化是很普通的。基本上，在地和与温度无关的电流源334之间是由
Rbase 332形成的参考电阻器串R0、Rl、R2.....R6，具有等间隔的电压抽头RefO、Refl、
Ref2,…、Ref6。Rbase332被设定以便在RefO处的电压是Vptat (T1)且在Rdf6处的电压是Vptat (T2)。以这种方式，参考电阻器串充当实质上将温度范围T1到T2划分成7个等级的分压器。
[0093]该排比较器与参考电阻器串一起形成快闪ADC。来自温度传感器的模拟输入Vptat经由线281被接收且在在电阻器串的每一级分别与在RefO到Ref6处的电压比较。例如，在最低级，快闪ADC具有包含比较器344以将Vptat与在RefO处的电压进行比较的模块340。随着Vptat增加，每个比较器翻转(flip)，给出温度计代码。
[0094]图12例示了从图8所示的ADC的编码器输出的理想化的温度代码Tcode。来自所有级的ADC模块340的比较结果被输入到编码器324，该编码器324输出3位Tcode，该3位Tcode是相应于检测到的Vptat的在T1和T2之间的数字温度。ADC 310的范围受限于最低和最高的参考抽头RefO和Ref6。一旦Vptat高于Ref6，则ADC中的最高的比较器将已经翻转，从而，ADC的输出饱和，作为其最大的输出代码。例如，量化的温度范围从?Υ= -40度C延伸到ΤΗ= 85度C。该范围通过使用31个比较器的5位快闪ADC来量化。
[0095]然而，在实践中，由于图10所示的快闪ADC中的各个比较器的非均匀性，图10所示的快闪ADC是非线性的。
[0096]图13例示了从非线性ADC的编码器输出的温度代码Tcode。非线性是误差的来源。这可以通过在对图12所示的理想的ADC和图13所示的非线性ADC的相同的VPTAT值之间的比较来说明。对于值T，理想的ADC输出Tcode为“001”，但非线性ADC输出Tcode为 “010”。
[0097]高线件ADC
[0098]取代使用具有参考电阻器串的传统的一排比较器，使用线性斜坡电压以逐个时钟周期地扫描模拟电压。线性斜坡电压在N个时钟周期中从第一电压限升高到第二电压限。通过记录其中斜坡电压等于模拟电压的时钟周期获得模拟电压的数字值。
[0099]图14示出了高线性度ADC。模拟到数字转换器ADC 310将在两个限制\和V H之间的输入模拟Vptat (T)数字化为N个间隔中的一个，然后将数字化的Vptat(T)编码成数字Tcode (T)。ADC 310包括可编程斜坡发生器330、斜坡计数器360和编码器370，它们在控制模块380的控制下。
[0100]图15(A)是示出由可编程斜坡发生器产生的作为时间的函数的斜坡电压Vramp的曲线图。斜坡电压Vramp在灯时处于I且在tH时线性增加至Vp N个时钟周期。
[0101]图15⑶是与图15(A) —起示出作为时间时钟周期的函数的斜坡电压Vramp的曲线图。斜坡电压Vramp在时钟周期的计数0时处于\且在计数N时线性增加至V H。
[0102]图15(C)是图15㈧的曲线图的替换轴，示出作为T(温度)的函数的斜坡电压Vramp。斜坡电压Vramp在?Υ处是处于V 在Τ H处线性增加至V H。
[0103]斜坡电压Vramp由斜坡计数器350使用以扫描在图9B所示的给定T处的电压Vptat (T)。如果当Vramp达到与Vptat (T)相同的幅度时斜坡计数器350计数到第x个时钟周期，则按比例，相应的温度是由Tx = (x/N) (TH-TL)给出。
[0104]然后使用编码器370以将Tx编码为作为多位码字的Tcode。
[0105]图16更详细地例示了可编程斜坡发生器的示例。可编程斜坡发生器330通过使用恒定电流对电容器充电来产生线性电压。该恒定电流可由电阻器DAC电路编程。可编程斜坡发生器330包括电流镜332，电流镜332使得在第一电流支路340中的I被镜像到第二电流支路334中。
[0106]在第二电流支路334中的电流I是在第二电流支路334中恒定电流I对电容器336放电，且充电电压Vramp从连接到电容器336的输出节点338输出。因此，
[0107]Δ Vramp = (I Δ t) /C 公式 1
[0108]在第一电流支路340中的电流I由晶体管342控制，晶体管342与电阻器344串联接地。在晶体管342和电阻器344之间的节点346具有电压
[0109]VI = IR 公式 2
[0110]该电压VI将由可编程参考电压电路控制。可编程参考电压电路具有将电流I。馈送到具有可编程电阻RDAe的可编程电阻式DAC 352的恒定电流源350。在DAC 352和恒定电流源350之间的节点354具有电压
[0111]VDAC (y) = IqRdac (y) = 10yr 公式 3
[0112]其中y = 1、2、3、…且r是DAC的单位电阻。
[0113]运算放大器356将VI与VDAe (y)比较且据此驱动晶体管342以均衡(equalize)这两个电压，使得
[0114]VDAC (y) = VI 公式 4
[0115]组合公式1、2、3和4:
[0116]10yr= IR = C Δ Vramp/ Δ t
[0117]10yr= C Δ Vramp/x τ 公式 5
[0118]其中τ是时钟周期。
[0119]可编程斜坡发生器的校准
[0120]假设Ν = 128且DAC的可编程电阻由y = 1至128给出。在未校准状态中，可编程斜坡发生器将输出未校准的Vrampl，该未校准的Vrampl将不一定N = 128个时钟周期恰好符合在VJPVH之间。
[0121]在可编程斜坡发生器330的校准模式中，DAC被编程到DAC (128)，该DAC (128)提供128r的电阻。这产生斜坡电压Vrampl，其花费K个时钟周期从\斜升至V H。因此
[0122]10128r = C Δ Vrampl/K τ 公式 5
[0123]在可编程斜坡发生器330的正常模式下，期望具有校准的斜坡电压，Vramp，这花费128个时钟周期从\斜升至VH。由于公式4在两个时钟周期计数之间交换的方面是对称的，因此在正常操作期间，DAC可以被复位至具有电阻Kr的DAC(K)。这意味着下面的公式是同样有效的:
[0124]10Kr = CA Vramp/128 τ 公式 6
[0125]校准的Vramp将如期望的花费N = 128个时钟周期从斜升至V H。该Vramp然后可以被用于扫描和数字化Vptat。
[0126]图17更加详细地例示了图14所示的斜坡计数器。斜坡计数器360包括计数器362，用于计数通过输入363来自时钟信号CLK的时钟周 期的数量。计数器362响应于开始(START)信号以开始计数，且响应于停止(STOP)信号以结束计数。START和STOP信号分别来自两个比较器364和366的输出。比较器364将来自输入线365的到来的电压Vrampl或Vramp与参考电压\进行比较，且当存在匹配时将START信号赋活(assert)。比较器366将线365上的第一输入电压与线367上的第二输入电压进行比较。
[0127]在校准模式期间，比较器364正比较Vrampl与\，且当存在匹配时将START信号赋活以启动计数器362计数。比较器366正比较Vrampl与VH，且当存在匹配时将STOP信号赋活以停止计数器362。在那时，计数K被输出且用于复位在可编程斜坡发生器330中的DAC。
[0128]在正常模式期间，比较器364正比较Vramp与\，且当存在匹配时将START信号赋活以启动计数器362计数。比较器366正比较Vramp与Vptat，且当存在匹配时将STOP信号赋活以停止计数。在那时，输出计数X。这意味着在由已被划分成N= 128个间隔的\到VH所跨越的范围中，Vptat被确定为处第X间隔。这将产生数字化的Vramp。
[0129]可编程斜坡发生器330和斜坡计数器360的校准模式和正常模式的操作由控制模块380 (参见图14)控制。
[0130]图18是例示了操作其中模拟电压被数字化的非易失性存储器的方法的流程图。
[0131]步骤400:通过提供模拟电压电平以被数字化为分别在第一和第二预定电压电平(VI)和(V2)之间界定的N个相等的数字间隔之一来操作非易失性存储器。前进到步骤410。
[0132]步骤410:提供具有一系列相等的时钟周期的时钟。前进到步骤420。
[0133]步骤420:提供具有在N个时钟周期中从VI线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X个数字间隔处的斜坡电压的数字电平。前进到步骤430。
[0134]步骤430:比较斜坡电压的电压电平与模拟电压的电压电平。前进到步骤440。
[0135]步骤440:当斜坡电压电平已经从VI上升到匹配模拟电压电平时，计数时钟周期的数目(X，)。前进到步骤450。
[0136]步骤450:将模拟电压电平数字化为在VI和V2之间的N个相等的数字间隔中的相应第X’个数字间隔。
[0137]Mik
[0138]为了说明和描述的目的，已经呈现前面的详细描述。不意图穷尽或限制以上到所公开的精确形式。根据上述教导，许多修改和变型是可能的。选择所描述的实施例是以便解释所涉及的原理及其实际应用，从而使得他人能够最好地利用各种实施例且以及利用适合于预期的具体用途的各种修改。意图本发明的范围由所附的权利要求限定。
【主权项】
1.一种非易失性存储器，包括: 模拟到数字(ADC)转换器，用于将模拟电压数字化为分别在第一和第二预定电压值(Vl)和(V2)之间界定的N个相等的数字间隔之一； 所述ADC转换器还包括: 具有一系列相等的时钟周期的时钟； 斜坡电压发生器，用于产生在N个时钟周期中从Vl线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在Vl和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平； 比较器，用于比较该斜坡电压的电压电平与该模拟电压的电压电平； 计数器，用于当该斜坡电压电平已经从Vl上升到匹配该模拟电压电平时计数时钟周期的数目(X’ );以及 其中产生该模拟电压电平的数字值为在Vl和V2之间的N个相等数字间隔中的相应第X’数字间隔。2.如权利要求1所述的非易失性存储器，其中: 所述斜坡电压发生器还包括: 电容器； 可编程恒定电流源； 通过所述可编程恒定电流源对所述电容器充电而产生的线性斜坡电压。3.如权利要求2所述的非易失性存储器，其中: 所述斜坡电压发生器还包括可编程DAC电阻器；以及 该可编程恒定电流与所述可编程DAC电阻器的电阻成比例。4.如权利要求3所述的非易失性存储器，其中: 所述斜坡电压具有与在R(I)至R(N)之间的范围内的可编程DAC电阻器的阻值R(X)成比例的斜率。5.如权利要求4所述的非易失性存储器，还包括: 控制模块，用于控制所述斜坡电压发生器和所述计数器的操作，所述操作包括: 将该可编程DAC电阻器设置为R(N)，用于该斜坡电压发生器生成未校准的斜坡电压； 使该计数器对用于该未校准的斜坡电压从Vl上升至V2的时钟周期的数目(K)计数；以及 与K成比例地复位该可编程DAC电阻器，用于该斜坡电压发生器生成具有在N个时钟周期内从Vl上升至V2的电压电平的校准的斜坡电压。6.如权利要求1所述的非易失性存储器，其中: 所述ADC是非易失性存储器的一部分，用于将来自温度传感器的依赖于温度的电压数字化为数字温度代码；以及 该数字温度代码由该非易失性存储器的电压发生器使用以补偿温度。7.如权利要求1所述的非易失性存储器，其中: 该非易失性存储器包含多个存储器单元；以及 所述ADC用于数字化与所述存储器单元的感测相关联的电压。8.如权利要求7所述的非易失性存储器，其中: 所述多个存储器单元被组织在二维阵列中。9.如权利要求7所述的非易失性存储器，其中: 所述多个存储器单元被组织在三维阵列中。10.如权利要求7所述的非易失性存储器，其中: 该非易失性存储器包括多个存储器单元；以及 所述多个存储器单元被布置在NAND型架构中。11.一种非易失性存储器，包括: 具有一系列相等的时钟周期的时钟； 斜坡电压发生器，用于产生在N个时钟周期中从Vl线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在Vl和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平； 比较器，用于比较该斜坡电压的电压电平与模拟电压的电压电平； 计数器，用于当该斜坡电压电平已经从Vl上升到匹配该模拟电压电平时计数时钟周期的数目(X’ );以及 其中产生该模拟电压电平的数字值为在Vl和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。12.—种操作非易失性存储器的方法，包括: 提供模拟电压电平以被数字化为分别在第一和第二预定电压值(Vl)和(V2)之间界定的N个相等的数字间隔之一； 提供具有一系列相等的时钟周期的时钟； 提供具有在N个时钟周期中从Vl线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在Vl和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平； 比较该斜坡电压的电压电平与该模拟电压的电压电平； 当该斜坡电压电平已经从Vl上升到匹配该模拟电压电平时，计数时钟周期的数目(X，);以及 数字化该模拟电压电平以处于在Vl和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。13.如权利要求12所述的方法，其中: 所述提供斜坡电压还包括: 通过可编程恒定电流对电容器充电以提供该斜坡电压。14.如权利要求13所述的方法，还包括: 提供可编程DAC电阻器；以及 成比例地设置该可编程DAC电阻器的电阻以编程该可编程恒定电流。15.如权利要求14所述的方法，其中: 所述斜坡电压具有与在R(I)至R(N)之间的范围内的可编程DAC电阻器的阻值R(X)成比例的斜率。16.如权利要求15所述的方法，其中: 将该可编程DAC电阻器设置为R(N)以生成未校准的斜坡电压； 对用于该未校准的斜坡电压从Vl上升至V2的时钟周期的数目(K)计数；以及与K成比例地复位该可编程DAC电阻器，以生成具有在N个时钟周期中从Vl上升至V2的电压电平的校准的斜坡电压。17.如权利要求12所述的方法，其中: 所述模拟电压是来自该非易失性存储器中的温度传感器的依赖于温度的电压；以及 该数字化的电压由该非易失性存储器的电压发生器使用以补偿温度。18.如权利要求17所述的方法，其中: 所述多个存储器单元被组织在二维阵列中。19.如权利要求17所述的方法，其中: 所述多个存储器单元被组织在三维阵列中。
【专利摘要】非易失性存储器具有ADC，其将由V1和V2界定的范围内的模拟电压数字化为N个间隔，得到数字Vx，x在1至N之间。被校准为在x＝1至N个时钟周期中从V1线性上升至V2的斜坡电压Vramp(x)被用于扫描该模拟电压。Vx然后由Vx＝Vramp(x)给出。通过恒定电流对电容器充电来提供该斜坡电压，且该斜坡电压具有与从1至N可编程的DAC电阻器R(x)成比例的斜率。在校准模式中，R(x)被设置为N，这得到跨越V1至V2的K个时钟周期。在随后的正常模式中，该DAC电阻器被复位为R(K)以得到将在N个时钟周期中从V1上升至V2的校准的斜坡电压。
【IPC分类】G11C16/34, H03M1/12
【公开号】CN105490680
【申请号】CN201510626779
【发明人】R-A.塞尔诺
【申请人】桑迪士克科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年9月28日
【公告号】DE102015116905A1, US9373408, US20160099073
【技术领域】
[0001]本发明总体上涉及在诸如二维或三维非易失性半导体存储器的半导体设备中的电压操纵中的技术，并且更具体地涉及用于对在存储器中使用的电压数字化的模拟到数字(ADC)转换器及方法。
【背景技术】
[0002]能够非易失性地存储电荷的固态存储器、特别是被封装为小型规格卡的EEPR0M和快闪EEPR0M形式的固态存储器，最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储选择。不同于也是固态存储器的RAM(随机存取存储器)，快闪存储器是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。此外，不同于R0M(只读存储器)，快闪存储器是可重写的，类似于磁盘存储设备。尽管成本更高，但是快闪存储器正被更多地用于大容量存储应用中。
[0003]快闪EEPR0M与EEPR0M(电可擦除可编程只读存储器)的相似之处在于，它是可被擦除并且使新数据被写到或“编程”到其存储器单元中的非易失性存储器。在场效应晶体管结构中，快闪EEPR0M与EEPR0M都利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压(阈值)。诸如快闪EEPR0M的快闪存储器允许整块的存储器单元同时被擦除。
[0004]浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由设备的最小和最大阈值电平来界定(delimit)阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器设备的特性、工作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。
[0005]为了改进读取和编程性能，在阵列中的多个电荷存储元件或存储器晶体管被并行读取或编程。因此，一“页”存储器元件被一起读取或编程。在现有存储器架构中，一行典型地含有若干交错的页或者可以构成一页。一页的所有存储器元件被一起读取或编程。
[0006]非易失性存储器设备还由具有用于存储电荷的介电层的存储器单元制造。取代先前描述的导电浮置栅极元件，使用介电层。0N0介电层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一个数据位的电荷被定位在与源极相邻的介电层中。例如，非易失性存储器单元可以具有夹在两个二氧化硅层之间的俘获(trapping)电介质。通过分别读取该电介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。
[0007]为了提供用于诸如编程和验证操作以及任何读取操作的存储器操作的电压，需要能够根据需要产生各种DC电压电平的电压发生器。此外，这些操作主要取决于构成电路和存储器单元的FET和EEPR0M器件的阈值。这些FET和EEPR0M器件的阈值随温度变化。为了保持操作中的规律性，需要为普通类型的这些装置供应具有负温度系数的工作电压。
[0008]美国专利公开N0.2004/0062085A1公开了具有这种能力的芯片上电压发生器。该电压发生器用在芯片上占据大量空间的模拟电路来实现。
[0009]美国专利公开N0.2008/0031066A1和美国专利公开N0.2008/0159000A1都公开了也是模拟的芯片上电压发生器。
[0010]“具有6MB/s的编程吞吐量且具有用于编程吞吐量增加至13MB/S的动态2位/单元块配置模式的以34nm的3位/单元32Gb NAND快闪存储器(A3bit/Cell 32Gb NAND FlashMemory at 34nm with 6MB/s Program Throughput and with Dynamic 2b/Cell BlocksConfigurat1n Mode for a Program Throughput increase up to 13MB/s)，，，ISSCC 2010会议，第24期，DRAM和快闪存储器，24.7，技术论文文摘，第444-445页，公开了具有其中计算涉及从各种存储表中查找值的数字组件的电压发生器。
[0011]现有的电压发生器涉及使用数字到模拟转换器和相关的电路以对具有和没有温度系数的电压相加和相减，以产生具有负温度系数的最终电压。这些实现方式往往是昂贵的、复杂的、资源密集且体积大的。
[0012]美国专利N0.8，334，796公开了用于生成具有可编程的负温度系数的线性DC电压的芯片上DC电压发生器。使用的ADC是标准快闪ADC。然而，在实践中，由于在ADC中的各个比较器的不一致性，快闪ADC是非线性的。
[0013]因此，存在对于紧凑且不昂贵地实现以及在可编程性方面灵活的芯片上电压发生器的普遍需要。特别是，需要具有高线性ADC的芯片上电压发生器。
【发明内容】
[0014]非易失性存储器具有ADC，其将由VI和V2界定的范围内的模拟电压数字化为N个间隔，得到数字Vx，X在1至N之间。被校准为在x = 1至N个时钟周期中从VI线性上升至V2的斜坡电压Vramp (X)被用于扫描该模拟电压。Vx然后由Vx = Vramp (x)给出。
[0015]该ADC包括:具有一系列相等的时钟周期的时钟；斜坡电压发生器，用于产生在N个时钟周期中从VI线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平；比较器，用于比较该斜坡电压的电压电平与该模拟电压的电压电平；计数器，用于当该斜坡电压电平已经从VI上升到匹配该模拟电压电平时计数时钟周期的数目(X’)；以及其中产生该模拟电压电平的数字值为在VI和V2之间的N个相等数字间隔中的相应第X’数字间隔。
[0016]通过恒定电流对电容器充电来提供该斜坡电压，且该斜坡电压具有与从1至N可编程的DAC电阻器R(x)成比例的斜率。在校准模式中，R(x)被设置为N，这得到K个时钟周期跨越VI至V2。在随后的正常模式中，该DAC电阻器被复位为R(K)以得到将在N个时钟周期中从VI上升至V2的校准的斜坡电压。
[0017]操作这样的非易失性存储器的方法包括:提供模拟电压电平以被数字化为分别在第一和第二预定电压值(VI)和(V2)之间界定的N个相等的数字间隔之一；提供具有一系列相等的时钟周期的时钟；提供具有在N个时钟周期中从VI线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平；比较该斜坡电压的电压电平与该模拟电压的电压电平；当该斜坡电压电平已经从VI上升到匹配该模拟电压电平时，计数时钟周期的数目(X’)；以及数字化该模拟电压电平以处于在VI和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。
[0018]本发明的非易失性存储器的优点是其ADC具有更高的线性、更简单的硬件和面积效率。
[0019]各个方面、优点、特征和实施例被包含在对其示范的示例的以下描述中，该描述应结合附图来考虑。在此参考的所有专利、专利申请、文章、其它出版物、文档和事物通过以其全部的此引用而合并入本文中用于所有目的。至于任何合并的出版物、文档或事物与本申请之间的术语的定义或使用的任何不一致或冲突，应以本申请中的为准。
[0020]将从下面的详细描述中理解另外的特征和优点，该详细描述应结合附图来考虑。
【附图说明】
[0021]图1示意性地例示了适于实现本主题的存储器系统的主要硬件组件。
[0022]图2示意性地例示了非易失性存储器单元。
[0023]图3例示了源极-漏极电流ID和控制栅极电压VC(；之间的关系。
[0024]图4A示意性地例示了组织成NAND串的一串存储器单元。
[0025]图4B例示了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。
[0026]图5例示了在NAND配置中组织的、并行被感测或编程的一页存储器单元。
[0027]图6例示了 3D NAND存储器的部分的斜投影。
[0028]图7例示了用于编程4状态存储器单元到目标存储器状态的传统技术。
[0029]图8例示了改进的芯片上电压发生器。
[0030]图9A例示了生成作为以开氏度(K)的感测的温度T的预定线性函数的模拟Vptat的带隙基准产生电路。
[0031]图9B例示了模拟Vptat (T)的曲线图。
[0032]图10更加详细地例示了图8所示的电压发生器。
[0033]图11更加详细地例示了图10所示的传统的ADC(模拟到数字转换器)。
[0034]图12例示了从图8所示的ADC的编码器输出的理想的温度代码Tcode。
[0035]图13例示了从非线性ADC的编码器输出的温度代码Tcode。
[0036]图1 4例示了高线性ADC。
[0037]图15㈧是示出由可编程斜坡发生器产生的作为时间的函数的斜坡电压Vramp的曲线图。
[0038]图15⑶是与图15(A) —起示出作为时钟周期的函数的斜坡电压Vramp的曲线图。
[0039]图15(C)是示出作为T(温度)函数的斜坡电压Vramp的图15(A)的曲线图的替换轴。
[0040]图16更详细地例示了可编程斜坡发生器的示例。
[0041]图17更详细地例示了图14所示的斜坡计数器。
[0042]图18是例示了操作其中模拟电压被数字化的非易失性存储器的方法的流程图。
【具体实施方式】
[0043]存储器系统
[0044]图1示意性地例示了适于实现本主题的存储器系统的主要硬件组件。存储器系统90典型地通过主机接口与主机90 —起操作。存储器系统可以是诸如存储卡的可移动存储器的形式，或可以是嵌入式存储器系统的形式。存储器系统90包括由控制器100控制其操作的存储器102。存储器102包括分布在一个或多个集成电路芯片上的一个或多个非易失性存储器单元阵列。控制器100可以包括接口电路110、处理器120、R0M(只读存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124、以及另外的组件。通常取决于具体应用，控制器典型地被形成为ASIC(专用集成电路)和在这种ASIC中包含的组件。
[0045]关于存储器部分102，半导体存储器设备包括诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备的易失性存储器设备、诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPR0M”)、快闪存储器(其也可以被认为是EEPR0M的子集)、铁电随机存取存储器(“FRAM")和磁阻随机存取存储器(“MRAM”)的非易失性存储器设备、以及其他能够存储信息的半导体元件。每种类型的存储器设备可以具有不同的配置。例如，快闪存储器设备可以以NAND或N0R配置来配置。
[0046]存储器设备可以由无源和/或有源元件以任何组合形成。通过非限制性的示例，无源半导体存储器元件包括ReRAM设备元件，在一些实施例中其包含电阻率切换存储元件，诸如反熔丝、相变材料等，并且可选地包括操纵元件，诸如二极管等。进一步通过非限制性的示例，有源半导体存储器元件包括EEPR0M和快闪存储器设备元件，在一些实施例中其包括含有电荷存储区域的元件，比如浮置栅极、导电纳米粒子、或电荷存储介电材料。
[0047]多个存储器元件可以被配置以便它们串联连接或者以便每个元件单独可访问。通过非限制性的示例，NAND配置中的快闪存储器设备(NAND存储器)典型地包含串联连接的存储器元件。NAND存储器阵列可以被配置以便阵列由多串存储器组成，其中一串由共享单个位线的多个存储器元件组成并且作为组被访问。可替换地，存储器元件可以被配置以便每个元件单独可访问，例如，N0R存储器阵列。NAND和N0R存储器配置是示例的，并且存储器元件可以以其它方式配置。
[0048]位于基板内和/或基板上的半导体存储器元件可以以二维或三维布置，诸如二维存储器结构或三维存储器结构。
[0049]在二维存储器结构中，半导体存储器元件被布置在单个平面中或单个存储器设备级中。典型地，在二维存储器结构中，存储器元件被布置在大体上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-z方向的平面中)。基板可以是晶圆(wafer)，存储器元件的层形成在晶圆上或晶圆中，或者基板可以是载体基板，在存储器元件形成之后载体基板被附接至存储器元件。作为非限制性的示例，衬底可以包括诸如硅的半导体。
[0050]存储器元件可以以有序的阵列布置在单个存储器设备级中，比如多个行和/或列中。然而，存储器元件可以以非规则的或非正交的配置而排列。每个存储器元件可以具有两个或更多个电极或者接触线，诸如位线和字线。
[0051]三维存储器阵列被布置以便存储器元件占据多个平面或多个存储器设备级，从而形成三维的结构(即，在X、y和z方向，其中y方向基本垂直于基板的主表面，且X方向和y方向基本上平行于基板的主表面)。
[0052]作为非限制性的示例，三维存储器结构可以被垂直地布置成多个二维存储器级的堆叠。作为另一个非限制性的示例，三维存储器阵列可以被布置成多个垂直列(例如，基本垂直于基板的主表面、即在1方向延伸的列)，每列具有在每一列中的多个存储器元件。列可以被布置在二维配置中，例如，在x-z平面中，得到具有在多个垂直堆叠的存储器平面上的元件的存储器元件的三维布置。在三维中的存储器元件的其它配置也可以构成三维存储器阵列。
[0053]通过非限制性的示例，在三维NAND存储器阵列中，存储器元件可以耦合在一起以形成在单个水平(例如，x-z)存储器设备级内的NAND串。可替换地，存储器元件可以耦合在一起以形成穿过多个水平存储器设备级的垂直的NAND串。可以设想其他的三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其他串包含跨越穿过多个存储器级的存储器元件。三维存储器阵列也可以被设计在N0R配置中和ReRAM配置中。
[0054]典型地，在单片三维存储器阵列中，一个或多个存储器设备级形成在单个基板上。可选地，单片三维存储器阵列也可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性的示例，基板可以包含诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器设备级的层典型地形成在阵列的底层存储器设备级的层上。然而，单片三维存储器阵列的相邻的存储器设备级的层可以被共享或者具有在存储器设备级之间的中间层。
[0055]而且，二维阵列可以分别形成，然后封装在一起以形成具有存储器的多个层的非单片存储器设备。例如，可以通过在分别的基板上形成存储器级然后一个在另一个顶上地堆叠存储器级来构建非单片堆叠的存储器。可以在堆叠前使基板变薄或者将其从存储器设备级移除，但是由于存储器设备级最初在分别的基板上形成，得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以在分别的芯片上形成然后封装在一起以形成堆叠芯片存储器设备。
[0056]存储器元件的操纵以及与存储器元件的通信通常需要相关联的电路。作为非限制性的示例，存储器设备可以具有用于控制和驱动存储器元件以完成诸如编程和读取的功能的电路。该相关联的电路可以与存储器兀件在相同的基板上和/或在单独的基板上。例如，用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或与存储器元件相同的基板上。
[0057]应当认识到，以下并不限于所描述的二维和三维示例性结构，而是覆盖在如本文所述的精神和范围内的所有相关的存储器结构。
[0058]物理存储器结构
[0059]图2示意性地例示了非易失性存储器单元。存储器单元10可以通过具有诸如浮置栅极或电荷俘获(电介质)层的电荷存储单元20的场效应晶体管来实现。存储器单元10还包括源极14、漏极16和控制栅极30。
[0060]存在许多如今正在使用的商业上成功的非易失性固态存储器设备。这些存储器设备可以采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
[0061]典型的非易失性存储器单元包含EEPR0M和快闪EEPR0M。此外，存储器设备的示例利用介电存储元件。
[0062]在实践中，通常通过在参考电压被施加到控制栅极时感测跨过单元的源极和漏极电极的传导电流来读取单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电荷，可以检测到相对于固定的参考控制栅极电压的相应的传导电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗或相应的传导电流窗。
[0063]可替换地，取代检测在划分的电流窗之中的传导电流，能够在控制栅极处对于在测试下的给定存储器状态设置阈值电压，且检测传导电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，通过检查传导电流正通过位线的电容放电的速率来完成相对于阈值电流对传导电流的检测。
[0064]图3例示了对于浮置栅极可以在任何一个时间选择性地存储的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。利用固定的漏极电压偏置，四条ID对VCG实曲线表示可以在存储器单元的浮置栅极上编程的七个可能的电荷级中的四个，其分别对应于四个可能的存储器状态。作为示例，总体的单元的阈值电压窗的范围可以从0.5V到3.5V。可以通过以每个0.5V的间隔将阈值窗划分为区域来分界七个可能编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”以及被擦除的状态(未示出)。例如，如果如所示使用2 μ Α的参考电流、IREF，则用Q1编程的单元可以被认为是处于存储器状态“ 1 ”，因为其曲线在由VCG = 0.5V和1.0V而分界的阈值窗的区域内与IREF相交。类似地，Q4处于存储器状态“5”。
[0065]如从以上的描述中可以看出，使存储器单元存储越多的状态，其阈值窗划分得越精细。例如，存储器设备可以具有含有从-1.5V到5V的范围的阈值窗的存储器单元。这提供了 6.5V的最大宽度。如果存储器单元要存储16 个状态，每个状态在阈值窗中可以占据200mV到300mV。这将需要在编程和读取操作中更高的精度，以便能够实现所需的分辨率。
[0066]NAND 结构
[0067]图4A示意性地例示了组织成NAND串的一串存储器单元。NAND串50包括通过其源极和漏极菊链连接的一系列存储器晶体管M1、M2、...Mn(例如，η = 4、8、16或更高)。一对选择晶体管Sl、S2控制存储器晶体管链的分别经由NAND串的源极端子54和漏极端子56与外部世界的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦合到源极线(见图5)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端子耦合到存储器阵列的位线。在链中的每个存储器晶体管10充当存储器单元。其具有电荷存储元件20以存储给定数量的电荷，以便表示意图的存储器状态。每个存储器晶体管的控制栅极30允许对读取和写入操作的控制。如将从图5可见，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到相同的字线。类似地，选择晶体管Sl、S2的每个的控制栅极32提供分别经由其源极端子54和漏极端子56对NAND串的控制访问。同样地，一行NAND串的相应的选择晶体管的控制栅极32全部连接到相同的选择线。
[0068]当NAND串内的被寻址的存储器晶体管10在编程期间被读取或被验证时，其控制栅极30被供应有适当的电压。同时，在NAND串50中的其余未被寻址的存储器晶体管通过在其控制栅极上施加足够的电压而完全导通。以这种方式，从各个存储器晶体管的源极到NAND串的源极端子54有效地创建导电路径，且同样地，从各个存储器晶体管的漏极到单元的漏极端子56有效地创建导电路径。
[0069]图4B示出了由诸如图4A所示的NAND串50构成的存储器单元的NAND阵列210的示例。沿着NAND串的每列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着NAND串的每排(bank)，诸如位线34的源极线耦合到每个NAND串的漏极端子54。另外，沿着一排NAND串中的一行存储器单元的控制栅极连接到诸如字线42的字线。沿着一排NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。一排NAND串中的整行存储器单元可以通过在该排NAND串的字线和选择线上的适当的电压被寻址。
[0070]图5例示了在NAND配置中组织的、并行被感测或编程的一页存储器单元。图5主要显示了在图4B的存储器阵列210中的一排NAND串50，其中每个NAND串的细节明确地在图4A中示出。诸如页60的物理页是能并行被感测或编程的一组存储器单元。这通过相应页的感测放大器212来完成。感测结果被锁存在一组相应的锁存器214中。每个感测放大器可以经由位线耦合到NAND串。页由共同连接到字线42的页的单元的控制栅极而使能，且每个单元可由经由位线36可访问的感测放大器而访问。作为示例，当分别感测或编程页的单元60时，感测电压或编程电压被分别施加到公共字线WL3，同时在位线上有适当的电压。芯片级控制电路220具有控制存储器操作的状态机222。
[0071]图6例示了 3D NAND存储器的部分的斜投影。对二维(2_D)NAND阵列的交替布置是三维(3-D)阵列。与沿着半导体晶圆的平面形成的2-D NAND阵列相对照，3-D阵列从晶圆表面向上延伸且通常包含向上延伸的存储器单元的堆叠或列。各种3-D布置是可能的。在一个布置中，NAND串垂直地形成，其中一端(例如，源极)在晶圆表面且另一端(例如，漏极)在顶部。在另一个布置中，NAND串形成为U形，以便该NAND串的两端都在顶部可访问，从而促进这样的串之间的连接。
[0072]存储器的物理组织
[0073]快闪存储器及其它类型的存储器之间的一个差别是，单元从已擦除的状态被编程。即，浮置栅极首先被清空电荷。编程然后将期望量的电荷添加回浮置栅极。它不支持从浮置栅极移除一部分电荷以从更多的编程状态去到更少的编程状态。这意味着更新后的数据不能盖写(overwrite)现有数据，并被写入到先前未写入的位置。
[0074]此外，擦除是从浮置栅极清空所有电荷且一般花费可观的时间。鉴于此，逐个单元或者甚至逐个页擦除将会是麻烦和非常慢的。实际上，存储器单元的阵列被划分成大量的存储器单元块。如对于快闪EEPR0M系统常见的，块是擦除的单位。也就是说，每个块包含同时被擦除的最小数量的存储器单元。尽管在块中聚集大量单元以被并行地擦除将改进擦除性能，但是大尺寸的块也需要应对大量的更新和废弃的数据。
[0075]每个块典型地被划分成多个物理页。逻辑页是包含与物理页中的单元的数量相等的多个位的编程或读取的单位。在每单元存储一位的存储器中，一个物理页存储一个逻辑页的数据。在每单元存储两位的存储器中，物理页存储两个逻辑页。存储在物理页中的逻辑页的数量因而反映每单元存储的位的数量。在一个实施例中，各个页可被划分成段，且段可以包含在一个时间作为基本编程操作被写入的最少数量的单元。一个或多个逻辑页的数据典型地存储在一行存储器单元中。一页可以存储一个或多个扇区。扇区包括用户数据和开销数据。
[0076]编稈操作
[0077]图7例示了用于编程4状态存储器单元到目标存储器状态的传统技术。编程电路通常将一系列编程脉冲施加到选择字线。以这种方式，控制栅极耦合到字线的一页存储器单元可以一起被编程。使用的编程脉冲队列(train)可以具有增加的周期或幅度，以便抵消被编程到存储器单元的电荷存储单元中的累积电子。编程电压VreM被施加到编程下的页的字线。编程电压VreM是以阶梯波形的形式从初始电压电平V P(?开始的一系列编程电压脉冲。编程下的页的每个单元经受该系列编程电压脉冲，在每个脉冲处视图将增量电荷添加到该单元的电荷存储元件。在编程脉冲之间，该单元被读回以确定它的阈值电压。读回过程可能涉及一个或多个感测操作。对于4状态存储器，将有三个验证读取点1、％和￥3以区分四种可能的状态。当单元的阈值电压已被验证为落入相应于目标状态的阈值电压区域内时，停止对于该单元的编程。无论何时页的存储器单元已经被编程到其目标状态时，其被禁止编程，而其他单元继续经受编程直到该页的所有单元已经被编程验证。禁止编程存储单元的一种方法是在编程期间将其位线电压从0V升高到VCC。以这种方式，即使当单元的控制栅极上具有编程电压时，在浮置栅极上的有效编程电压通过VCC而被降低，从而抑制该单元的进一步编程。
[0078]用于存储器操作的电压产生
[0079]为了提供用于诸如在图7中所示的编程和验证操作以及任何读取操作的存储器操作的电压，需要能够在需要时产生各种DC电压电平的电压发生器。此外，这些操作主要取决于构成电路和存储器单元的FET和EEPR0M设备的阈值。这些FET和EEPR0M设备的阈值随温度变化。为了维持操作中的规律性，普通类型的这些设备需要被供应具有负温度系数的工作电压。能够可编程DC电平和温度系数而仍紧凑且通用的电压发生器是期望的。
[0080]一个示例是芯片上DC电压发生器。依赖于温度的DC电压从芯片上的温度读数、用于控制温度系数的可编程数字字(digital word)以及用于调整数字电平的可编程数字字。数字结果被应用于当前改进的数字到模拟转换器(DAC)以产生具有负温度斜率的模拟DC电压。这些电压可以被施加到快闪存储器中的字线且跟踪存储器单元的阈值电压，该阈值电压具有负温度系数，使得栅极电压和阈值电压之间的差随着温度是恒定的。
[0081]图8例示了改进的芯片上电压发生器。电压发生器300被制造在诸如非易失性存储器设备的集成电路芯片102上以供应DC电压来操作该设备。如稍后将要描述的，通过在被转换成模拟输出电压Vout之前计算在数字域中所需的输出电压函数来实现电压发生器300。数字操纵允许电压发生器以相对简单和紧凑的方式来实现，同时可适合可编程性。
[0082]电压产生器300可编程以经由输出301供应可从一个范围的预定离散的DC电压电平中选择的电压Vout。Vout产生为具有可从一个范围的预定离散的温度系数选择的温度系数。电压发生器300输出作为温度的线性函数的Vout，其中该线性函数的斜率或者改变率是温度系数。
[0083]以PTAT发生器的形式的芯片上温度传感器280提供对芯片的温度的测量，且具有输出模拟电压Vptat的输出281 (温度到电压)。温度传感器280包含带隙基准产生电路282。
[0084]图9A例示了生成作为以开氏度(K)的感测的温度T的预定线性函数的模拟Vptat的带隙基准产生电路。带隙基准电路产生电流I。当I通过电阻器R时，它产生PTAT电压Vptat (Τ)ο
[0085]图9Β例示了模拟Vptat (Τ)的曲线图。到近似第一阶，PTAT电压Vptat (T)与温度T是线性的。随着温度升高，Vptat (T)也升高。
[0086]电压发生器300在温度从I；到TH的预定工作范围上产生Vout。在实践中，温度范围是预期芯片在其中运作的工作温度范围。例如，对于存储器芯片，?Υ= -40C和TH= 85C。相应的ΡΤΑΤ电压将分别是Vptat (TL)和Vptat (TH)。
[0087]图10更加详细地例示了图8所示的电压发生器。电压发生器300包含模 拟到数字转换器(ADC)310，数字调节器(regulator) 340和数字到模拟转换器(DAC) /驱动器380。可以看出，电压发生器300是紧凑的且易于执行的，大多数的复杂性仅在数字域中处理。实质上，由图8所示的传感器280感测的模拟温度被ADC 310数字化成温度步幅(st印)的量且每个量或步幅用二进制码Tcode编码。数字调节器340计算在数字域中的期望的电压函数。最后，通过DAC/驱动器380将计算结果转换回为模拟Vout。
[0088]ADC 310具有用于接收Vptat (T)的输入281，Vptat (Τ)是与由图8所示的ΡΤΑΤ发生器温度传感器280输出的绝对温度成比例的模拟电压。ADC 310用于将来自温度传感器的模拟电压Vptat (T)转换成在?Υ和Τ H之间的数字温度码字Tcode。
[0089]在传统的设计中，ADC是包括一排比较器的标准快闪ADC，该一排比较器比较从参考电阻器串抽取的等间隔的参考电压和与绝对温度(PTAT)成比例的电压。传统的ADC将Vptat (T)与参考电阻器串上的各个抽头点相比较，并且输出温度计型的数字代码，该数字代码又被使用温度计到二进制编码器转换为二进制代码。二进制输出是温度的数字表示。因此，在?Υ和TH之间的温度的工作范围被量化且每个量的步幅由Tcode表示。数字化的感测温度值将由在输出311处输出的Tcode字来表示。
[0090]数字调节器340计算在数字域中电压发生器的输出电压。数字调节器340经由线311从ADC接收Tcode，且执行电压调整以输出计算的码字Vout^。DAC/驱动器380将计算的码字Voutlin转换成相应的模拟Vout以出现在输出301处。
[0091]US 8，334，796公开了一种用于生成具有可编程的负温度系数的线性DC电压的芯片上DC电压发生器。US 8，334，796的全部公开通过引用合并于此。使用的ADC是标准快闪 ADCo
[0092]图11更加详细地例示了图10所示的传统的ADC(模拟到数字转换器)。为简单，例示了 ADC 310的3位的示例，虽然通常ADC是L位，其中2L= N，N是数字间隔的数量。其他数量的位的一般化是很普通的。基本上，在地和与温度无关的电流源334之间是由
Rbase 332形成的参考电阻器串R0、Rl、R2.....R6，具有等间隔的电压抽头RefO、Refl、
Ref2,…、Ref6。Rbase332被设定以便在RefO处的电压是Vptat (T1)且在Rdf6处的电压是Vptat (T2)。以这种方式，参考电阻器串充当实质上将温度范围T1到T2划分成7个等级的分压器。
[0093]该排比较器与参考电阻器串一起形成快闪ADC。来自温度传感器的模拟输入Vptat经由线281被接收且在在电阻器串的每一级分别与在RefO到Ref6处的电压比较。例如，在最低级，快闪ADC具有包含比较器344以将Vptat与在RefO处的电压进行比较的模块340。随着Vptat增加，每个比较器翻转(flip)，给出温度计代码。
[0094]图12例示了从图8所示的ADC的编码器输出的理想化的温度代码Tcode。来自所有级的ADC模块340的比较结果被输入到编码器324，该编码器324输出3位Tcode，该3位Tcode是相应于检测到的Vptat的在T1和T2之间的数字温度。ADC 310的范围受限于最低和最高的参考抽头RefO和Ref6。一旦Vptat高于Ref6，则ADC中的最高的比较器将已经翻转，从而，ADC的输出饱和，作为其最大的输出代码。例如，量化的温度范围从?Υ= -40度C延伸到ΤΗ= 85度C。该范围通过使用31个比较器的5位快闪ADC来量化。
[0095]然而，在实践中，由于图10所示的快闪ADC中的各个比较器的非均匀性，图10所示的快闪ADC是非线性的。
[0096]图13例示了从非线性ADC的编码器输出的温度代码Tcode。非线性是误差的来源。这可以通过在对图12所示的理想的ADC和图13所示的非线性ADC的相同的VPTAT值之间的比较来说明。对于值T，理想的ADC输出Tcode为“001”，但非线性ADC输出Tcode为 “010”。
[0097]高线件ADC
[0098]取代使用具有参考电阻器串的传统的一排比较器，使用线性斜坡电压以逐个时钟周期地扫描模拟电压。线性斜坡电压在N个时钟周期中从第一电压限升高到第二电压限。通过记录其中斜坡电压等于模拟电压的时钟周期获得模拟电压的数字值。
[0099]图14示出了高线性度ADC。模拟到数字转换器ADC 310将在两个限制\和V H之间的输入模拟Vptat (T)数字化为N个间隔中的一个，然后将数字化的Vptat(T)编码成数字Tcode (T)。ADC 310包括可编程斜坡发生器330、斜坡计数器360和编码器370，它们在控制模块380的控制下。
[0100]图15(A)是示出由可编程斜坡发生器产生的作为时间的函数的斜坡电压Vramp的曲线图。斜坡电压Vramp在灯时处于I且在tH时线性增加至Vp N个时钟周期。
[0101]图15⑶是与图15(A) —起示出作为时间时钟周期的函数的斜坡电压Vramp的曲线图。斜坡电压Vramp在时钟周期的计数0时处于\且在计数N时线性增加至V H。
[0102]图15(C)是图15㈧的曲线图的替换轴，示出作为T(温度)的函数的斜坡电压Vramp。斜坡电压Vramp在?Υ处是处于V 在Τ H处线性增加至V H。
[0103]斜坡电压Vramp由斜坡计数器350使用以扫描在图9B所示的给定T处的电压Vptat (T)。如果当Vramp达到与Vptat (T)相同的幅度时斜坡计数器350计数到第x个时钟周期，则按比例，相应的温度是由Tx = (x/N) (TH-TL)给出。
[0104]然后使用编码器370以将Tx编码为作为多位码字的Tcode。
[0105]图16更详细地例示了可编程斜坡发生器的示例。可编程斜坡发生器330通过使用恒定电流对电容器充电来产生线性电压。该恒定电流可由电阻器DAC电路编程。可编程斜坡发生器330包括电流镜332，电流镜332使得在第一电流支路340中的I被镜像到第二电流支路334中。
[0106]在第二电流支路334中的电流I是在第二电流支路334中恒定电流I对电容器336放电，且充电电压Vramp从连接到电容器336的输出节点338输出。因此，
[0107]Δ Vramp = (I Δ t) /C 公式 1
[0108]在第一电流支路340中的电流I由晶体管342控制，晶体管342与电阻器344串联接地。在晶体管342和电阻器344之间的节点346具有电压
[0109]VI = IR 公式 2
[0110]该电压VI将由可编程参考电压电路控制。可编程参考电压电路具有将电流I。馈送到具有可编程电阻RDAe的可编程电阻式DAC 352的恒定电流源350。在DAC 352和恒定电流源350之间的节点354具有电压
[0111]VDAC (y) = IqRdac (y) = 10yr 公式 3
[0112]其中y = 1、2、3、…且r是DAC的单位电阻。
[0113]运算放大器356将VI与VDAe (y)比较且据此驱动晶体管342以均衡(equalize)这两个电压，使得
[0114]VDAC (y) = VI 公式 4
[0115]组合公式1、2、3和4:
[0116]10yr= IR = C Δ Vramp/ Δ t
[0117]10yr= C Δ Vramp/x τ 公式 5
[0118]其中τ是时钟周期。
[0119]可编程斜坡发生器的校准
[0120]假设Ν = 128且DAC的可编程电阻由y = 1至128给出。在未校准状态中，可编程斜坡发生器将输出未校准的Vrampl，该未校准的Vrampl将不一定N = 128个时钟周期恰好符合在VJPVH之间。
[0121]在可编程斜坡发生器330的校准模式中，DAC被编程到DAC (128)，该DAC (128)提供128r的电阻。这产生斜坡电压Vrampl，其花费K个时钟周期从\斜升至V H。因此
[0122]10128r = C Δ Vrampl/K τ 公式 5
[0123]在可编程斜坡发生器330的正常模式下，期望具有校准的斜坡电压，Vramp，这花费128个时钟周期从\斜升至VH。由于公式4在两个时钟周期计数之间交换的方面是对称的，因此在正常操作期间，DAC可以被复位至具有电阻Kr的DAC(K)。这意味着下面的公式是同样有效的:
[0124]10Kr = CA Vramp/128 τ 公式 6
[0125]校准的Vramp将如期望的花费N = 128个时钟周期从斜升至V H。该Vramp然后可以被用于扫描和数字化Vptat。
[0126]图17更加详细地例示了图14所示的斜坡计数器。斜坡计数器360包括计数器362，用于计数通过输入363来自时钟信号CLK的时钟周 期的数量。计数器362响应于开始(START)信号以开始计数，且响应于停止(STOP)信号以结束计数。START和STOP信号分别来自两个比较器364和366的输出。比较器364将来自输入线365的到来的电压Vrampl或Vramp与参考电压\进行比较，且当存在匹配时将START信号赋活(assert)。比较器366将线365上的第一输入电压与线367上的第二输入电压进行比较。
[0127]在校准模式期间，比较器364正比较Vrampl与\，且当存在匹配时将START信号赋活以启动计数器362计数。比较器366正比较Vrampl与VH，且当存在匹配时将STOP信号赋活以停止计数器362。在那时，计数K被输出且用于复位在可编程斜坡发生器330中的DAC。
[0128]在正常模式期间，比较器364正比较Vramp与\，且当存在匹配时将START信号赋活以启动计数器362计数。比较器366正比较Vramp与Vptat，且当存在匹配时将STOP信号赋活以停止计数。在那时，输出计数X。这意味着在由已被划分成N= 128个间隔的\到VH所跨越的范围中，Vptat被确定为处第X间隔。这将产生数字化的Vramp。
[0129]可编程斜坡发生器330和斜坡计数器360的校准模式和正常模式的操作由控制模块380 (参见图14)控制。
[0130]图18是例示了操作其中模拟电压被数字化的非易失性存储器的方法的流程图。
[0131]步骤400:通过提供模拟电压电平以被数字化为分别在第一和第二预定电压电平(VI)和(V2)之间界定的N个相等的数字间隔之一来操作非易失性存储器。前进到步骤410。
[0132]步骤410:提供具有一系列相等的时钟周期的时钟。前进到步骤420。
[0133]步骤420:提供具有在N个时钟周期中从VI线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在VI和V2之间的N个相等的数字间隔中的相应第X个数字间隔处的斜坡电压的数字电平。前进到步骤430。
[0134]步骤430:比较斜坡电压的电压电平与模拟电压的电压电平。前进到步骤440。
[0135]步骤440:当斜坡电压电平已经从VI上升到匹配模拟电压电平时，计数时钟周期的数目(X，)。前进到步骤450。
[0136]步骤450:将模拟电压电平数字化为在VI和V2之间的N个相等的数字间隔中的相应第X’个数字间隔。
[0137]Mik
[0138]为了说明和描述的目的，已经呈现前面的详细描述。不意图穷尽或限制以上到所公开的精确形式。根据上述教导，许多修改和变型是可能的。选择所描述的实施例是以便解释所涉及的原理及其实际应用，从而使得他人能够最好地利用各种实施例且以及利用适合于预期的具体用途的各种修改。意图本发明的范围由所附的权利要求限定。
【主权项】
1.一种非易失性存储器，包括: 模拟到数字(ADC)转换器，用于将模拟电压数字化为分别在第一和第二预定电压值(Vl)和(V2)之间界定的N个相等的数字间隔之一； 所述ADC转换器还包括: 具有一系列相等的时钟周期的时钟； 斜坡电压发生器，用于产生在N个时钟周期中从Vl线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在Vl和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平； 比较器，用于比较该斜坡电压的电压电平与该模拟电压的电压电平； 计数器，用于当该斜坡电压电平已经从Vl上升到匹配该模拟电压电平时计数时钟周期的数目(X’ );以及 其中产生该模拟电压电平的数字值为在Vl和V2之间的N个相等数字间隔中的相应第X’数字间隔。2.如权利要求1所述的非易失性存储器，其中: 所述斜坡电压发生器还包括: 电容器； 可编程恒定电流源； 通过所述可编程恒定电流源对所述电容器充电而产生的线性斜坡电压。3.如权利要求2所述的非易失性存储器，其中: 所述斜坡电压发生器还包括可编程DAC电阻器；以及 该可编程恒定电流与所述可编程DAC电阻器的电阻成比例。4.如权利要求3所述的非易失性存储器，其中: 所述斜坡电压具有与在R(I)至R(N)之间的范围内的可编程DAC电阻器的阻值R(X)成比例的斜率。5.如权利要求4所述的非易失性存储器，还包括: 控制模块，用于控制所述斜坡电压发生器和所述计数器的操作，所述操作包括: 将该可编程DAC电阻器设置为R(N)，用于该斜坡电压发生器生成未校准的斜坡电压； 使该计数器对用于该未校准的斜坡电压从Vl上升至V2的时钟周期的数目(K)计数；以及 与K成比例地复位该可编程DAC电阻器，用于该斜坡电压发生器生成具有在N个时钟周期内从Vl上升至V2的电压电平的校准的斜坡电压。6.如权利要求1所述的非易失性存储器，其中: 所述ADC是非易失性存储器的一部分，用于将来自温度传感器的依赖于温度的电压数字化为数字温度代码；以及 该数字温度代码由该非易失性存储器的电压发生器使用以补偿温度。7.如权利要求1所述的非易失性存储器，其中: 该非易失性存储器包含多个存储器单元；以及 所述ADC用于数字化与所述存储器单元的感测相关联的电压。8.如权利要求7所述的非易失性存储器，其中: 所述多个存储器单元被组织在二维阵列中。9.如权利要求7所述的非易失性存储器，其中: 所述多个存储器单元被组织在三维阵列中。10.如权利要求7所述的非易失性存储器，其中: 该非易失性存储器包括多个存储器单元；以及 所述多个存储器单元被布置在NAND型架构中。11.一种非易失性存储器，包括: 具有一系列相等的时钟周期的时钟； 斜坡电压发生器，用于产生在N个时钟周期中从Vl线性上升至V2的斜坡电压电平，使得在第X时钟周期的斜坡电压电平是在Vl和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平； 比较器，用于比较该斜坡电压的电压电平与模拟电压的电压电平； 计数器，用于当该斜坡电压电平已经从Vl上升到匹配该模拟电压电平时计数时钟周期的数目(X’ );以及 其中产生该模拟电压电平的数字值为在Vl和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。12.—种操作非易失性存储器的方法，包括: 提供模拟电压电平以被数字化为分别在第一和第二预定电压值(Vl)和(V2)之间界定的N个相等的数字间隔之一； 提供具有一系列相等的时钟周期的时钟； 提供具有在N个时钟周期中从Vl线性上升至V2的电压电平的斜坡电压，使得在第X时钟周期的斜坡电压电平是在Vl和V2之间的N个相等的数字间隔中的相应第X数字间隔处的斜坡电压的数字电平； 比较该斜坡电压的电压电平与该模拟电压的电压电平； 当该斜坡电压电平已经从Vl上升到匹配该模拟电压电平时，计数时钟周期的数目(X，);以及 数字化该模拟电压电平以处于在Vl和V2之间的该N个相等的数字间隔中的相应第X’数字间隔。13.如权利要求12所述的方法，其中: 所述提供斜坡电压还包括: 通过可编程恒定电流对电容器充电以提供该斜坡电压。14.如权利要求13所述的方法，还包括: 提供可编程DAC电阻器；以及 成比例地设置该可编程DAC电阻器的电阻以编程该可编程恒定电流。15.如权利要求14所述的方法，其中: 所述斜坡电压具有与在R(I)至R(N)之间的范围内的可编程DAC电阻器的阻值R(X)成比例的斜率。16.如权利要求15所述的方法，其中: 将该可编程DAC电阻器设置为R(N)以生成未校准的斜坡电压； 对用于该未校准的斜坡电压从Vl上升至V2的时钟周期的数目(K)计数；以及与K成比例地复位该可编程DAC电阻器，以生成具有在N个时钟周期中从Vl上升至V2的电压电平的校准的斜坡电压。17.如权利要求12所述的方法，其中: 所述模拟电压是来自该非易失性存储器中的温度传感器的依赖于温度的电压；以及 该数字化的电压由该非易失性存储器的电压发生器使用以补偿温度。18.如权利要求17所述的方法，其中: 所述多个存储器单元被组织在二维阵列中。19.如权利要求17所述的方法，其中: 所述多个存储器单元被组织在三维阵列中。
【专利摘要】非易失性存储器具有ADC，其将由V1和V2界定的范围内的模拟电压数字化为N个间隔，得到数字Vx，x在1至N之间。被校准为在x＝1至N个时钟周期中从V1线性上升至V2的斜坡电压Vramp(x)被用于扫描该模拟电压。Vx然后由Vx＝Vramp(x)给出。通过恒定电流对电容器充电来提供该斜坡电压，且该斜坡电压具有与从1至N可编程的DAC电阻器R(x)成比例的斜率。在校准模式中，R(x)被设置为N，这得到跨越V1至V2的K个时钟周期。在随后的正常模式中，该DAC电阻器被复位为R(K)以得到将在N个时钟周期中从V1上升至V2的校准的斜坡电压。
【IPC分类】G11C16/34, H03M1/12
【公开号】CN105490680
【申请号】CN201510626779
【发明人】R-A.塞尔诺
【申请人】桑迪士克科技股份有限公司
【公开日】2016年4月13日
【申请日】2015年9月28日
【公告号】DE102015116905A1, US9373408, US20160099073
最新回复(0)